DE102012107148A1 - Digitalsteuerung für DC/DC-Spannungswandler - Google Patents

Digitalsteuerung für DC/DC-Spannungswandler Download PDF

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Stefano Marsili
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Abstract

Eine Ausführungsform eines Schaltwandlers, der eine Leistungsstufe umfasst, der eine Eingangsspannung zugeführt ist zum Umwandeln in eine Ausgangsspannung und zum Bereitstellen eines Laststroms an eine Last, welche im Betrieb an die Leistungsstufe gekoppelt ist. Die Leistungsstufe umfasst eine Spule, welche einen Spulestrom führt, und einen digitalen Regler, der dazu ausgebildet ist, die Ausgangsspannung mithilfe eines pulsweitenmodulierten (PWM) Signals, welches der Leistungsstufe zugeführt ist, auf einen Pegel zu regeln, welcher nahe einer Referenzspannung ist.

Description

  • Die vorliegende Erfindung betrifft das Gebiet der Schaltwandler, insbesondere die digitale, nicht lineare Steuerung bzw. Regelung von Gleichspannungswandlern (DC/DC-Wandler) wie zum Beispiel Tiefsetzsteller (buck converter), Hochsetzsteller (boost converter) und Hoch-Tiefsetzsteller (buck-boost converter).
  • In elektronischen Geräten werden DC/DC-Schaltwandler zunehmend verwendet, um eine Gleichspannung mit einem Eingangspegel auf eine gewünschte Gleichspannung mit einem vom Eingangspegel verschiedenen Ausgangspegel zu wandeln. Abhängig von der Wandler-Topologie (Tiefsetzsteller, Hochsetzsteller etc.) kann die Ausgangsspannung geringer oder höher sein als die Eingangsspannung. In praktischen Anwendungen kann eine robuste Regelung der Schaltwandler eine herausfordernde Aufgabe sein, da der Regler mit unterschiedlichen Betriebsmodi (z.B. continuous current mode, kurz: CCM; discontinuous current mode, kurz: DCM; feed forward compensation etc.) zurechtkommen muss, welche abhängig von der Last sind, die von dem Schaltwandler versorgt wird. Des Weiteren können abrupte Änderungen des benötigten Laststroms aufgrund der notwendigen Betriebsmodiwechsel (z.B. CCM auf DCM, wenn der Laststrom auf geringe Werte fällt) Instabilitäten hervorrufen.
  • Aus diesen Gründen kann das Design einer robusten Regelung relativ kompliziert werden. Änderungen des Betriebsmodus müssen detektiert und die korrespondierenden Regelparameter müssen entsprechend rekonfiguriert werden. Änderungen im Betriebsmodus führen jedoch immer noch zu unerwünschten transienten Störungen in der Ausgangsspannung und in manchen Situationen können weiterhin Instabilitäten auftreten, insbesondere wenn der Schaltwandler in einem Grenzbereich betrieben wird, oder während eines Wechsels des Betriebsmodus. Folglich kann die der Erfindung zugrunde liegende Aufgabe darin gesehen werden, einen verbesserten DC/DC-Wandler bereitzustellen sowie Verfahren zu dessen Betrieb, welche eine robuste Regelung des Schaltwandlers ermöglichen, die wiederum transiente Störungen und Instabilitäten aufgrund von Lastschwankungen und/oder Variationen der Eingangsspannung minimieren.
  • Es wird ein Schaltwandler beschrieben. Gemäß einem Beispiel der vorliegenden Erfindung umfasst der Schaltwandler eine Leistungsstufe, der eine Eingangsspannung zugeführt ist zum Umwandeln in eine Ausgangsspannung und zum Bereitstellen eines Laststroms an eine Last, welche im Betrieb an die Leistungsstufe gekoppelt ist. Die Leistungsstufe umfasst eine Spule, welche einen Spulenstrom führt, sowie einen digitalen Regler, der dazu ausgebildet ist, die Ausgangsspannung mithilfe eines pulsweitenmodulierten Signals (PWM-Signals), welches der Leistungsstufe zugeführt ist, auf einen Pegel zu regeln, der annähernd einer Referenzspannung entspricht. Das pulsweitenmodulierte Signal (PWM-Signal) hat ein Tastverhältnis (Duty-Cycle), wobei der Regler regelmäßig eine digitale Sliding-Funktion (sliding function) aus einer oder mehreren der folgenden Größen berechnet: ein Digitalwert repräsentierend die Ausgangsspannung, ein Digitalwert repräsentierend ein Integral der Ausgangsspannung, eine digitale Schätzung des Spulenstroms und einen digitalen Rampensignalwert. Das Tastverhältnis des PWM-Signals wird eingestellt abhängig von der berechneten Sliding-Funktion.
  • Zum besseren Verständnis der Erfindung wird diese in der Folge anhand der folgenden Beschreibung samt Zeichnungen erläutert. Die in den Abbildungen dargestellten Komponenten sind nicht notwendigerweise als Einschränkungen zu verstehen, vielmehr wird Wert darauf gelegt, dass der Erfindung zugrunde liegende Prinzip zu erläutern. In den Figuren bezeichnen gleiche Bezugszeichen korrespondierende Teile. In den Abbildungen zeigen:
  • 1 die Leistungsstufen eines Tiefsetzstellers (1a) und eines Hochsetzstellers (1b) als zwei beispielhafte Typen (Topologien) eines Schaltwandlers;
  • 2 das Prinzip einer so genannten Silding-Mode-Regelung (sliding mode control), welche zur Regelung von Schaltwandlern verwendet werden kann;
  • 3 ein Beispiel eines digitalen Reglers für einen DC/DC-Wandler;
  • 4 anhand eines Blockdiagramms die Funktion des Reglers aus 3 mit mehr Details;
  • 5 den Spulenstrom eines Hochsetzstellers und eines Tiefsetzstellers in unterschiedlichen Betriebsmodi;
  • 6 zwei Optionen zum Kompensieren von Drift-Effekten;
  • 7 das dynamische Verhalten (Sprungantwort) des Spulenstroms und der korrespondierenden Ausgangsspannung eines DC/DC-Wandlers bei einer abrupten Änderung der Last;
  • 8 eine Erweiterung der in den 3 und 4 dargestellten Reglerstruktur, welche eine variable PWM-Frequenz ermöglicht;
  • 9 eine alternative Reglerstruktur zu der in 4 dargestellten Struktur; und
  • 10 das dynamische Verhalten (Sprungantwort) des Spulenstroms und der korrespondierenden Ausgangsspannung eines DC/DC-Wandlers auf eine abrupte Änderung der Last, wenn das alternative Reglerdesign aus 9 verwendet wird.
  • In der Folge werden nun mehrere Ausführungsbeispiele unter Bezugnahme auf die beigefügten Abbildungen beschrieben, wobei sich gleiche Bezugszeichen durchwegs auf die gleichen Elemente beziehen. Es werden Systeme und Verfahren beschrieben in Bezug auf einen DC/DC-Leistungswandler, welcher einen nicht-linearen digitalen Regler umfasst, dem eine oder mehrere Feedback-Variablen (die z.B. die Ausgangsspannung und/oder den Spulenstrom des Leistungswandlers repräsentieren) von der Schaltwandler-Leistungsstufe zugeführt sind. Die nicht-lineare digitale Regelung ist dazu ausgebildet, daraus ein pulsweitenmoduliertes Signal (PWM-Signal) zu erzeugen.
  • Die 1 und 2 zeigen beispielhaft das typische Design einer Tiefsetzsteller-Leistungsstufe (1a) sowie einer Hochsetzsteller-Leistungsstufe (1b). Die Leistungsstufe des Tiefsetzstellers umfasst eine Leistungstransistor-Halbbrücke (Low-side-Schalter SWLS sowie High-side-Schalter SWHS), welche zwischen einem Versorgungspotential VIN (Eingangsspannung) und einem Referenzpotential GND (für unipolare Ausgangsspannungen) geschaltet ist. Der gemeinsame Schaltungsknoten zwischen den beiden Transistoren SWLS, SWHS ist über eine Spule L mit einem Ausgangsanschluss verbunden. Ein Kondensator C ist zwischen den Ausgangsanschluss und dem Referenzpotential GND geschaltet und die Last (hier durch den Widerstand RLOAD repräsentiert) ist parallel zu dem Kondensator C geschaltet. Einer Treiberschaltung 10 ist ein PWM-Signal zugeführt und sie erzeugt korrespondierende Treibersignale, die wiederum den Gate-Elektroden der beiden Transistoren zugeführt sind (d.h. dem Low-side-Schalter SWLS und dem High-side-Schalter SWHS). Üblicherweise werden die Ausgangsspannung VO und eine Referenzspannung VREF an den Regler bzw. Kontroller 2 (nicht in 1 dargestellt) rückgekoppelt. Die Topologie des Hochsetzstellers aus 1b ist beinah identisch mit der des Tiefsetzstellers aus 1a, wobei der einzige Unterschied darin besteht, dass die Spule L (Spulenstrom iL) sowie der High-side-Schalter SWHS vertauscht sind. Neben Hochsetzstellern und Tiefsetzstellern sind auch so genannte Hoch-Tiefsetzsteller (buck-boost converter) bekannt. Eine gute Zusammenfassung betreffend Hoch-Tiefsetzsteller findet man z.B. in Everett Rogers: Understanding Buck-Boost Power Stages in Switched Mode Power Supplies, Application Report, Texas Instruments, SLVA059A, rev. Nov. 2002, welche in diese Beschreibung durch Bezugnahme mit aufgenommen wird.
  • Sowohl Tiefsetzsteller als auch Hochsetzsteller (sowie weitere Wandler-Typen) können abhängig von der Last, welche mit der Ausgangsstufe des Leistungswandlers (Leistungsstufe, power stage) verbunden ist, sowohl in einem Continuous-Current-Mode (kurz: CCM, auch: „nicht lückender Betriebsmodus“) oder einem Discontinuous-Current-Mode (kurz: DCM, auch: „lückender Betriebsmodus“) betrieben werden. DCM und CCM werden ebenso in dem oben genannten Application Report diskutiert. Man kann erkennen, dass Leistungswandler in einigen unterschiedlichen Modi betrieben werden können (z.B. boost/CCM, boost/DCM, buck/DCM, buck/CCM). Bekannte Regler umfassen häufig PID-Regler (PID = proportional-integral-derivative) zum Regeln der Ausgangsspannung VO. Ein PID-Regler muss jedoch während des Betriebs umkonfiguriert werden, wenn ein Moduswechsel (z.B. CCM auf DCM oder umgekehrt) aufgrund einer Änderung der Last, welche mit dem Ausgang der Leistungsstufe verbunden ist, notwendig ist. Diese Umkonfigurierung ist notwendig, da der Regler üblicherweise auf einem Kleinsignalmodell des Schaltwandlers basiert, das für unterschiedliche Betriebsmodi jeweils anders ist. Beispielsweise kann bei einem Wechsel auf DCM die D-Komponente des PID-Reglers deaktiviert werden, so dass während des DCM der Regler effektiv als PI-Regler arbeitet. Diese Umkonfigurierung des Reglers hat ein kompliziertes Reglerdesign zur Folge, da viele Grenzfälle überprüft werden müssen, um die Stabilität und einen ordnungsgemäßen Betrieb zu gewährleisten. Des Weiteren benötigt die Umkonfigurierung des Reglers eine gewisse Zeitspanne, während der das System in einem sub-optimalen Zustand arbeitet, was zu unerwünschten transienten Störungen führen kann. Schließlich kann die Wahl des geeigneten Betriebsmodus im Grenzbereich zwischen zwei Betriebsmodi schwierig sein und ebenso zu Instabilitäten führen.
  • Angesichts der oben beschriebenen Problematik wäre es wünschenswert, einen einheitlichen Regler zu haben, der in der Lage ist, unterschiedliche Betriebsmodi zu handhaben ohne die Notwendigkeit einer Umkonfigurierung der Reglerparameter, wenn ein Moduswechsel nötig ist. Die Reglerparameter werden basierend auf den Schaltungskomponenten (Spule L, Kondensator C), der gewünschten PWM-Schaltfrequenz und der Tastfrequenz des Analog/Digital-Wandlers (ADC), welcher zur Digitalisierung der Ausgangsspannung VO verwendet wird, definiert.
  • Eine so genannte Sliding-Mode-Regelung (sliding mode control) lindert manche der oben in Bezug auf den „klassischen“ PID-Regler diskutierten Probleme. Bei Verwendung einer Sliding-Mode-Regelung wird eine so genannte „Sliding-Funktion“ S(x) aus einer Anzahl interner Zustände (zusammenfassend als Vektor x bezeichnet) der Leistungsstufe des Schaltwandlers bestimmt. Beispielsweise kann die Sliding-Funktion S(x) wie folgt gewählt werden: S(x) = (VO – VREF) + α2·iL + α3·∫(VO – VREF)dt, (1) was eine Linearkombination der Ausgangsspannung VO und des Spulenstroms iL darstellt (hier ist z.B. x = [VO, iL]T), wobei das PWM-Signal von einem niedrigen Pegel auf einen hohen Pegel (Logikpegel) geschaltet wird, wenn die Sliding-Funktion unter einen Schwellwert TH1 fällt, und wieder von dem hohen Pegel auf den niedrigen Pegel zurückgeschaltet wird, wenn ein zweiter Schwellwert TH2 überschritten wird (TH1 < TH2). Dies kann beispielsweise mit Hilfe eines Komparators mit Hysterese erreicht werden. Der dritte (integrierende) Term in Gleichung (1) ist verantwortlich für die Auslöschung von (kleinen) bleibenden Regelabweichungen (steady state errors). Eine solche Herangehensweise gewährleistet eine gute Performance der Regelung der Ausgangsspannung des Schaltwandlers, die PWM-Schaltfrequenz kann jedoch variieren, was in Anwendungen unerwünscht ist, in denen elektromagnetische Interferenzen (EMI) kritisch sind und elektromagnetische Verträglichkeit (EMV) entsprechend ein Designziel darstellt. In derartigen Fällen ist es gut, die Frequenz der Störungen zu wissen.
  • 2 zeigt ein Blockdiagramm, welches den Signalfluss gemäß der Sliding-Funktion aus Gleichung (1) darstellt. Im Gegensatz zu dem oben diskutierten Beispiel wird das PWM-Signal SPWM jedoch mit einer festen Frequenz eines Taktsignals SCLK, welche von einem Taktgenerator erzeugt wird, auf einen hohen Pegel gesetzt und wiederum auf einen niedrigen Pegel (Logikpegel) zurückgesetzt (über den Komparator 22), wenn die Sliding-Funktion S(x) einen definierten Schwellwert (z.B. Null) überschreitet. Das Setzen und Zurücksetzen des PWM-Signals SPWM wird mithilfe eines Flipflops 23 erreicht (z.B. ein RS-Flipflop) und das Integral in Gleichung (1) wird mit Hilfe des Integrators 21 realisiert. Folglich implementiert das Blockdiagramm aus 2 die Sliding-Funktion S(x) der Gleichung (1). Obwohl die Tatsache, dass der Regler mit einer festen Frequenz arbeitet, gewisse Vorteile mit sich bringt, ist die folgende Beschreibung nicht allein auf derartige Implementierungen beschränkt (siehe auch 9).
  • 3 zeigt ein Beispiel eines Digitalreglers 2 (digitaler Kontroller) gemäß der vorliegenden Erfindung sowie die (digitalen) Eingangssignale, welche diesem zugeführt sind. Die Ausgangsspannung VO der Leistungsstufe wird unter Verwendung eines Analog/Digital-Wandlers 26 digitalisiert, welcher durch das vom Regler 2 zur Verfügung gestellte Taktsignal CLKADC getaktet ist. Das Taktsignal CLKADC für den Analog/Digital-Wandler kann alternativ jedoch auch durch eine externe Taktquelle zur Verfügung gestellt werden. Das Taktsignal CLKADC bestimmt den Zeitpunkt, zu dem die Ausgangsspannung VO abgetastet wird. Der resultierende Digitalwert VO_DIG, welcher die Ausgangsspannung repräsentiert, wird dem Regler 2 zugeführt. Des Weiteren werden dem Regler 2 ein die Eingangsgleichspannung repräsentierender Digitalwert VIN_DIG, ein die Referenzspannung repräsentierender Digitalwert VREF_DIG sowie die (voreingestellten) digitalen Reglerparameter zugeführt. Die Eingangsspannung VIN_DIG kann von einem anderen Analog/Digital-Wandler (ADC) zur Verfügung gestellt werden, der digitale Referenzspannungswert VREF_DIG kann ein konstanter, in einem Register gespeicherter Wert sein. In Implementierungen, in denen die Eingangsspannung VIN, welche der Leistungsstufe zugeführt ist, im Wesentlichen konstant bleibt (weil diese beispielsweise über eine vorgelagerte Regelstufe geregelt wird), kann der digitale Eingangsspannungswert VIN_DIG ebenso durch einen konstanten (z.B. in einem Register gespeicherten) Digitalwert ersetzt werden. Des Weiteren ist dem Regler 2 ein Taktsignal SCLK zugeführt, dessen Frequenz die Taktung der digitalen Teile des Reglers bestimmt. Schließlich kann ein Ein-Bit-Binärsignal iLx0 (auch als „Flag“ bezeichnet) dem Regler 2 zugeführt werden, insbesondere in Systemen, welche in der Lage sein müssen, im DCM zu arbeiten. Das Signal iLx0 zeigt an (z.B. durch einen hohen Pegel, d.h. eine logische „1“), wann der Spulenstrom iL auf Werte kleiner oder gleich Null gefallen ist. Für Systeme, welche lediglich im CCM arbeiten, kann das Signal iLx0 durch einen konstanten Wert z.B. in einem Register gespeicherten Wert (z.B. ein niedriger Pegel, d.h. eine logische „0“) ersetzt werden, alternativ kann der entsprechende Eingangs-Pin auch permanent mit einem niedrigen Pegel verbunden sein.
  • Die Funktionen, gemäß denen die Eingangssignale, die dem Regler 2 zugeführt sind, verarbeitet werden, um das PWM-Signal am Ausgang zu erhalten, ist beispielhaft in dem (digitalen) Signalflussplan aus 4 dargestellt und wird in der Folge unter Bezugnahme auf diesen näher erläutert. 4 zeigt die Berechnungen, welche durch den Digitalregler 2 während einer Schaltperiode des PWM-Signals SPWM (d.h. während eines PWM-Zyklus) durchgeführt werden müssen. Der Signalflussplan umfasst vier Zweige, welche in dem Akkumulator A1 zusammengeführt werden, der die digitalen Ausgangswerte jener vier Zweige aufsummiert und als Ergebnis die digitale Sliding-Funktion SDIG(x) zur Verfügung stellt, wobei der Vektor x die Eingangssignale repräsentiert, die oben unter Bezugnahme auf 4 erläutert wurden.
  • In der Folge werden die erwähnten vier Zweige des Signalflussdiagramms aus 4 erläutert, beginnend bei dem obersten Zweig in 4, welcher die „proportionale Komponente“ (P) repräsentiert. In dem vorliegenden Beispiel wird angenommen, dass VO_DIG durch den ADC 26 mit Null codiert wird, wenn VO = VREF, dass VO_DIG negativ ist, wenn VO < VREF, und dass VO_DIG positiv ist, wenn VO > VREF. Das Eingangssignal VO_DIG kann optional tiefpassgefiltert werden mithilfe des Tiefpassfilters 28 (LPF), um die im Signal enthaltenen hochfrequenten Rauschkomponenten zu reduzieren. Der erste Summand, der zu der Sliding-Funktion SDIG(x) beiträgt, wird mit S1 bezeichnet. Der zweite Zweig repräsentiert die „integrierende Komponente“ (I), welche von dem digitalen Integrator INT3 erzeugt wird, wobei der Integrator einen Verzögerungsblock und einen Akkumulator umfasst. Der Ausgang des Integrators ist der dritte Summand (siehe Gleichung (1)), der zu der Sliding-Funktion SDIG(x) beiträgt, und wird als S3 bezeichnet. Der Summand S3 wird mit einem (konstanten) Regelparameter α3 skaliert, bevor dieser dem Akkumulator A1 zugeführt wird. Der Integrator INT3 kann bei einer niedrigeren Abtastrate betrieben werden, so dass lediglich jeder zweite, jeder vierte, etc. Abtastwert akkumuliert wird. Die Skalierung durch den Faktor α3 muss nicht notwendigerweise sehr exakt sein und kann durch eine Schiebe-Operation implementiert sein (shift operation). Der dritte Zweig repräsentiert Informationen betreffend den Spulenstrom iL, welcher nicht direkt gemessen, sondern vielmehr durch den Regler aus der Eingangsspannung VIN_DIG und der Referenzspannung VREF_DIG berechnet (Schätzwert) wird. Für die Berechnung des Spulenstroms muss der aktuelle Betriebsmodus (DCM, CCM, etc.) berücksichtigt werden. Die folgende Beschreibung bezieht sich auf 5, in der der Spulenstrom iL sowie das korrespondierende PWM-Signal SPWM sowie der Verlauf des Null-Durchgangssignals (zero crossing signal) iLx0 über der Zeit dargestellt sind.
  • Für alle Betriebsmodi können im Zeitverlauf des Spulenstroms drei unterschiedliche Phasen identifiziert werden. Diese werden in der Folge zusammengefasst:
    PH1 (Phase 1): In dieser Phase ist bei Tiefsetzstellern der High-Side-Schalter (siehe 1a Schalter SWHS) geschlossen, der Low-side-Schalter ist geöffnet und die Spule L wird „geladen“, d.h. der Spulenstrom steigt (näherungsweise linear) und die in der Spule gespeicherte Energie steigt entsprechend an. Bei Hochsetzstellern verhält es sich ähnlich. Der Low-Side-Schalter (siehe 1b, Schalter SWLS) ist geschlossen und der High-Side-Schalter ist offen. Der Spulenstrom steigt (näherungsweise linear) und die in der Spule gespeicherte Energie steigt entsprechend. Die Anstiegsrate (Ampere pro Sekunde) des Spulenstroms ist dabei (VIN – VO)/L für Tiefsetzsteller (siehe 1a) und VIN/L für Hochsetzsteller (siehe 1b). Diese Phase kann sowohl in CCM als auch in DCM für Tiefsetzsteller sowie auch für Hochsetzsteller beobachtet werden.
  • PH2 (Phase 2): In dieser Phase ist bei Tiefsetzstellern der High-Side-Schalter (siehe 1a, Schalter SWHS) offen und der Low-Side-Schalter istgeschlossen, so dass die Spule L „entladen“ wird. In ähnlicher Weise ist bei Hochsetzstellern der Low-Side-Schalter (siehe 1b, Schalter SWLS) geöffnet und der High-Side-Schalter ist geschlossen. Der Spulenstrom fällt (näherungsweise linear) und die in der Spule gespeicherte Energie sinkt entsprechend, während diese auf den Ausgangskondensator und die Last transferiert wird. Die Änderungsrate (Ampere pro Sekunde) des Spulenstroms ist dabei –VO/L für Tiefsetzsteller (siehe 1a) und (VIN – VO)/L für Hochsetzsteller (siehe 1b). Diese Phase kann ebenso in CCM als auch in DCM für Tiefsetzsteller und auch für Hochsetzsteller beobachtet werden.
  • PH3 (Phase 3): Diese Phase (Null-Stromphase), während der der Spulenstrom Null ist, tritt lediglich im DCM auf. Beide Schalter (High-Side- und Low-Side-Schalter) sind offen, so dass der Spulenstrom Null bleibt. Um diese Phase dem Regler anzuzeigen, wird das Signal iLx0 auf einen High-Pegel (logisch „1“) gesetzt. Dazu wird eine Schaltung verwendet, die dazu ausgebildet ist, den Null-Durchgang des Spulenstroms zu detektieren. Phase 3 existiert im CCM nicht.
  • Im Folgenden wird wieder auf 4 Bezug genommen. Unter der Annahme, dass die tatsächliche Ausgangsspannung VO nahe der Referenzspannung VREF bleibt, kann zusammenfassend festgestellt werden, dass die Steigung (die Änderungsrate) des Spulenstroms iL im Wesentlichen proportional ist zu (VIN_DIG – VREF_DIG), VIN_DIG oder –VREF_DIG, abhängig von dem Betriebsmodus. Die Werte sind in der nachstehenden Tabelle zusammengefasst.
    Betriebsmodus Steigung während PH1 Steigung während PH2 Steigung während PH3
    Tiefsetzsteller CCM VIN_DIG – VREF_DIG – VREF_DIG n.a.
    Tiefsetzsteller DCM VIN_DIG – VREF_DIG – VREF_DIG 0
    Hochsetzsteller CCM VIN_DIG VIN_DIG – VREF_DIG n.a.
    Hochsetzsteller DCM VIN_DIG VIN_DIG – VREF_DIG 0
  • Der oben erwähnte Faktor 1/L kann in dem Verstärkungsfaktor α2 inkludiert sein und daher nicht in der oben aufgelisteten Tabelle enthalten. Nachdem die Steigung des Spulenstroms aus den Systemspannungen (VIN, VREF, VO) berechnet werden kann, kann der tatsächliche Spulenstrom unter Verwendung des Integrators INT2 berechnet (geschätzt) werden, wie in 4 dargestellt. Die resultierende Schätzung des Spulenstroms wird mit S2 bezeichnet und trägt (nach einer Skalierung mit dem Faktor α2) als weiterer Summand zur Sliding-Funktion S(x) bei. Auch hier kann eine Schiebe-Operation (shift operation) ausreichend sein, um die Skalierung mit α2 zu implementieren.
  • Es bleibt anzumerken, dass der tatsächliche Betrag der Schätzung des Spulenstroms für die Regelung der Leistungsstufe nicht relevant ist, sondern vielmehr lediglich dessen Wechselstromkomponente (AC-Komponente). Tatsächlich ist es ausreichend, lediglich die AC-Komponente des Spulenstroms iL zu rekonstruieren, welche in grober Näherung dem Strom durch den Ausgangskondensator entspricht. Dies reicht deswegen aus, da der integrierende Term der Sliding-Funktion dafür verantwortlich ist, den bleibenden Regelfehler (steady-state error), der auf einen inkorrekten Gleichspannungspegel des rekonstruierten Spulenstroms zurückzuführen ist, zu eliminieren.
  • Der vierte Zweig des Diagramms aus 4 hat keine Entsprechung in Gleichung (1). Die durch diesen Zweig bereitgestellte Funktion kann jedoch für eine ordnungsgemäße Regelung – wie in der Folge beschrieben – notwendig sein. Im eingeschwungenen Zustand (steady state) gibt der ADC 26 den Wert Null aus (da VO = VREF) und der einzige Beitrag zu der Sliding-Funktion stammt vom dritten Zweig, in dem die Schätzung des Spulenstroms iL verarbeitet wird. Dies bedeutet, dass im eingeschwungenen Zustand vielmehr der Spulenstrom iL geregelt wird und nicht die Ausgangsspannung VO. Aus der Literatur ist bekannt (siehe R.W. Erickson, D. Maksimovic: Oscillation für D > 0,5 (Section 12.1), in Fundamentals of Power Electronics, 2. Ausgabe, Springer Science + Business Media, 2001, SS 441–449), dass in einem Stromregelschema mit fester Schaltfrequenz statische Instabilitäten auftreten können, wenn der Duty-Cycle des PWM-Signals SPWM zu groß ist (z.B. größer als 50% für Tiefsetzsteller). Dies bedeutet, dass der Duty-Cycle des PWM-Signals SPWM, welcher der Leistungsstufe zugeführt wird, zwischen sehr kleinen Werten und sehr großen Werten variieren kann (Grenzzyklus), wenn keine Rampenkorrektur (ramp correction) durchgeführt wird. Eine solche wird durch den vierten Zweig des Systems aus 4 gewährleistet. Dies mag im Mittel korrekt sein, erhöht jedoch signifikant unerwünschte Effekte wie zum Beispiel den Ausgangsspannungs-Rippel (Welligkeit) und den Spulenstrom-Rippel und kann abhängig von der tatsächlichen Implementierung zu variierenden Schaltfrequenzen führen, was in machen Anwendungen unerwünscht ist.
  • Um diese Art der Instabilität zu vermeiden oder zumindest zu verringern, wird eine Rampenfunktion zu der Sliding-Funktion hinzuaddiert. Diese Rampenfunktion wird von den Komponenten im vierten Zweig des Signalfluss-Diagramms aus 4 zur Verfügung gestellt. Die Rampenfunktion kann zum Beispiel unter Verwendung eines digitalen Integrators INTR erzeugt werden, welcher einen konstanten Wert, z.B. 1, integriert. Alternativ kann auch ein Zähler verwendet werden. Der Integrator (bzw. der Zähler) wird in jedem PWM-Zyklus auf Null zurückgesetzt. Während des Betriebs im CCM wird die Rampenfunktion lediglich in geeigneter Weise skaliert (Skalierungsfaktor GR). Im DCM wird der Ausgang des vierten Zweigs, welcher zu der Schätzung des Spulenstroms beiträgt, während den Phasen 2 und 3 (PH2, PH3, siehe 5) auf seinem aktuellen Wert gehalten. Zu diesem Zweck kann der Multiplexer 24 verwendet werden, dessen zweiter Eingang (im Bild unten) während der Phasen 2 und 3 ausgewählt wird.
  • Die Summe der Ausgangssignale der vier Zweige der Struktur aus 2 bildet die Sliding-Funktion SDIG(x). Das PWM-Signal SPWM wird von „0“ auf „1“ (Logikwerte) gesetzt nach Maßgabe des Taktsignals SCLK (siehe 2 und 3) und von „1“ auf „0“ zurückgesetzt abhängig von dem Wert der Sliding-Funktion SDIG(x), z.B. wenn die Sliding-Funktion SDIG(x) einen Schwellwert (welcher Null sein kann) überschreitet.
  • In der Folge werden einige zusätzliche Berechnungsschritte erläutert, welche von dem Digitalregler in jedem PWM-Zyklus durchgeführt werden können. Die Schätzung des Spulenstroms basiert auf der Annahme eines idealen verlustfreien Systems. Diese Schätzung beinhaltet somit einen systematischen Fehler. In realen Implementierungen treten in der Leistungsstufe aufgrund parasitärer Widerstände der Leistungsschalter, der Spule, etc. Verluste auf. Als Konsequenz daraus ist der benötigte Duty-Cycle des PWM-Signals SPWM geringfügig höher als dies in einem idealen verlustlosen System der Fall wäre. Der höhere Duty-Cycle verursacht einen positiven systematischen Fehler am Eingang des Integrators INT2, welcher die Schätzung des Spulenstroms bewerkstelligt, was wiederum eine Drift des Integratorausgangs zur Folge hat. Folglich wird die Schätzung des Spulenstroms früher oder später einen Überlauf produzieren und des Weiteren ist die Drift verantwortlich für einen bleibenden Regelfehler (steady-state error), welcher nicht durch den Integrator INT3 kompensiert werden kann, da die Drift-Rate höher sein kann als jene, die der Integrator INT3 maximal kompensieren kann. Zwei mögliche Lösungen zu diesen Problemen sind in den 6a und 6b dargestellt.
  • Die Signalverarbeitungsstruktur in den 6a oder 6b kann als Ersatz für den Integrator INT2 im dritten Zweig der 4 verwendet werden. In dem Beispiel aus 6a wird in jeder Schaltperiode ein Bruchteil des Integratorausgangs (S2) von dem integrierten Wert (der in dem Akkumulationsregister des Integrators gespeichert ist) abgezogen. Die Implementierung unter Verwendung einer Rechts-Schiebe-Operation (die es ermöglicht, Bruchteile von 1/2, 1/4, 1/8, 1/16, etc. bereitzustellen) ist genau genug für diesen Zweck. Durch die Berücksichtigung der Verluste schwingt der Integrator INT2 auf einem konstanten Wert ein und ein verbleibender Regelfehler (steady-state error) kann durch den Integrator INT3 im zweiten Zweig der 4 kompensiert werden.
  • In der Alternative aus 6b wird ein Tiefpassfilter (LPF) verwendet, um den (driftenden) Mittelwert des Ausgangs des Integrators INT2 zu berechnen. Dieser Mittelwert wird dann von dem Integratorausgang abgezogen und das Resultat wird skaliert (siehe 4, Faktor α2) und dem Addierer A1 (siehe 4) zugeführt. Der Ausgang des Tiefpassfilters folgt der Drift des Integrators. Die Differenz zwischen dem Integratorausgang und dem Mittelwert, der von dem Tiefpassfilter LPF berechnet wird, kann als Zweierkomplement berechnet werden und kann auch im Fall eines Überlaufs des Integrators oder des Tiefpassfilterausgangs berechnet werden. Die Differenz driftet nicht und der verbleibende Regelfehler kann mithilfe des Integrators INT3 im zweiten Zweig aus 4 kompensiert werden. Diese Berechnung kann in jedem Taktzyklus durchgeführt werden. Jedoch ist eine einmalige Berechnung in jedem PWM-Zyklus ausreichend und reduziert den Rechenaufwand.
  • Schließlich muss ein weiterer Effekt berücksichtigt werden, wenn der Schaltwandler im Discontinuous-Current-Mode (DCM) arbeitet. Aufgrund der Tatsache, dass die minimale Einschaltzeit (SPWM = 1) des High-Side-Schalters nicht beliebig kurz sein kann und folglich nicht kürzer als eine bekannte minimale Einschaltzeit sein kann, würde in Fällen, in denen die mit der Leistungsstufe verbundene Last sehr gering ist, zuviel Energie in die Leistungsstufe „injiziert“ werden. In einer solchen Situation würde die Ausgangsspannung VO von der gewünschten Ziel-Ausgangsspannung VREF (Referenzspannung) wegdriften. Um die Ausgangsspannung VO auf (oder nahe bei) dem Pegel der Referenzspannung VREF zu halten, kann der Regler dazu ausgebildet sein, manche Einschaltpulse des PWM-Signals SPWM während dem DCM-Betrieb zu „überspringen“ (bzw. auszulassen). Der Regler kann folglich dazu ausgebildet sein, zu entscheiden, ob ein bevorstehender Puls übersprungen wird oder nicht. Diese Entscheidung kann wiederum abhängig von dem aktuellen Wert der Sliding-Funktion SDIG(x) sein. Das heißt, kurz vor dem Beginn eines neuen PWM-Zyklus wird überprüft, (1.) ob die Leistungsstufe sich aktuell in Phase 3 (PH3, siehe 5, was durch das Signal iLx0 angezeigt wird) des Discontinuous-Current-Mode befindet, und (2.) ob die Sliding-Fuktion SDIG(x) immer noch über einem Schwellwert (z.B. Null) liegt. Wenn beide Kriterien vorliegen, wird der folgende Puls übersprungen. Es bleibt anzumerken, dass der Spulenstrom während der Phase 3 (PH3) Null ist und folglich der Multiplexer 24 den Nullwert an den Integrator INT2 (siehe 4) weiterleitet. Alternativ kann der Ausgang des Integrators INT2 während Phase 3 auf Null gesetzt werden. Des Weiteren kann die oben diskutierte Rampenerzeugung (siehe 4, vierter Zweig) während den Phasen 2 und 3 (PH2, PH3) des DCM „pausiert“ werden, z.B. durch Auswählen des „unteren“ Eingangs des Multiplexers in 4. Als Ergebnis sinkt die Sliding-Funktion SDIG(x) langsam mit der Ausgangsspannung und aufgrund der Verluste, welche gemäß den 6a oder 6b berücksichtigt werden.
  • 7 zeigt die „Sprungantwort“ der Ausgangsspannung VO sowie des Spulenstroms iL auf eine abrupte Erhöhung der Last bei einem 3,3V-Tiefsetzsteller. Vor dem Zeitpunkt t = 4ms beträgt der Laststrom iL = 10mA und das System arbeitet im Discontinuous-Current-Mode (DCM). Aus dem Verlauf des Spulenstroms ist zu sehen, dass der Regler von Zeit zu Zeit Pulse überspringt, um die Ausgangsspannung auf einem Pegel von 3,3 V zu halten. Zum Zeitpunkt t = 4ms springt der Laststrom auf iL = 500mA. Das System verlässt den DCM und wechselt in den CCM. An dieser Stelle sei betont, dass der Regler während des Moduswechsels immer in der gleichen Weise arbeitet und keine Rekonfigurierung irgendwelcher Parameter notwendig ist.
  • Bis jetzt wurde die vorliegende Erfindung anhand eines Beispiels einer Leistungsstufe beschrieben, welche durch ein Taktsignal SCLK mit konstanter Frequenz TNOM –1 getaktet ist, wobei TNOM die Periodendauer eines PWM-Zyklus ist. Eine Modifikation des oben beschriebenen Konzepts besteht jedoch darin, dass die Periodendauer eines PWM-Zyklus um die Zeitspanne TSW variiert wird, so dass die tatsächliche Periodendauer TACT gleich TNOM + ΔTSW beträgt. Wie in den 8a und 8b skizziert, kann die Variation TSW von der Sliding-Funktion SDIG(x) abgeleitet werden durch Anwenden einer Funktion f(·) auf diese Sliding-Funktion. Ein Beispiel für die Funktion f(·) ist in 8b dargestellt, wobei eine stückweise lineare Übertragungsfunktion auf die Sliding-Funktion SDIG(x) angewendet wird, um den Wert TSW zu erhalten. Wenn die Sliding-Funktion SDIG(x) im Bereich um Null ist (d.h. in eingeschwungenem Zustand, steady state), dann ist die PWM-Periodendauer-Korrektur Null (TSW = 0) und das System arbeitet bei der nominalen Frequenz TNOM –1. Wenn der Wert der Sliding-Funktion SDIG(x) unter einen negativen Schwellwert fällt (d.h. im Fall eines positiven Laststroms), dann wird eine negative Korrektur angewendet, wodurch die Schaltperiode TACT kürzer wird. Wenn die Sliding-Funktion SDIG(x) einen positiven Schwellwert überschreitet (d.h. im Fall eines negativen Laststroms), dann wird eine positive Korrektur TSW angewendet, wodurch die Schaltperiode TACT länger wird.
  • 9 illustriert eine alternative Digitalreglerstruktur 2 als Alternative zu der Struktur gemäß 4. Die Struktur des Reglers ist im Wesentlichen die gleiche wie in dem Beispiel aus 4. Jedoch wird der vierte Zweig, welcher die Rampenkorrektur umfasst, in diesem Fall nicht benötigt. Analog zu dem Beispiel aus 4 tragen eine proportionale und eine integrierte Komponente der Ausgangsspannung VO_DIG (wobei wenn VO = VREF, dann VO_DIG = 0) und eine Schätzung des Spulenstroms zu einer Sliding-Funktion SDIG(x) bei. Im Gegensatz zu dem Beispiel aus 4 wird das PWM-Signal SPWM nicht nach Maßgabe eines Taktsignals SCLK mit einer festen Taktfrequenz gesetzt, sonder vielmehr dann gesetzt, wenn die Sliding-Funktion unter einen Schwellwert THR2 fällt. Des Weiteren wird das PWM-Signal SPWM auf Null zurückgesetzt, wenn die Sliding-Funktion einen zweiten Schwellwert THR1 überschreitet. Beide Schwellwerte können mithilfe eines Fenster-Komparators beobachtet werden, welcher ein Setzen bzw. Zurücksetzen des PWM-Signals SPWM auslöst, wenn die Sliding-Funktion das durch die beiden Schwellwerte THR1 und THR2 definierte Fenster verlässt.
  • Die 10 zeigt ein Simulationsergebnis für einen Regler, welcher gemäß der Struktur aus 9 implementiert wurde. Auf der linken Seite der Zeitdiagramme kann man sehen, dass der Tiefsetzsteller (VREF = 1,3 V) bei einem sehr niedrigen Ausgangsstrom (iLOAD 10mA) arbeitet. Der Regler arbeitet im DCM und folglich schaltet der Tiefsetzsteller nur während kurzer „Bursts“ und verbleibt dann in einem hochohmigen Zustand (tri-state) für verhältnismäßig lange Zeit (zirka 30 kHz Schaltfrequenz). Zum Zeitpunkt t = 1ms steigt der Laststrom plötzlich auf einen hohen Wert (iLOAD 500mA). Als Konsequenz beginnt der Tiefsetzsteller bei einer hohen Schaltfrequenz zu schalten. Die Schaltfrequenz ist jedoch nicht durch einen Takt vorgegeben, anders als in dem Beispiel aus 4.
  • Jedes hier beschriebene technische Merkmal wird hiermit in Alleinstellung und in einer beliebigen Kombination von zwei oder mehreren derartigen Merkmalen offenbart, und zwar insoweit, als derartige Merkmale oder Kombinationen basierend auf der vorliegenden Beschreibung als Ganzes und im Lichte des allgemeinen Fachwissens eines Fachmanns ausgeführt werden können, unabhängig davon, ob derartige Merkmale oder Kombinationen von Merkmalen Probleme lösen, welche hier beschrieben sind, und ohne Beschränkung auf den Schutzbereich der vorliegenden Ansprüche. Verschiedene Aspekte der vorliegenden Erfindung können in einem beliebigen derartigen technischen Merkmal oder einer Kombination derartiger technischer Merkmale bestehen. Im Lichte der vorangegangenen Beschreibung liegt es für einen Fachmann auf der Hand, dass verschiedene Modifikationen innerhalb des Schutzbereichs der vorliegenden Erfindung möglich sind.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Nicht-Patentliteratur
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Claims (20)

  1. Ein Schaltwandler, der folgendes aufweist: eine Leistungsstufe (1), der eine Eingangsspannung (VIN) zugeführt ist, zum Umwandeln in eine Ausgangsspannung (VO) und zum Bereitstellen eines Laststroms an eine Last, die im Betrieb an die Leistungstuffe (1) gekoppelt ist, wobei die Leistungsstufe (1) eine Spule (L) umfasst, die einen Spulenstrom (iL) führt; und einen Digitalregler (2), der dazu ausgebildet ist, die Ausgangsspannung (VO) auf einen Pegel nahe einer Referenzspannung (VREF) zu regeln mit Hilfe eines pulsweitenmodulierten (PWM-)Signals (SPWM), welches der Leistungsstufe (1) zugeführt ist, wobei das PWM-Signal (SPWM) einen Duty-Cycle aufweist, wobei der Digitalregler (2) eine digitale Sliding-Funktion (S(x)) aus zumindest einer der folgenden Größen berechnet: einen Digitalwert (VO_DIG), repräsentierend die Ausgangsspannung (VO), einen digital integrierten Ausgangsspannungswert, und eine digitale Schätzung des Spulenstroms (iL), und wobei der Duty-Cycle des PWM-Signals (SPWM) abhängig von der berechneten digitalen Sliding-Funktion (S(X)) eingestellt wird.
  2. Der Schaltwandler gemäß Anspruch 1, wobei der Digitalregler (2) dazu ausgebildet ist, einen digitalen Wert eines Rampensignals zu berechnen, welcher zu der digitalen Sliding-Funktion (S(x)) beiträgt.
  3. Der Schaltwandler gemäß Anspruch 1 oder 2, wobei der Duty-Cycle des PWM-Signals (SPWM) bestimmt wird durch das Setzen des PWM-Signals (SPWM) von einem ersten auf einen zweiten Logikpegel nach Maßgabe eines Taktsignals (SCLK), welche von einem Taktgenerator erzeugt wird, und das Zurücksetzen auf den ersten Logikpegel abhängig von einem berechneten Wert der digitalen Sliding-Funktion (S(x)).
  4. Der Schaltwandler gemäß Anspruch 1 oder 2, wobei der Duty-Cycle des PWM-Signals (SPWM) bestimmt wird durch das Setzen und Zurücksetzen des PWM-Signals abhängig von dem berechneten Wert der digitalen Sliding-Funktion.
  5. Der Schaltwandler gemäß Anspruch 4, wobei das PWM-Signal auf einen hohen Pegel gesetzt wird, wenn die berechnete digitale Sliding-Funktion unter einen ersten Schwellwert fällt, und auf einen niedrigen Pegel zurückgesetzt wird, wenn die berechnete digitale Sliding-Funktion einen zweiten Schwellwert überschreitet.
  6. Der Schaltwandler gemäß Anspruch 5, wobei der erste und der zweite Schwellwert gleich sind oder wobei der erste und der zweite Schwellwert beide Null sind.
  7. Der Schaltwandler gemäß einem der Ansprüche 1 bis 6, wobei die digitale Schätzung des Spulenstroms (iL) abhängig von einem Typ der Leistungsstufe und abhängig davon, ob die Spule (L) Energie akkumuliert oder abgibt, aus zumindest einer der folgenden Größen berechnet wird: die Eingangsspannung (VIN), die Referenzspannung (VREF) oder die Ausgangsspannung (VOUT) und eine Differenz (VIN – VREF, VIN – VOUT) zwischen der Eingangsspannung und der Referenzspannung bzw. der Ausgangsspannung.
  8. Der Schaltwandler gemäß Anspruch 7, der weiter eine Schaltung zur Detektierung des Null-Durchgangs des Spulenstroms (iL) aufweist, wobei die Schaltung dazu ausgebildet ist, zu signalisieren, wenn der Spulenstrom (iL) Null oder kleiner als Null ist, um eine Null-Stromphase zu detektieren, wenn der Schaltwandler im Discontinuous-Current-Mode arbeitet, und wobei die digitale Schätzung des Spulenstroms (iL) oder deren Änderungsrate während dieser Null-Stromphase auf Null gesetzt wird.
  9. Der Schaltwandler gemäß Anspruch 7, wobei der Schaltwandler (1) ein Tiefsetzsteller ist und die digitale Schätzung des Spulenstroms (iL) aus einer Differenz zwischen dem die Eingangsspannung (VIN) repräsentierenden Digitalwert und dem die Referenzspannung (VREF) bzw. die Ausgangsspannung (VO) repräsentierenden Digitalwert in Phasen eines steigenden Spulenstroms berechnet wird, und aus dem die Referenzspannung (VREF) bzw. die Ausgangsspannung (VO) repräsentierenden Digitalwert in Phasen fallenden Spulenstroms.
  10. Der Schaltwandler gemäß Anspruch 8, wobei der Schaltwandler ein Tiefsetzsteller ist und die digitale Schätzung des Spulenstroms (iL) aus einer Differenz zwischen dem die Eingangsspannung (VIN) repräsentierenden Digitalwert und dem die Referenzspannung (VREF) bzw. die Ausgangsspannung (VREF) repräsentierenden Digitalwert in Phasen steigenden Spulenstroms berechnet wird, und aus dem die Referenzspannung (VREF) bzw. die Ausgangsspannung (VO) repräsentierenden Digitalwert in Phasen fallenden Spulenstroms.
  11. Der Schaltwandler gemäß Anspruch 7, wobei der Schaltwandler ein Hochsetzsteller ist und die digitale Schätzung des Spulenstroms (iL) berechnet wird aus dem die Eingangsspannung (VIN) repräsentierenden Digitalwert in Phasen eines steigenden Spulenstroms (iL), und aus der Differenz zwischen dem die Eingangsspannung (VIN) repräsentierenden Digitalwert und dem die Referenzspannung (VREF) bzw. die Ausgangsspannung (VO) repräsentierenden Digitalwert in Phasen fallenden Spulenstroms.
  12. Der Schaltwandler gemäß Anspruch 8, wobei der Schaltwandler ein Hochsetzsteller ist und die digitale Schätzung des Spulenstroms (iL) berechnet wird aus dem die Eingangsspannung (VIN) repräsentierenden Digitalwert in Phasen eines steigenden Spulenstroms, und aus der Differenz zwischen dem die Eingangsspannung (VIN) repräsentierenden Digitalwert und dem die Referenzspannung (VREF) bzw. die Ausgangsspannung (VO) repräsentierenden Digitalwert in Phasen fallenden Spulenstroms.
  13. Der Schaltwandler gemäß Anspruch 9, wobei der Digitalregler (2) dann eine Phase steigenden Spulenstroms detektiert, wenn das PWM-Signal auf einen hohen Pegel gesetzt ist, und eine Phase fallenden Spulenstroms dann detektiert, wenn das PWM-Signal auf einen niedrigen Pegel gesetzt ist und keine Nullstromphase signalisiert wird.
  14. Der Schaltwandler gemäß einem der Ansprüche 1 bis 13, wobei das Berechnen der digitalen Sliding-Funktion (SDIG(x)) das digitale Integrieren der digitalen Schätzung des Spulenstroms umfasst, um einen integrierten Wert zu erhalten, sowie das regelmäßige Subtrahieren eines Bruchteils des integrierten Wertes von dem integrierten Wert.
  15. Der Schaltwandler gemäß einem der Ansprüche 1 bis 13, wobei das Berechnen der digitalen Sliding-Funktion (SDIG(x)) das digitale Integrieren der digitalen Schätzung des Spulenstroms umfasst, um einen integrierten Wert zu erhalten, sowie das Tiefpassfiltern des integrierten Wertes und das Subtrahieren des tiefpassgefilterten integrierten Wertes von dem integrierten Wert.
  16. Der Schaltwandler gemäß Anspruch 3, wobei das Taktsignal (SCLK) eine Taktfrequenz hat, welche variiert wird abhängig von dem Wert der digitalen Sliding-Funktion.
  17. Der Schaltwandler gemäß Anspruch 16, wobei die Taktfrequenz erhöht wird, wenn die digitale Sliding-Funktion unter einen dritten Schwellwert fällt, und reduziert wird, wenn die digitale Sliding-Funktion über einen vierten Schwellwert steigt.
  18. Der Schaltwandler gemäß Anspruch 16, wobei die Taktfrequenz erhöht wird, wenn die digitale Sliding-Funktion negativ ist, und wobei die Taktfrequenz reduziert wird, wenn die digitale Sliding-Funktion positiv ist.
  19. Der Schaltwandler gemäß Anspruch 8, wobei der Digitalregler dazu ausgebildet ist, in Null-Stromphasen das Zuführen von Strom an die Spule solange zu verhindern, wie die digitale Sliding-Funktion über einem fünften Schwellwert liegt.
  20. Der Schaltwandler gemäß Anspruch 19, wobei der fünfte Schwellwert Null beträgt.
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