DE102012014428A1

DE102012014428A1 - Kontaktanschluss

Info

Publication number: DE102012014428A1
Application number: DE201210014428
Authority: DE
Inventors: Davide Giuseppe Patti
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 2011-07-22
Filing date: 2012-07-20
Publication date: 2013-02-07
Anticipated expiration: 2032-07-21
Also published as: DE102012014428B4; ITMI20111370A1; US20130020714A1; US8878366B2

Abstract

Ein Kontaktanschluss für eine elektronische Vorrichtung, die in einen Chip aus Halbleitermaterial integriert ist, ist aus einer Abfolge von vorstehenden Elementen gebildet. Jedes vorstehende Element erstreckt sich transversal zu einer Hauptfläche des Chips und weist einen abgerundeten Endbereich auf. Einander benachbarte Paare von vorstehenden Elementen definieren eine Öffnung, die mit einem ersten leitfähigen Material partiell gefüllt ist, um eine Kontaktstruktur zu bilden, die mit einer in dem Chip ausgebildeten integrierten elektronischen Vorrichtung in elektrischem Kontakt steht. Eine Schicht aus einem zweiten leitfähigen Material ist derart aufgebracht, dass sie die vorstehenden Elemente und die Kontaktstrukturen überdeckt und somit der Kontaktanschluss gebildet ist.

Description

Die vorliegende Erfindung bezieht sich auf das Gebiet der Elektronik. Im Spezielleren bezieht sich die vorliegende Erfindung auf Kontaktanschlüsse für integrierte elektronische Schaltungen sowie auf ein entsprechendes Verfahren zum Herstellen derselben.
Mit Hilfe der derzeitigen Integrationstechnologien besteht die Möglichkeit, Mikrovorrichtungen, wie z. B. elektronische Schaltungen, mikromechanische und/oder optische Strukturen, in einen Chip zu integrieren, den man von einem Wafer aus Halbleitermaterial (z. B. Silizium) erhält. Im Spezielleren wird der Siliziumwafer einer Reihe von selektiven lithografischen Prozessen unterzogen, an deren Ende eine Mehrzahl von Replikaten der gewünschten integrierten Vorrichtungen auf dem Wafer aus Halbleitermaterial gebildet ist. An diesem Punkt wird der bearbeitete Wafer Schneidvorgängen unterzogen, so dass auf diese Weise eine Mehrzahl von Chips gebildet wird. An dem Ende der Schneidvorgänge resultiert der jeweilige Chip, der einem Satz von integrierten Schaltungen entspricht. Typischerweise werden die Chips dann in jeweilige Baugruppen eingekapselt, deren Merkmale von der Verwendung abhängig sind, für die die Vorrichtungen gedacht sind. Umgangssprachlich werden die Einkapselungsvorgänge auch als ”Chip-Konfektionierungsvorgänge” bezeichnet.
Zur Ermöglichung eines Zugriffs von außerhalb der elektronischen Vorrichtungen der in einem Chip integrierten Schaltung ist der Chip mit einer Mehrzahl von Kontaktanschlüssen (oder einfach ”Anschlüssen”) versehen. Kurz gesagt handelt es sich bei einem Kontaktanschluss um einen freiliegenden Bereich – d. h. einen Bereich ohne jegliche überlagerte Passivierungsschicht – der Chipoberfläche, der aus metallischem Material hergestellt ist. Der Kontaktanschluss ist mit den elektronischen Vorrichtungen der integrierten Schaltung durch in dem Chip gebildete Leiterbahnen aus geeignetem leitfähigen Material verbunden und ist mit einem entsprechenden Stift, der an der Oberfläche der den Chip umschließenden Baueinheit freiliegt, mittels eines Drahts aus Leitermaterial (z. B. Aluminium, Gold oder Kupfer) verbunden. Der Draht wird an seinen beiden Enden, d. h. sowohl an dem Stift als auch an dem Kontaktanschluss, unter Verwendung von Kombinationen aus Wärme, Druck und Ultraschallenergie befestigt.
Typischerweise ist die Architektur einer in einem Chip integrierten Schaltung derart, dass in den unter den Kontaktanschlüssen befindlichen Bereichen des Chips keinerlei elektronische Vorrichtung vorhanden ist. Der unter einem Kontaktanschluss befindliche Bereich des Chips wird während der Vorgänge zum Anbringen des Drahts an dem eigentlichen Anschluss in der Tat beträchtlichen thermomechanischen Belastungen ausgesetzt; solche thermomechanischen Belastungen könnten die elektrischen Merkmale der darunter liegenden Chipzone beträchtlich verändern und/oder das Auftreten von strukturellen Defekten verursachen. Wäre ein Kontaktanschluss über einer elektronischen Vorrichtung gebildet, würde das elektrische Verhalten dieser Vorrichtung aufgrund des Vorgangs zum Befestigen des Drahts an einem solchen Kontaktanschluss beeinträchtigt.
Mit den gleichen Materialien wird der Durchmesser der Drähte, die die Stifte mit den Kontaktanschlüssen verbinden, – sowie die Fläche der eigentlichen Kontaktanschlüsse – typischerweise durch die Strommenge bestimmt, die die in dem Chip integrierten elektronischen Vorrichtungen bewältigen sollen. Je höher die Strommenge ist, die von den in dem Chip integrierten Vorrichtungen benötigt/erzeugt wird, desto größer werden der Durchmesser der Drähte sowie die Fläche der Kontaktanschlüsse, an denen diese angebracht sind.
In dem Ausmaß, in dem die Strommenge zunimmt, die von einer integrierten Schaltung benötigt/erzeugt wird, wird notwendigerweise auch der Bereich des Chips größer, der für die Kontaktanschlüsse vorgesehen ist. Da in den unter den Kontaktanschlüssen befindlichen Bereichen des Chips keine elektronischen Vorrichtungen integriert werden können, wird bei der gleichen Chipgesamtfläche der freie Raum für die Integration von integrierten Vorrichtungen in dem Maße geringer, in dem die von der integrierten Schaltung benötigte/erzeugte Strommenge ansteigt. Unter Berücksichtigung insbesondere der Schaltungen für Leistungsanwendungen, bei denen die integrierten Schaltungen für die Bewältigung von sehr hohen Strommengen ausgelegt sind, kann die Gesamtgröße des Chips, die zur Unterbringung sowohl der Kontaktanschlüsse als auch der elektronischen Vorrichtungen ausreichend ist, übermäßig ansteigen.
In Anbetracht der vorstehend geschilderten Situation hat der Anmelder festgestellt, dass die bekannten Lösungen, die derzeit zum Herstellen von Kontaktanschlüssen verwendet werden, keine optimale Nutzung der potentiellen Integrationsmöglichkeiten erlauben, die die Chips aus Halbleitermaterial anbieten.
Eine oder mehrere Aspekte einer Lösung gemäß speziellen Ausführungsbeispielen sind in den unabhängigen Ansprüche angegeben, wobei vorteilhafte Merkmale dieser Lösung in den Unteransprüchen angegeben sind.
Im Spezielleren betrifft ein Aspekt der Lösung gemäß einem Ausführungsbeispiel ein Verfahren zum Herstellen eines Kontaktanschlusses von mindestens einer in einen Chip aus Halbleitermaterial integrierten elektronischen Vorrichtung. Das Verfahren beinhaltet das Erzeugen einer Abfolge von vorstehenden Elementen auf einer Hauptfläche des Chips. Jedes vorstehende Element erstreckt sich in Richtung von dem Chip weg transversal zu der Hauptfläche und weist einen abgerundeten Endbereich auf. Jedes Paar einander benachbarter vorstehender Elemente in der Abfolge bildet eine jeweilige Öffnung. Das Verfahren beinhaltet ferner das partielle Füllen der Öffnungen mit einem ersten leitfähigen Material zum Bilden von Kontaktstrukturen, die für die elektrische Kontaktierung der mindestens einen integrierten elektronischen Vorrichtung ausgebildet sind, sowie das Aufbringen einer Schicht aus einem zweiten leitfähigen Material in einer derartigen Weise, dass die vorstehenden Elemente und die Kontaktstrukturen überdeckt werden.
Ein weiterer Aspekt einer Lösung gemäß einem Ausführungsbeispiel betrifft einen Kontaktanschluss.
Noch ein weiterer Aspekt einer Lösung gemäß einem Ausführungsbeispiel bezieht sich auf ein System, das mindestens eine in einen Chip aus Halbleitermaterial integrierte elektronische Vorrichtung sowie mindestens einen Kontaktanschluss aufweist.
Eine Lösung gemäß einer oder mehreren Ausführungsformen sowie weitere Merkmale und damit verbundene Vorteile erschließen sich unter Bezugnahme auf die nachfolgende ausführliche Beschreibung, die lediglich anhand von erläuternden und nicht einschränkenden Beispielen erfolgt und in Verbindung mit den beigefügten Zeichnungen zu lesen ist (in denen einander entsprechende Elemente mit gleichen oder ähnlichen Bezugszeichen dargestellt sind und auf eine Erläuterung derselben zur Verkürzung der Beschreibung verzichtet wird). In dieser Hinsicht ist ausdrücklich beabsichtigt, dass die Zeichnungen nicht notwendigerweise maßstabsgetreu sind (einige Details können auch übertrieben und/oder vereinfacht dargestellt sein), wobei diese ferner zur einfachen konzeptionsmäßigen Veranschaulichung der beschriebenen Strukturen und Vorgänge verwendet werden. Im Spezielleren zeigen:
1A bis 1E Schnittdarstellungen eines Bereichs eines Wafers aus Halbleitermaterial während Zwischenphasen eines Verfahrens zum Herstellen eines Kontaktanschlusses gemäß einem Ausführungsbeispiel;
1F eine Schnittdarstellung eines Kontaktanschlusses, der mit dem Verfahren der 1A bis 1F gemäß einem Ausführungsbeispiel gebildet wird;
2 eine Schnittdarstellung des Kontaktanschlusses der 1F während des Lötvorgangs eines Leitungsdrahts an den eigentlichen Anschluss; und
3 eine Schnittdarstellung eines Kontaktanschlusses gemäß einem alternativen Ausführungsbeispiel.
In der nachfolgenden Beschreibung wird ein Verfahren zum Herstellen eines Kontaktanschlusses für den Source-Anschluss eines Leistungs-MOS-Transistors gemäß einem Ausführungsbeispiel beschrieben. Im Spezielleren handelt es sich bei dem vorliegend betrachteten Leistungs-MOS-Transistor um einen vertikalen MOS-Transistor, bei dem die Sourceelektrode in eine Mehrzahl von Zellen unterteilt ist, die z. B. eine quadratische oder sechseckige Form aufweisen; ein MOS-Transistor dieses Typs wird im Jargon als MOS-Transistor mit ”Zellenstruktur” bezeichnet. Ähnliche Betrachtungen können auch bei Transistoren anderer Typen Anwendung finden, wie z. B. Transistoren, deren Sourceelektrode in eine Mehrzahl von Streifen unterteilt ist.
Als erstes sieht das Verfahren vor, dass an einem Wafer aus monokristallinem Silizium (standardmäßige) Prozessabläufe zum Bilden des Transistors bis zu der Phase unmittelbar vor dem Bilden der elektrischen Kontakte der Transistorelektroden ausgeführt werden, die sich auf der Oberfläche des Wafers befinden. Wie den Fachleuten bekannt ist, beinhalten derartige Vorgänge die Anwendung von bekannten epitaxialen Wachstums-, Aufbring-, Ionenimplantations-, fotolithografischen und Diffusionstechniken. Ein mögliches Beispiel eines Silizium-Wafers, der bis zu der Phase vor dem Bilden der elektrischen Kontakte der Transistorelektroden bearbeitet ist, ist in 1A veranschaulicht. Im Spezielleren zeigt 1A eine Schnittdarstellung eines Bereichs des Wafers, in dem zwei Sourcezellen der Transistoren sichtbar sind.
Der Silizium-Wafer ist in der Zeichnung insgesamt mit dem Bezugszeichen 100 bezeichnet. Die Zwischenschicht des Wafers 100 bildet den Driftbereich 102 des Transistors; der Driftbereich 102 ist aus Silizium dotiert mit n-leitenden Dotierstoffen gebildet. Eine Mehrzahl von Basisbereichen 106 (zwei in der Zeichnung), die aus Silizium dotiert mit p-leitenden Dotierstoffen gebildet sind, ist auf der oberen Oberfläche des Wafer 100 gebildet. Ein entsprechender Sourcebereich 108, der aus Silizium dotiert mit n-leitenden Dotierstoffen gebildet ist, ist wiederum in jedem Basisbereich 106 gebildet. Jeder Sourcebereich 108 entspricht wiederum einer jeweiligen Sourcezelle des Transistors. Eine dünne Oxidschicht 110 ist durch thermisches Aufwachsen auf der oberen Oberfläche des Wafers 100 gebildet und dient zum Ausführen der Funktion des Gateoxids. Die Gateelektrode des Transistors ist mittels einer Mehrzahl von leitfähigen Gate-Streifen 112 aus Polysilizium gebildet; jeder Gate-Streifen 112 ist auf der Oxidschicht 110 zwischen einem jeweiligen Paar von Basisbereichen 106 derart gebildet, dass er sich von einem Bereich des Sourcebereichs 108, der in einem der Basisbereiche 106 des Paares enthalten ist, bis zu einem Bereich des Sourcebereichs 108 erstreckt, der in dem anderen Basisbereich 106 enthalten ist.
Die Gate-Streifen 112 sind in einem Bereich des Wafers 100 miteinander verbunden, der in der Zeichnung nicht sichtbar ist. Anschließend wird eine weitere Oxidschicht 114 in einer derartigen Weise auf den Wafer 100 aufgebracht, dass sie alle Gate-Streifen 112 überdeckt und isoliert. Es ist darauf hinzuweisen, dass zum Zweck der Beschreibung der Drainbereich des Transistors in der Zeichnung nicht dargestellt ist, wobei der Drainbereich in jedem Fall an der unteren Oberfläche des Wafers 100 ausgebildet ist.
Die Hauptphasen eines Verfahrens zum Bilden eines Kontaktanschlusses für die elektrische Verbindung mit den Sourcebereichen 108 wird im folgenden gemäß einem Ausführungsbeispiel beschrieben.
Unter Bezugnahme auf 1B wird eine Zwischenschicht 116 (mit einer Dicke, die beispielsweise 1 bis 2 μm beträgt) aus dielektrischem Material, wie z. B. Tetraethylorthosilikat (TEOS) oder Borphoshorsilikatglas (BPSG), auf den Wafer 100 derart aufgebracht, dass die zuvor gebildeten, darunter liegenden Schichten vollständig bedeckt werden; die Zwischenschicht 116 wird dann mittels eines geeigneten Läppvorgangs planarisiert.
Wie in 1C dargestellt ist, wird die zuvor aufgebrachte Zwischenschicht 116 in einer derartigen Weise einem selektiven anisotropen Ätzvorgang unterzogen, das Öffnungen 120 an jedem Basisbereich 106 erzeugt werden. Die Tiefe der Öffnungen 120 ist derart, dass bei jedem Basisbereich 106 ein zentraler Bereich des entsprechenden Sourcebereichs 108 freigelegt wird. Zusätzlich zum Bilden der Öffnungen 120 resultiert die Zwischenschicht 116 in derart konformer Weise, dass diese eine Abfolge von vorstehenden Elementen 124 mit im Querschnitt im Wesentlichen rechteckiger Formgebung (entlang einer zu der Oberfläche des Wafers 100 rechtwinkligen Ebene) aufweist.
Im Wesentlichen alle der lateralen Wände der vorstehenden Elemente 124, die sich rechtwinklig zu der Oberfläche des Wafers 100 erstrecken – und in der Zeichnung mit dem Bezugszeichen 126 bezeichnet sind – weisen die gleiche Höhe h auf. Da bei einem MOS-Transistor mit Zellenstruktur die Basisbereiche 106 typischerweise gleichmäßig auf der Oberfläche des Wafers 100 verteilt sind, resultieren auch die oberen Oberflächen der vorstehenden Elemente 124, die sich im Wesentlichen parallel zu der Oberfläche des Wafers 100 erstrecken – und in der Zeichnung mit dem Bezugszeichen 128 bezeichnet sind –, mit der gleiche Breite d.
Der bearbeitete Wafer 100 wird dann für kurze Zeit einer bei hoher Temperatur stattfindenden Wärmebehandlung unterzogen – beispielsweise wird der Wafer für eine Zeitdauer von 30 bis 60 Sekunden auf eine Temperatur von 1100 bis 1160°C erwärmt –, um dadurch das Profil der vorstehenden Elemente 124 zu modifizieren. Wie in 1D dargestellt ist, ist der Wärmebehandlungsprozess derart kalibriert, dass das Profil der vorstehenden Elemente 124 abgerundet wird (oder kuppelartig ausgebildet wird). Während des Wärmebehandlungsprozesses ändert sich das dielektrische Material, aus dem die vorstehenden Elemente 124 gebildet sind, von einem festen Zustand in einen Zustand, der einem Fluid mit hoher Viskosität entspricht. Der obere Bereich von jedem vorstehenden Element 124 – in der Zeichnung mit dem Bezugszeichen 130 bezeichnet – hat die Tendenz, sich in einer Konfiguration mit geringerer Energie abzusetzen, so dass er somit die Formgebung eines massiven Bereichs mit einer abgerundeten Oberfläche annimmt und dadurch der Querschnitt von jedem vorstehenden Element 124 von einem rechteckigen Querschnitt in einen im Wesentlichen gerundeten Querschnitt übergeht. In dem in 1D dargestellten Beispiel weisen die oberen Bereiche 130 einen im Wesentlichen halbkreisförmigen Querschnitt auf, wobei der Krümmungsradius von der Breite der vorstehenden Elemente abhängig ist, d. h. gleich 1/2·d ist.
Die anschließende Phase des Verfahrens sieht das Füllen der Öffnungen 120 mittels einer alternierende Abfolge von Barrierematerialien und metallischen Materialien vor, wie z. B. eine alternierende Abfolge von Titan-/Titannitrid- und Wolfram-Schichten, um entsprechende Kontaktstrukturen zu bilden, die in 1E mit dem Bezugszeichen 140 bezeichnet sind. Jede Kontaktstruktur 140 weist einen unteren Bereich 145, der mit einem jeweiligen Sourcebereich 108 in Kontakt steht, sowie einen oberen Bereich 150 auf, der sich (in Richtung von der Oberfläche des Wafers 100 weg) die Öffnung 120 entlang erstreckt. Während der untere Bereich 145 der Kontaktstruktur 140 einen im Wesentlichen rechteckigen Querschnitt (und somit eine konstante Breite) aufweist, besitzt der obere Bereich 150 eine sich erweiternde Form, die der abgerundeten Oberfläche des oberen Bereichs 130 folgend in Richtung von der Oberfläche des Wafers 100 weg breiter wird. Die Höhe der Kontaktstrukturen 140 wird z. B. mittels eines anschließenden chemischen Ätzvorgangs (vom Rückätz-Typ) derart vorgegeben, dass sich der obere Bereich 150 (in einer Richtung rechtwinklig zu der Oberfläche des Wafers 100) bis zum Erreichen einer mittleren Stelle des oberen Bereichs 130 der benachbarten vorstehenden Elemente 124 erstreckt.
Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung wird der chemische Ätzvorgang derart kalibriert, dass die oberen Bereiche 150 obere Oberflächen 155 aufweisen, die parallel zu der Oberfläche des Wafers 100 sind, und dass diese oberen Oberflächen 150 sich in Bezug auf die Oberfläche des Wafers 100 alle auf der gleichen Höhe befinden. Es ist darauf hinzuweisen, dass diese Höhe niedriger resultiert als die von den oberen Bereichen 130 der vorstehenden Elemente 124 erreichte Höhe, so dass Bereiche dieser vorstehenden Elemente 124 von der durch die oberen Oberflächen 155 definierten Ebene hervorstehen.
Wie im Verlauf der vorliegenden Beschreibung noch deutlicher wird, haben die Kontaktstrukturen 140 die Funktion von leitfähigen Elementen für den elektrischen Kontakt mit den Sourcebereichen 108 sowie die Funktion von mechanischen Abstützelementen für den den Sourcebereichen entsprechenden Kontaktanschluss. Im Spezielleren sieht die Ausbildung des Kontaktanschlusses, der für den Austausch von elektrischen Signalen unter den Sourcebereichen 308 des Transistors und der äußeren Umgebung des eigentlichen Transistors verwendet wird, das Aufbringen einer Schicht aus metallischem Material, wie z. B. Aluminium, vor, die zum Bedecken sowohl der Kontaktstrukturen 140 als auch der oberen Bereiche 130 ausgebildet ist. 1F veranschaulicht die Situation nach diesem Aufbringen, in der der mit dem Bezugszeichen 160 bezeichnete Kontaktanschluss vollständig gebildet ist. Die resultierende Dicke der metallischen Schicht, die den Kontaktanschluss 160 bildet, kann dabei 3 bis 7 μm betragen.
Wie aus 1F ersichtlich ist, haftet der untere Bereich des Kontaktanschlusses 160 an den oberen Bereichen 150 der Kontaktstrukturen 140, insbesondere an den oberen Oberflächen 155 derselben, sowie an den oberen Bereichen 130 der vorstehenden Elemente 124 an, die von der durch die oberen Oberflächen 155 definierten Ebene hervorstehen. Als Ergebnis hiervon resultiert eine Ausbildung, bei der der untere Bereich des Kontaktanschlusses 160 mit einer Mehrzahl von Hohlräumen versehen ist – im Spezielleren einen Hohlraum pro vorstehenden Bereich. Das Vorhandensein derartiger Hohlräume gestattet das Abführen der Kompressionsbelastungen, denen der Kontaktanschluss 160 – während der zum Befestigen des Drahts an dem eigentlichen Anschluss ausgeführten Vorgänge – ausgesetzt sein kann, in erster Linie an den Kontaktstrukturen 140.
Zusätzlich zum Zerteilen des Wafers zum Bilden der Chips werden Leitungsdrähte mit den Kontaktanschlüssen jedes Chips verlötet. Unter Bezugnahme auf 2 werden beim Verlöten eines Leitungsdrahts 202 mit dem Kontaktanschluss 160 die unter dem eigentlichen Kontaktanschluss 160 befindlichen Bereiche spürbaren thermomechanischen Belastungen ausgesetzt. Mittels der speziellen angepassten Ausbildung des unteren Bereichs des Kontaktanschlusses 160 sowie der vorstehenden Elemente 124 ”gleiten” die thermomechanischen Belastungen (die in der Zeichnung durch weiße Pfeile dargestellt sind) jedoch die gekrümmten Profile der oberen Bereiche 130 der vorstehenden Elemente 124 entlang und konzentrieren sich in erster Linie an den Kontaktstrukturen 140. Auf diese Weise wird eine übermäßige Belastung der Bereiche des Transistors vermieden, die sich unter den vorstehenden Elementen 124 befinden, d. h. der fragilen Oxidschichten 110 und der fragilen Gate-Streifen 112, die aus Polysilizium gebildet sind.
Zusammengefasst ist es mittels der vorgeschlagenen Lösung möglich, Kontaktanschlüsse in einem Chip aus Halbleitermaterial direkt über Bereichen desselben zu bilden, in denen elektronische Vorrichtungen integriert sind. Da es somit nicht notwendig ist, Chipbereiche ausschließlich für die Bildung der Kontaktanschlüsse vorzusehen, besteht die Möglichkeit zur effizienten Ausnutzung der gesamten von dem eigentlichen Chip dargebotenen Fläche.
Gemäß einem alternativen Ausführungsbeispiel, das in 3 veranschaulicht ist, wird nach dem Bilden der vorstehenden Elemente 124 mit oberen Bereichen 130 mit im Schnitt halbkreisförmiger Ausbildung eine konforme Metallisierungsschicht (z. B. aus Wolfram) in der Öffnung 120 aufgebracht, und zwar mit einer Dicke, die in etwa der Hälfte der Breite der Öffnungen 120 an sich beträgt. Anschließend wird diese konforme Schicht einem anisotropen Ätzvorgang in einer derartigen Weise unterzogen, dass die resultierenden Kontaktstrukturen – die in der Zeichnung mit dem Bezugszeichen 302 bezeichnet sind) im Querschnitt im Wesentlichen V-förmig ausgebildet sind. Aufgrund der speziellen Ausbildung ihrer Form sind die resultierenden Kontaktstrukturen 302 flexibler im Vergleich zu den entsprechenden, in den vorangehenden Figuren dargestellten Kontaktstrukturen 140, so dass sie somit in der Lage sind, die thermomechanischen Belastungen, die während der Vorgänge zum Anbringen des Leitungsdrahts 202 an dem Kontaktanschluss 160 erzeugt werden, in effizienterer Weise zu bewältigen.
Zum Erfüllen lokaler und spezieller Anforderungen kann ein Fachmann selbstverständlich logische und/oder körperliche Änderungen und Modifikationen an der vorstehend beschriebenen Lösung vornehmen. Obwohl die vorliegende Erfindung mit einem gewissen Maß an speziellen Eigenheiten in Bezug auf eines oder mehrere Ausführungsbeispiele derselben beschrieben worden ist, versteht es sich, dass verschiedene Weglassungen, Substitutionen und Änderungen in der Form und den Details sowie weitere Ausführungsformen möglich sind. Im Spezielleren können andere Ausführungsformen der Erfindung auch ohne die speziellen Details (wie z. B. die Zahlenbeispiele) in der vorstehenden Beschreibung zum Schaffen eines vollständigeren Verständnisses derselben in die Praxis umgesetzt werden; dagegen können auch allgemein bekannte Merkmale weggelassen oder vereinfacht dargestellt worden sein, um die Beschreibung nicht mit unnötigen Details zu überfrachten. Darüber hinaus ist es ausdrücklich beabsichtigt, dass spezielle Elemente und/oder Verfahrensschritte, die in Verbindung mit einem beliebigen offenbarten Ausführungsbeispiel der Erfindung beschrieben worden sind, als generelle Wahlmöglichkeit einer Ausbildung in eine beliebige andere Ausführungsformen integriert werden können.
Obwohl in der Beschreibung auf ein Verfahren zum Erzeugen von Kontaktanschlüssen für vertikale Leistungs-MOS-Transistoren insbesondere mit Zellenstruktur Bezug genommen worden ist, können die Konzepte der vorliegenden Erfindung beispielsweise bei einem beliebigen Typ einer integrierten Schaltung Anwendung finden, solange die fragileren Bereiche der elektronischen Vorrichtungen, die in den Bereichen unterhalb der Anschlüsse integriert sind, exakt unterhalb der mit abgerundeten Oberflächen versehenen vorstehenden Elemente angeordnet sind.
Analoge Überlegungen gelten, wenn die gleiche Lösung mit einem äquivalenten Verfahren ausgeführt wird (unter Verwendung ähnlicher Schritte mit den gleichen Funktionen von mehreren Schritten oder eines Teils derselben, Weglassen von nicht wesentlichen Schritten oder Hinzufügung von weiteren optionalen Schritten); ferner können die Schritte auch in einer anderen Reihenfolge, parallel oder (zumindest teilweise) überlappend ausgeführt werden.

Claims

Verfahren zum Herstellen eines Kontaktanschlusses von mindestens einer elektronischen Vorrichtung, die in einen Chip aus Halbleitermaterial integriert ist, wobei das Verfahren folgende Schritte aufweist: Erzeugen einer Abfolge von vorstehenden Elementen auf einer Hauptfläche des Chips, wobei sich jedes vorstehende Element in Richtung von dem Chip weg transversal zu der Hauptfläche erstreckt und einen abgerundeten Endbereich mit im Querschnitt im Wesentlichen halbkreisförmiger Formgebung aufweist, wobei jedes Paar einander benachbarter vorstehender Elemente in der Abfolge eine jeweilige Öffnung bildet; partielles Füllen der Öffnungen mit einem ersten leitfähigen Material zum Bilden von Kontaktstrukturen, die zum elektrischen Kontaktieren der mindestens einen integrierten elektronischen Vorrichtung ausgebildet sind; und Aufbringen einer Schicht aus einem zweiten leitfähigen Material in einer derartigen Weise, dass die vorstehenden Elemente und die Kontaktstrukturen überdeckt sind.
Verfahren nach Anspruch 1, wobei das Erzeugen einer Abfolge von vorstehenden Elementen Folgendes aufweist: Aufbringen einer Schicht aus dielektrischem Material auf der Hauptfläche; und selektives Ätzen der Schicht aus dielektrischem Material zum Bilden einer Abfolge von zwischenzeitlichen vorstehenden Elementen mit einer im Querschnitt im Wesentlichen rechteckigen Formgebung.
Verfahren nach Anspruch 2, das ferner das Abrunden der zwischenzeitlichen vorstehenden Elemente beinhaltet, um die vorstehenden Elemente zu bilden.
Verfahren nach einem der Ansprüche 1 bis 3, wobei das partielle Füllen der Öffnungen mit dem ersten leitfähigen Material das Füllen der Öffnungen bis zum Erreichen eines mittleren Bereichs der Endbereiche der vorstehenden Elemente beinhaltet.
Verfahren nach einem der Ansprüche 1 bis 4, wobei das partielle Füllen der Öffnungen mit dem ersten leitfähigen Material das partielle Füllen der Öffnungen mit einer alternierende Abfolge von Titan-/Titannitrid- und Wolfram-Schichten beinhaltet.
Verfahren nach einem der Ansprüche 1 bis 5, wobei das Aufbringen einer Schicht aus einem zweiten leitfähigen Material das Aufbringen einer Aluminiumschicht beinhaltet.
Verfahren nach einem der Ansprüche 2 bis 6, wobei das Aufbringen einer Schicht aus dielektrischem Material das Aufbringen eines ausgewählten Materials aus Tetraethylorthosilikat oder Borphosphorsilikatglas beinhaltet.
Verfahren nach einem der Ansprüche 3 bis 7, wobei das Abrunden der zwischenzeitlichen vorstehenden Elemente das Erwärmen des Chips für eine vorbestimmte Zeitdauer beinhaltet.
Verfahren nach einem der Ansprüche 1 bis 8, wobei die im Querschnitt im wesentlichen halbkreisförmige Gestalt des abgerundeten Endbereichs einen Krümmungsradius aufweist, der von einer Breite des vorstehenden Elements abhängig ist.
Verfahren nach Anspruch 9, wobei der Krümmungsradius gleich einer Hälfte der Breite ist.
Integrierter Schaltungs-Chip, aufweisend: eine Hauptfläche des Chips; eine Mehrzahl von vorstehenden Elementen auf der Hauptfläche des Chips, wobei jedes vorstehende Element einen abgerundeten Endbereich mit einer im Querschnitt im Wesentlichen halbkreisförmigen Formgebung aufweist und wobei Paare einander benachbarter vorstehender Elemente dazwischen eine jeweilige Öffnung bilden; ein erstes leitfähiges Material, das die Öffnungen mindestens teilweise ausfüllt und dazu ausgebildet ist, eine in der Hauptfläche gebildete, integrierte elektronische Vorrichtung elektrisch zu kontaktieren; eine Schicht aus einem zweiten leitfähigen Material, die die vorstehenden Elemente überdeckt und mit dem ersten leitfähigen Material in elektrischem Kontakt steht.
Chip nach Anspruch 11, wobei die im Querschnitt im Wesentlichen halbkreisförmige Gestalt des abgerundeten Endbereich einen Krümmungsradius aufweist, der von einer Breite des vorstehenden Elements abhängig ist.
Chip nach Anspruch 12, wobei der Krümmungsradius gleich einer Hälfte der Breite ist.
Integrierter Schaltungs-Chip, aufweisend: mindestens eine elektronische Vorrichtung, die in einen Wafer aus Halbleitermaterial mit einer Hauptfläche integriert ist; eine Abfolge von vorstehenden Elementen, wobei sich jedes vorstehende Element transversale zu der Hauptfläche erstreckt und einen abgerundeten Endbereich mit einer im Querschnitt halbkreisförmigen Gestalt aufweist; und mindestens einen Kontaktanschluss für die mindestens eine elektronische Vorrichtung, wobei der Kontaktanschluss Folgendes aufweist: eine Mehrzahl von Kontaktstrukturen in einem ersten leitfähigen Material, wobei sich jede Kontaktstruktur transversal zu der Hauptfläche erstreckt und zwischen einem jeweiligen Paar von vorstehenden Elementen angeordnet ist; und eine Schicht aus einem zweiten leitfähigen Material, die die vorstehenden Elemente und die Kontaktstrukturen überdeckt; wobei sich die mindestens eine integrierte elektronische Vorrichtung in Bereichen des Chips aus Halbleitermaterial unterhalb der vorstehenden Elemente sowie in elektrischem Kontakt mit den Kontaktstrukturen befindet.
Chip nach Anspruch 14, wobei die Kontaktstrukturen eine Höhe aufweisen, die einen mittleren Bereich der Endbereiche der vorstehenden Elemente erreicht.
Chip nach Anspruch 14 oder 15, wobei die Kontaktstrukturen eine V-förmige Öffnung aufweisen, die mit dem zweiten leitfähigen Material gefüllt ist.
Chip nach einem der Ansprüche 14 bis 16, wobei der halbkreisförmige Querschnitt des abgerundeten Endbereichs einen Krümmungsradius aufweist, der von einer Breite des vorstehenden Elements abhängig ist.
Chip nach Anspruch 17, wobei der Krümmungsradius gleich einer Hälfte der Breite ist.
Verfahren, das folgende Schritte aufweist: Bilden einer Mehrzahl von vorstehenden Elementen auf einer Hauptfläche eines integrierten Schaltungs-Substrats, wobei sich jedes vorstehende Element rechtwinklig zu der Hauptfläche erstreckt und an einem distalen Ende eine abgerundete obere Oberfläche mit im Querschnitt halbkreisförmiger Formgebung aufweist, wobei Paare einander benachbarter vorstehender Elemente in der Abfolge eine jeweilige Öffnung dazwischen bilden; partielles Füllen jeder Öffnung mit einem ersten leitfähigen Material, um eine Kontaktstruktur in elektrischem Kontakt mit einer in dem Substrat gebildeten integrierten elektronischen Vorrichtung zu bilden; und Aufbringen einer Schicht aus einem zweiten leitfähigen Material, die die vorstehenden Elemente überdeckt und in elektrischem Kontakt mit den aus dem ersten leitfähigen Material gebildeten Kontaktstrukturen steht.
Verfahren nach Anspruch 19, wobei das Bilden der Mehrzahl von vorstehenden Elementen Folgendes beinhaltet: Aufbringen einer Schicht aus dielektrischem Material auf der Hauptfläche; selektives Ätzen des dielektrischem Materials, um eine Mehrzahl von rechteckigen Elementen zu bilden; Erwärmen der rechteckigen Elemente, um das dielektrische Material wieder zu verflüssigen und die abgerundete obere Oberfläche jedes vorstehenden Elements zu bilden.
Verfahren nach Anspruch 19 oder 20, wobei das partielle Füllen jeder Öffnung mit dem ersten leitfähigen Material ferner das Bilden einer V-förmigen Öffnung in jeder Kontaktstruktur beinhaltet, und wobei das Aufbringen der Schicht aus einem zweiten leitfähigen Material ferner das Füllen der V-förmigen Öffnungen mit dem zweiten leitfähigen Material beinhaltet.
Verfahren nach einem der Ansprüche 19 bis 21, wobei das partielle Füllen das Füllen jeder Öffnung mit ersten leitfähigen Material bis auf eine Höhe beinhaltet, die zumindest bis zu der abgerundeten oberen Oberfläche der vorstehenden Elemente reicht.
Verfahren nach einem der Ansprüche 19 bis 22, wobei der halbkreisförmige Querschnitt der abgerundeten oberen Oberfläche einen Krümmungsradius aufweist, der von einer Breite des vorstehenden Elements abhängig ist.
Verfahren nach einem der Ansprüche 19 bis 23, wobei der Krümmungsradius gleich einer Hälfte der Breite ist.