DE102010064453A1 - Verfahren zum Herstellen eines Chip-Package und Chip-Package - Google Patents

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Abstract

Ein Verfahren zum Herstellen eines Chip-Package umfasst ein Bereitstellen eines Substrats, das eine erste Ausnehmung mit einem Ausnehmungsboden und Ausnehmungsseitenwänden aufweist. Ein Chip, der eine Chiprückseite aufweist, wird in die Ausnehmung eingebracht, derart, dass der Chip nicht aus der Ausnehmung vorsteht und ein Spalt zwischen den Ausnehmungsseitenwänden und dem Chip verbleibt, wobei die Chiprückseite an dem Ausnehmungsboden befestigt wird. Der Spalt wird mit einem Füllmaterial verfüllt.

Description

  • Die vorliegende Erfindung bezieht sich auf Verfahren zum Herstellen eines Chip-Package und ein Chip-Package. Unter Chip-Package ist dabei ein Chip-Gehäuse mit darin angeordnetem Chip zu verstehen, wobei das Gehäuse externe Anschlussflächen aufweisen kann, die mit Kontaktflächen des Chips verbunden sind. Insbesondere bezieht sich die Erfindung auf Verfahren zum Herstellen eines Chip-Package und ein Chip-Package, die zur Verarbeitung und Montage von sehr dünnen Chips mit einer Dicke von 10 μm bis 50 μm geeignet sein können.
  • Sehr dünne und damit biegsame Halbleiterbausteine, Chips, ermöglichen viele neue mikroelektronische Anwendungen auf gekrümmten oder verformbaren Oberflächen. Um sehr dünne Bauelemente, beispielsweise mit einer Dicke von 10 μm bis 50 μm, ohne Bruchrisiko verarbeiten und montieren zu können, müssen diese in einem entsprechenden Package ausgeliefert werden, das weiterhin eine Verformung von Schutzhülle (d. h. Gehäuse) und Chip-Baustein ermöglicht. Hauptaufgabe eines flexiblen Package ist es, den sehr dünnen Chip vor Umwelteinflüssen und mechanischem Bruch zu schützen. An Anforderung für die elektrische Funktionalität eines Chip-Package für drahtgebundene Chips besteht darin, Kontaktflächen des Chips aus dem Package herauszuführen und auf der Außenseite des Package neue Kontaktflächen (Pads, Anschlussflächen) bereitzustellen, die für eine Klebe- oder Lötmontage des Package geeignet sind.
  • Aus der DE 10 2006 044 525 B3 ist ein flexibles Folien-Package für einen dünnen und biegsamen Chip bekannt. Hierbei wird eine Abdeckfolie über ein Chip-Bauteil, welches auf eine Basisfolie aufgeklebt ist, laminiert. Es entsteht ein Folien-Package, das am Ort des Bauteils seine größte Dicke aufweist. Dies hat den Nachteil, dass mechanische Kräfte, die von außen auf das Package wirken, hauptsächlich auf das bruchgefährdete Chip-Bauteil wirken. Ein Aufwickeln des Folien-Package auf eine Rolle, beispielsweise während eines Herstellungs- oder Auslieferungs-Prozesses, führt zu Auswölbungen am Ort des Chips. Der Druck wirkt somit vor allem auf die Bauteile, weshalb das Bruchrisiko im weiteren Herstellungsverfahren oder während der Produkt-Lebensdauer hoch ist.
  • In der US 2005/0093172 A1 ist ein Chip-Package beschrieben, bei dem ein Chip in einen Schmelzkleber eingebettet ist. Der Chip wird relativ zu auf einem Substrat vorhandenen Leiterbahnen ausgerichtet und montiert. Anschließend wird ein Abstandhalter, der eine Öffnung im Bereich des Chips aufweist und der aus einem thermoplastischen Harz besteht, mit dem Substrat gestapelt. Anschließend wird eine Abdeckschicht, die auf der Unterseite derselben ebenfalls eine thermoplastische Harzschicht aufweist, aufgebracht, woraufhin das Substrat und die Abdeckung über die thermoplastische Abstandschicht durch ein thermisches Druckverbinden verbunden werden. Gemäß der US 2005/0093172 A1 muss der Chip mittels einer Klebung unter Verwendung eines anisotrop leitfähigen Klebers oder mittels eines Lotprozesses mit den Leiterbahnen kontaktiert werden. Hierzu ist ein Bondprozess notwendig, der eine hohe Justagegenauigkeit für den Chip und damit einen hohen gerätetechnischen Aufwand für das Chip-Bond-Gerät erfordert. Sowohl Löten als auch eine Montage mittels eines anisotrop leitfähigen Klebers erfordern außerdem einen erhöhten Zeitbedarf, so dass das Verfahren nicht sehr schnell ist. Darüber hinaus muss der Chip auf die Topographie einer schon vorhandenen Leiterbahnstruktur gesetzt und beim Bonden sogar gedrückt werden. Dies ist fair sehr dünne Chips ein riskanter Prozess, da keine ebene Unterlage beim Chip-Bonden vorhanden ist, sondern nur einzelne Leiterbahnzüge, so dass der vorgegebene Bondruck sehr ungleichmäßig verteilt wird, was zu einem sehr hohen Bruchrisiko führt.
  • Die EP 1 230 680 B1 beschreibt ein Verfahren zum Einbetten eines dünnen Halbleiter-Chips in Leiterplatten, also starre Substrate. Der Chip wird auf eine untere Leiterplattenebene aufgesetzt, woraufhin zum Einbetten des Chips eine weitere Leiterplattenebene über den Chip auf die untere Leiterplattenebene laminiert und anschließend über Hitze und Druck der gesamte Aufbau verpresst wird. Die beschriebene Prozessfolge eignet sich für Leiterplatten-Substrate, ist jedoch ungeeignet für flexible Folien und eignet sich insbesondere überhaupt nicht für einen durchlaufenden Prozess einer Rolle-zu-Rolle-Fertigung.
  • Schließlich beschreiben die US 6,762,510 B2 und die DE 101 22 324 A1 ein Verfahren, bei dem ein dünner Schaltungswafer auf eine flexible Trägerschicht, beispielsweise einen Polyimidfilm übertragen wird. Es wird durchgehend ein ganzer Schaltungswafer verarbeitet, so dass nach dem Vereinzeln des dünnen Wafers ein flexibler Halbleiter-Chip mit einer polymeren Abdeckung entsteht, die aber nur an der Ober- und Unterseite des Chips vorhanden sein kann. Hier wird somit kein voll umschließendes Package für ein dünnes Halbleiter-Bauelement erzeugt, da die Seitenwände des Chips nach dem Vereinzeln des Wafers freiliegen.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zum Herstellen eines Chip-Package und ein Chip-Package zu schaffen, die für starre und flexible Substrate geeignet sind und bei denen ein Chip-Bruchrisiko reduziert ist.
  • Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 und ein Chip-Package gemäß Anspruch 22 gelöst.
  • Ausführungsbeispiele der Erfindung schaffen ein Verfahren zum Herstellen eines Chip-Package mit:
    Bereitstellen eines Substrats, das eine Ausnehmung mit einem Ausnehmungsboden und Ausnehmungsseitenwänden in einer ersten Oberfläche aufweist;
    Einbringen eines Chips, der eine Chiprückseite aufweist, in die Ausnehmung, derart, dass der Chip nicht aus der Ausnehmung vorsteht und ein Spalt zwischen den Ausnehmungsseitenwänden und dem Chip verbleibt, wobei die Chiprückseite an dem Ausnehmungsboden befestigt wird; und
    Verfüllen des Spalt mit einem Füllmaterial.
  • Ausführungsbeispiele der Erfindung schaffen ein Chip-Package mit folgenden Merkmalen:
    einem Substrat, das eine Ausnehmung mit einem planaren Ausnehmungsboden und Ausnehmungsseitenwänden in einer Oberfläche desselben aufweist;
    einem Chip mit einer planaren Chiprückseite, die an dem Ausnehmungsboden befestigt ist, wobei eine der Chiprückseite gegenüberliegende Chipvorderseite nicht aus der Ausnehmung vorsteht, wobei zwischen den Seitenwänden der Ausnehmung und dem Chip ein Spalt angeordnet ist, der mit einem Füllmaterial gefüllt ist.
  • Bei Ausführungsbeispielen kann der Chip an den Ausnehmungsboden geklebt sein. Bei alternativen Ausführungsbeispielen kann der Chip auf den Ausnehmungsboden aufgeschmolzen sein, beispielsweise wenn der Ausnehmungsboden aus einer polymeren Folie besteht.
  • Ausführungsbeispiele der Erfindung basieren auf der Erkenntnis, dass ein Chip-Package auf vorteilhafte Weise dadurch herstellbar ist, dass ein Substrat bereitgestellt wird, in dem bereits eine Ausnehmung vorgesehen ist oder wird, deren Tiefe gleich oder größer als die Dicke des Chips oder die Dicke des Chips und einer Klebstoffschicht ist, so dass nach dem Einbringen des Chips in die Ausnehmung der Chip nicht aus der Ausnehmung vorsteht. Zwischen Seitenwänden der Ausnehmung und Seitenwänden des Chips ist ein Spalt vorgesehen, der mit einem Füllmaterial verfüllt wird, so dass der Chip zumindest seitlich von dem Füllmaterial vollständig umgeben ist. Eine Chipvorderseite kann bündig mit der ersten Oberfläche des Substrats sein, so dass ein oder mehrere auf der Vorderseite des Chips angeordnete Kontaktflächen nach dem Verfüllen des Spalts mit dem Füllmaterial freiliegend sein können. Bei alternativen Ausführungsbeispielen ist die Tiefe der Ausnehmung größer als die Dicke des Chips oder die Dicke des Chips und der Klebstoffschicht, so dass die Vorderseite des Chips bezüglich der ersten Oberfläche des Substrats zurückgesetzt ist, wobei beim Verfüllen des Spalts mit einem Füllmaterial auch Füllmaterial in den freien Bereich der Ausnehmung an der Vorderseite des Chips eingebracht wird. Das in der Vorderseite des Chips angeordnete Füllmaterial kann in einem nachfolgenden Schritt strukturiert werden, um eine oder mehrere auf der Vorderseite des Chips angeordnete Kontaktflächen freizulegen.
  • Bei Ausführungsbeispielen kann zwischen der Chiprückseite und dem Ausnehmungsboden eine planare Klebstoffschicht gebildet sein. Bei Ausführungsbeispielen kann das Füllmaterial von dem Material des Substrats zumindest in dem Bereich, in dem die Ausnehmung gebildet ist, aufgrund des Herstellungsverfahrens unterscheidbar sein. Beispielsweise kann es sich um unterschiedliche Materialien handeln.
  • Bei Ausführungsbeispielen der Erfindung können auf der Chipvorderseite Kontaktflächen mit darauf angeordneten Lothügeln (Bumps) vorgesehen sein, wobei die Bumps nach dem Verfüllen aus dem Füllmaterial vorstehen oder durch einen kurzen Ätzprozess freigelegt werden können.
  • Ausführungsbeispiele der Erfindung umfassen ein Erzeugen einer Dünnfilm-Verdrahtungsmetallisierung auf der Oberfläche des Substrats, die die Ausnehmung aufweist, die eine oder mehrere Kontaktflächen auf der Chipvorderseite mit einer oder mehreren Außen-Kontaktflächen verbindet. Die Verdrahtungsmetallisierung kann somit quasi planar im Package vorgesehen sein, d. h. durch die Verdrahtungsmetallisierung werden keine Topographieänderungen, die über die Dicke der Dünnschicht hinausgehen, erzeugt. Als Außen-Kontaktflächen werden dabei Kontaktflächen bezeichnet, die zu einem Anschluss an eine externe Struktur dienen. Bei Ausführungsbeispielen der Erfindung können Kontaktflächen auf der Chipvorderseite freiliegend bleiben und Außen-Kontaktflächen darstellen. Bei Ausführungsbeispielen der Erfindung ist an dem Ausnehmungsboden eine leitfähige Schicht vorgesehen, wobei der Chip auf der Chiprückseite eine Kontaktfläche aufweist, die mittels eines leitfähigen Klebers an die leitfähige Schicht geklebt ist. Die leitfähige Schicht kann sich in Bereiche außerhalb der Ausnehmung erstrecken und über eine Öffnung in dem Substrat, die mit einem leitfähigen Material gefüllt ist, mit einer externen Kontaktfläche bzw. Anschluss verbunden sein.
  • Bei Ausführungsbeispielen der Erfindung können weitere Abdeckschichten, in denen Öffnungen zum Freilegen externer Kontaktflächen gebildet sein können, und/oder Schutzschichten vorgesehen sein. Äußere Schutzschichten können insbesondere in dem Bereich, in dem der Chip angeordnet ist, vorgesehen sein, um diesen weiter zu schützen.
  • Bei Ausführungsbeispielen der Erfindung kann das Substrat ein flexibles Substrat mit einer Dicke von 20 μm bis 150 μm sein, wobei der Chip ein flexibles Halbleiterbauelement mit einer Dicke von 10 μm bis 50 μm sein kann. Somit ermöglichen Ausführungsbeispiele der Erfindung eine vollflexible Ausführung, was insbesondere auch eine vollständige Rolle-zu-Rolle-Verarbeitung ermöglicht. Alternative Ausführungsbeispiele beziehen sich auf starre Substrate und/oder starre Chips bzw. elektronische Bauteile.
  • Bei Ausführungsbeispielen der Erfindung wird der Chip in eine in einem Substrat gebildete Ausnehmung bzw. Aussparung eingebracht, so dass er nicht mit bereits vorhandenen Leiterbahnen auf einem Substrat ausgerichtet und montiert werden muss. Vielmehr kann eine planare Chiprückseite an einen planaren Ausnehmungsboden geklebt werden. Planar bedeutet dabei in diesem Zusammenhang, dass keine vorstehenden Leiterbahnen oder andere vorstehenden Strukturen auf den jeweiligen Oberflächen gebildet sind. Unter planar können solche Oberflächen verstanden werden, deren Unebenheiten maximal 10 μm betragen.
  • Bei Ausführungsbeispielen der Erfindung ist verglichen zu bekannten Vorgehensweisen die zeitliche Reihenfolge von Chip-Montage und Chip-Kontaktierung umgedreht, so dass der Prozess schneller gemacht werden kann und das Bruchrisiko minimiert werden kann. Bei Ausführungsbeispielen der Erfindung wird der Chip in eine vorhandene Kavität gesetzt und lediglich die Randfuge um den Chip herum mit einem Füllmaterial, beispielsweise einem Dielektrikum, verfüllt, das nach passenden mechanischen Eigenschaften ausgewählt werden kann. Ausführungsbeispiele der Erfindung ermöglichen eine durchlaufende Prozessierung von Folien-Rollenmaterial.
  • Ausführungsbeispiele der Erfindung werden nachfolgend Bezug nehmend auf die beigefügten Figuren näher erläutert. In den Figuren sind gleiche bzw. gleichwirkende Elemente mit gleichen Bezugszeichen bezeichnet und eine wiederholte Beschreibung dieser Elemente ist, wo überflüssig, weggelassen. Es zeigen:
  • 1 eine schematische Querschnittansicht eines beispielhaften Chips;
  • 2 eine schematische Querschnittansicht eines beispielhaften Trägersubstrats;
  • 3 eine schematische Querschnittansicht eines auf ein Substrat montierten Chips;
  • 4a–4k schematische Querschnittansichten zur Erläuterung von Schritten eines Ausführungsbeispiels zum Herstellen eines Chip-Package;
  • 5a und 5b schematische Querschnittansichten zur Erläuterung von Schritten eines alternativen Ausführungsbeispiels;
  • 6 eine schematische Querschnittansicht eines Ausführungsbeispiels eines Substrats;
  • 7a–7e schematische Querschnittansichten zur Erläuterung von Schritten älternativer Ausführungsbeispiele eines Verfahrens zum Herstellen eines Chip-Package; und
  • 8 eine schematische Querschnittansicht eines Ausführungsbeispiels eines Chip-Package.
  • Unter dem Ausdruck ”Chip” wie er hierin verwendet wird, ist üblicherweise ein Halbleiter-Chip zu verstehen, der eine aktive und/oder passive elektronische Funktionalität liefern kann. Beispiele solcher Chips sind IC-Chips (integrierte Schaltungs-Chips). Wie in 1 gezeigt ist, kann ein typischer Chip, beispielsweise ein IC-Chip, in diesem Kontext ein Chip-Substrat 10 mit einer ersten Oberfläche 12 und einer zweiten Oberfläche 14 aufweisen. In der Nähe der ersten Oberfläche können Komponenten, die eine elektronische Funktionalität liefern, in das Chip-Substrat 10 integriert sein, so dass die erste Oberfläche als Hauptoberfläche bezeichnet werden kann, während die zweite Oberfläche 14 als Rückseitenoberfläche bezeichnet werden kann.
  • Auf der Hauptoberfläche 12 sind Kontaktflächen (Pads, Anschlussflächen) 16 vorgesehen, die mit den Komponenten, die die elektronische Funktionalität liefern, elektrisch gekoppelt sind. Die Kontaktflächen 16 im Zusammenhang mit IC-Chips werden typischerweise auch als IC-Pads bezeichnet. Diese bestehen üblicherweise aus einem Metall, wie z. B. Al, AlSi oder AlSiCu.
  • Wie in 1 gezeigt ist, ist die Hauptoberfläche 12 des Chip-Substrats 10 mit einer Passivierungsschicht 18 bedeckt, die zumindest Bereiche der Kontaktflächen 16 freilässt, um dieselben elektrisch anschließen zu können. Die Passivierungsschicht 18 kann beispielsweise aus einem Dielektrikum, wie z. B. Siliziumoxid oder Siliziumnitrid, bestehen. Wie in 1 zu erkennen ist, liegen die Kontaktflächen 16 hinsichtlich der Topographie der Hauptoberfläche etwas, d. h. um die Schichtdicke der Passivierungsschicht 18, tiefer als die Passivierungsoberfläche. Typische IC-Chips weisen mindestens zwei Kontaktflächen an der Hauptoberfläche auf. Alternative IC-Chips weisen mindestens eine Kontaktfläche an der Hauptoberfläche und eine Kontaktfläche an der Rückseitenoberfläche auf. Ausführungsbeispiele der Erfindung eignen sich zur Herstellung von Chip-Packages für beide Arten von Chips.
  • Nach dem Stand der Technik ist eine Flip-Chip-Montage von IC-Chips bekannt, bei der mittels eines leitfähigen Materials eine elektrische Verbindung zwischen Chip-Kontaktflächen und einer elektrisch gut leitfähigen Schicht einer Gehäuseumgebung erzeugt wird. Eine IC-Gehäuseumgebung kann dabei, wie in 2 gezeigt ist, aus einem Trägersubstrat 20 bestehen, auf dem Leiterbahnen 22 angeordnet sind. Die Leiterbahnen 22 bilden eine Topographie auf dem Substrat 20 entsprechend der Dicke des Materials, das die Leiterbahnen bildet.
  • Nach dem Stand der Technik sind zwei wesentliche Verbindungstechniken für solche Flip-Chip-Montagen bekannt, nämlich ein Löten unter Verwendung von Lotkugeln oder eine Verwendung von Mikrobumps für eine Verbindung mit leitfähigem Kleber. Lotkugeln sind geometrisch in einer Größenordnung von ca. 100 μm gebräuchlich, wobei die kleinsten, in Entwicklung befindlichen Lotkugeln einen Durchmesser von ca. 40 μm aufweisen. Diese Größenordnung ist für eine Folientechnik weniger geeignet.
  • Die nach dem Stand der Technik bekannte Methode mit Mikrobumps und Klebstoff kann dünnere Anordnungen ergeben als die Verwendung von Lotkugeln und ist schematisch in 3 dargestellt. In 3 ist ein Chip, wie er in 1 gezeigt ist, kopfüber auf ein Substrat 20, wie es in 2 gezeigt ist, gebondet. Wie zu erkennen ist, sind auf den Kontaktflächen 16 Mikrobumps 24 vorgesehen, die auch als Under-Bump-Metallisierung bezeichnet werden können. Diese Mikrobumps, die beispielsweise aus einem metallischen Material bestehen können, stehen über die Passivierungsschicht 18 vor. Somit können in einem Kleber 26 angeordnete leitfähige Materialanteile 28, die als Füllkörper bezeichnet werden können, einen elektrischen Kontakt zwischen den Mikrobumps 24 und den Leiterbahnen 22 herstellen. Für die Verbindungstechnik zwischen den Mikrobumps 24 und den Leiterbahnen 22 ist eine Kombination aus Druck und Temperatur notwendig, so dass als zwangsläufige Folge des Montageprozesses die Druckbeanspruchung eine ungleichmäßige mechanische Belastung in Kontaktflächengebieten und Nicht-Kontaktflächengebieten auf dem Chip erzeugt. Bei gedünnten Chips kann diese ungleichmäßige Belastung zu Schädigungen führen, die entweder sofort zu funktionalen Defekten oder zu vorzeitigen Ausfällen in der Betriebsphase der Chips führen können.
  • Ausführungsbeispiele der vorliegenden Erfindung schaffen Verfahren zur Herstellung von Chip-Packages und Chip-Packages, die derartige funktionale Defekte und Ausfälle reduzieren können. Schritte von Ausführungsbeispielen gemäß der Erfindung werden nun Bezug nehmend auf die 4a bis 4k erläutert.
  • Zunächst wird ein Folien-Substrat 30 bereitgestellt. Das Folien-Substrat 30 weist eine erste Oberfläche 32 und eine gegenüberliegende zweite Oberfläche 33 auf, die die Oberflächen mit größter Flächenausdehnung des Substrats 30 darstellen. In der ersten Oberfläche 32 ist eine Ausnehmung bzw. Aussparung 34 gebildet, die einen Ausnehmungsboden 36 und Ausnehmungsseitenwände 38 aufweist. Die Ausnehmung 34 kann in Draufsicht beispielsweise eine quadratische oder rechteckige Form aufweisen, die an die Form eines einzusetzenden Chips angepasst sein kann. Die Tiefe T der Ausnehmung (senkrecht zu den Oberflächen 32, 33) ist dabei derart gewählt, dass sie mindestens der Dicke eines einzusetzenden Chips inklusive Klebstoffschicht unter dem Chip entspricht. Bei Ausführungsbeispielen kann die Tiefe T etwas größer als die Dicke des Chips inklusive Klebstoffschicht sein, wobei als ”etwas größer” eine Größenordnung von 5 bis 20 μm, beispielsweise 10 μm, gelten kann.
  • Wie in 4a gezeigt ist, weist das Folien-Substrat 30 eine erste Schicht 40 und eine zweite Schicht 42 auf, wobei die Ausnehmung 34 in der ersten Schicht, bis zur zweiten Schicht reichend gebildet ist. Das Substrat 30 kann beispielsweise durch Auflaminieren eines photostruktierbaren Dielektrikums, beispielsweise eines Trockenresists, in passender Dicke oder eine Rakelbeschichtung mit photostrukturierbarem Benzocyclobuten (BCB) oder photostruktierbarem Polyhydroxystyrol (PHS), Ormocer oder strukurierbaren Epoxidharzen, wie z. B. Polydimethylsiloxan (PDMS) oder SU8-Photolack, auf die zweite Schicht 42, bei der es sich um eine Kunststofffolie handeln kann, erzeugt werden. Die erste Schicht 40 kann dann lithographisch strukturiert, d. h. belichtet und entwickelt, werden, so dass die Aussparung 34 mit geometrisch definierter Kante erzeugt wird. Die Ecken der Aussparung 34 können auf diese Weise für weitere lithographische Prozesse als Justagemarken genutzt werden, wie nachfolgend erläutert wird.
  • Es bedarf keines gesonderten Hinweises, dass bei Ausführungsbeispielen der Erfindung parallel eine Mehrzahl von Chip-Packages hergestellt werden kann, die nachfolgend vereinzelt werden. So können beispielsweise eine Mehrzahl von Ausnehmungen 34 in der ersten Schicht 40 gebildet werden.
  • Die Öffnungsweite W der Ausnehmung 34 kann bei Ausführungsbeispielen 50 μm bis 5 mm größer sein als die entsprechenden Außenabmessungen des in die Ausnehmung einzubringenden Bauteils bzw. Chips, so dass sich eine Spaltbreite auf jeder Seite des Chips zwischen 25 μm und 2,5 mm ergibt. Bei Ausführungsbeispielen kann eine Spaltbreite auf jeder Seite des Chips 0,1 mm bis 0,5 mm betragen.
  • Alternativ zu dem beschriebenen Verfahren kann die Ausnehmung auch durch Prozesse wie Heißprägen (Hot Embossing), Mikrofräsen, Mikro-Spritzguss und dergleichen erzeugt werden. Wiederum alternativ kann die Substratfolie 30 mit einer oder mehreren Ausnehmungen in einer Oberfläche derselben durch Zusammenlaminieren von zwei Folien erzeugt werden, wobei eine der Folien bereits Öffnungen aufweist. Derartige Öffnungen können gestanzt, gelasert oder geschnitten sein. Für das Zusammenlaminieren können Klebstoffe oder Klebstoff-beschichtete Folien verwendet werden. Außerdem kann ein Verschmelzen von zwei Kunststofffolien vorteilhaft sein, wobei beispielsweise zwei Folien aus Polyethylenterephthalat (PET) unter Druck und Temperatur direkt verschweißt werden können. Mögliche Folienmaterialien sind Polyethylenterephthalat, Polyimid, Polyethylennaphthalat, LCP (Liquid Chrystal Polymer), Polycarbonat, Polystyrol und dergleichen.
  • Wie in 4b gezeigt ist, wird nach dem Bereitstellen des Substrats 30 ein Bauteil in Form eines Chips 50 in die Ausnehmung 34 eingebracht. Der Chip 50 wird dabei mit seiner Rückseite über eine Klebstoffschicht 52 an den Ausnehmungsboden 36 geklebt. Zwischen den Seiten des Chips 50 und den Seitenwänden der Ausnehmung 34 verbleibt ein Spalt 54. Der Chip 50 wird dabei in einer mittigen Position in die Ausnehmung 34 eingebracht, so dass auf allen Seiten desselben der Spalt 54 verbleibt. Sowohl die Chiprückseite als auch der Ausnehmungsboden können planar ausgeführt sein, so dass eine planare Klebstoffschicht zwischen der Chiprückseite und dem Ausnehmungsboden gebildet wird.
  • Wie schematisch in 4b gezeigt ist, wird der Chip 50 derart in die Ausnehmung 34 eingebracht, dass Kontaktflächen 56 auf dem Chip nach oben ausgerichtet sind, d. h. auf der der ersten Oberfläche 32 zugewandten Vorderseite des Chips angeordnet sind. Die Kontaktflächen 56 können, wie oben beschrieben wurde, standardmäßig abgesenkt sein, beispielsweise durch Passivierungsschichten des Chips, die höher sind als die Kontaktflächenoberfläche, oder können mit sogenannten Mikrobumps (Under-Bump-Metallisierung) ausgestattet sein, also überstehende Metallhöcker aufweisen, die beispielsweise aus Lotmetallen, wie z. B. Au, Ni, Cu oder Ti, bestehen können.
  • Zum Einkleben des Chips 50 in die Ausnehmung 34 kann Klebstoff bereits vorab in die Ausnehmung eingebracht worden sein, beispielsweise durch Dispensen, Strahlen (Jetten), Tropfen oder Siebdrucken. Alternativ kann der Klebstoff 52 auf die Rückseite des Bauteils 50 aufgebracht worden sein. Bei der zweiten Variante können vorteilhaft sogenannte DAF-Tapes (Die Attach Film Tapes) verwendet werden, die Sägefolien mit einer Epoxidharzbeschichtung sind. Wird ein Wafer auf einem DAF-Tape gesägt und der einzelne Chip danach abgepickt, bleibt die Klebstoffbeschichtung an der Chiprückseite haften und kann dann für das Einkleben des Chips in die Ausnehmung genutzt werden. Bei Ausführungsbeispielen ist eine niedrige und dennoch definierte Dicke der Klebstoffschicht im Bereich von 5 μm bis 30 μm vorteilhaft.
  • Alternativ kann, wie in 4c gezeigt ist, flüssiger Klebstoff 58 in die Ausnehmung 34 eingebracht werden, woraufhin der Chip 50 auf den flüssigen Klebstoff 58 aufgesetzt wird. Der Chip 50 kann auf der Oberfläche des flüssigen Klebstoffs 58 schwimmen und wird sich aufgrund von Kapillarkräften automatisch mittig in der Ausnehmung 34 ausrichten. Dies erleichtert und beschleunigt die Ablage der Chips am Zielort, wobei insbesondere auch ein einfaches Fallenlassen der Chips über den Ausnehmungen zur Bauteilplatzierung ausreichend sein kann. Der flüssige Klebstoff kann auch im Sinne eines selbstassemblierenden Prozesses in die Ausnehmungen eingebracht werden. Zu diesem Zweck kann beispielsweise die zweite Schicht 42, die den Ausnehmungsboden bildet, ein gegensätzliches Benutzungsverhalten aufweisen wie die Oberseite der ersten Schicht 40, in der die Ausnehmung gebildet ist. Beispielsweise kann der Ausnehmungsboden hydrophil sein, während die Oberseite hydrophob ist. Bei alternativen Ausführungsbeispielen kann der Aussparungsboden oleophil sein, während die Oberseite oleophob ist. Eine Flüssigkeit, die nur den Boden benetzen kann, wird sich an der Oberseite nicht halten bzw. sich in die Ausnehmungen zurückziehen. Auf diese Weise kann der Auftrag eines geeigneten Klebstoffs selbstassemblierend sein.
  • Bei alternativen Ausführungsbeispielen kann der Chip einen Rückseitenkontakt aufweisen, der so in die Chiprückseite integriert sein kann, dass diese planar ist. Alternativ kann der Rückseitenkontakt vollflächig auf der Chiprückseite gebildet sein. Bei solchen Ausführungsbeispielen kann zwischen der ersten Schicht 40 und der zweiten Schicht 42 eine Metallisierungsschicht vorgesehen sein, die beispielsweise aus Cu, Au oder Al bestehen kann. Die Metallisierungsschicht kann beispielsweise auf die zweite Schicht 42 aufgebracht sein. In einem solchen Fall kann ein Rückseitenkontakt auf dem Chip unter Verwendung eines leitfähigen Klebstoffs, beispielsweise einer Silberpaste, auf die Metallisierungsschicht, die auf dem Boden der Ausnehmung angeordnet ist, geklebt und somit mit dieser elektrisch leitfähig verbunden werden. Chips mit Rückseitenkontakten treten Insbesondere im Bereich von LEDs, Einzelhalbleitern oder RFID-Chips auf.
  • Wie in 4c gezeigt ist, kann der Chip 50 etwas in den flüssigen Klebstoff 58 einsinken bzw. in diesen eingedrückt werden.
  • Nach dem Anordnen des Chips 50 in einer zentralen Position in der Ausnehmung 34, so dass ein Spalt 54 den Chip 50 umgibt, wird der Spalt 54 zwischen dem Chip-Bauteil 50 und der Seitenwand 38 der Ausnehmung 34 mit einem Füllmaterial 60 verfüllt. Bei Ausführungsbeispielen der Erfindung kann, wie in 4d gezeigt ist, eine vollflächige Rakelbeschichtung des Substrats 30 erfolgen. Dies ist gut möglich, wenn der Chip 50 etwas dünner ist als die Tiefe der Öffnung, so dass ein Rakel 62 sich bei einer Bewegung 64 über das Substrat 30 auf der Schicht 40 abstützen kann. So wird nur die minimal erforderliche Menge des Füllmaterials 60 verbraucht. Ein justiertes Aufbringen des Füllmaterials 60 ist hier nicht notwendig, was erhebliche Prozess- und Gerätevereinfachungen ermöglicht.
  • Für das Füllmaterial 60 kommen bei Ausführungsbeispielen der Erfindung photostruktutierbare Materialien in Betracht, beispielsweise Photolack, Benzocyclobuten (BCB), PHS (Polyhydroxystyrol), Polyimid, Polydimethylsiloxan (PDMS), Ormocer, und dergleichen. Auch nicht photostrukturierbare Materialien sind möglich, wie z. B. Klebstoffe, Polymere, Harze, usw. Das Einrakeln des Füllmaterials in die Ausnehmung 34 und damit in die Spalte 54 kann verbessert werden, wenn das Rakel schräg zur Ausrichtung der Ausnehmungen angeordnet wird.
  • Die sich ergebende Struktur, bei der der Chip 50 in die Ausnehmung 40 geklebt und die Ausnehmung 34 mit Füllmaterial 60 verfüllt ist, ist in 4e gezeigt. Gegebenenfalls kann ein Härten des Füllmaterials erforderlich sein. Dies kann durch Erwärmen des Substrats, beispielsweise in einem Durchlaufofen, oder durch IR-Bestrahlung erfolgen. Im Falle von UV-härtenden Füllmaterialien, bei denen es sich vorzugsweise um Dielektrika handelt, kann ein beidseitiges Bestrahlen des Substrats, bei dem es sich um ein transparentes Folien-Substrat handeln kann, mit UV-Licht verwendet werden, was dabei hilft, die größere Materialdicke in dem Spalt, d. h. der Randfuge, schnell und vollständig durchzuhärten. Es entsteht eine planparallele Substratkonfiguration, wie sie in 4e gezeigt ist, was für eine durchgängige Rolle-zu-Rolle-Verarbeitung des Substrats, insbesondere bei Folien-Substraten, hilfreich ist.
  • Wie in 4e zu erkennen ist, ist an der Vorderseite des Chips 50, d. h. der Seite, die der ersten Oberfläche 32 des Substrats 30 zugewandt ist, Füllmaterial 60 über den Kontaktflächen 56 angeordnet. Um die Kontaktflächen 56 freizulegen, wird in einem nachfolgenden Schritt das auf der Vorderseite des Chips 50 angeordnete Füllmaterial 60 strukturiert, wie in 4f zu sehen ist. Bei diesem Strukturieren wird das Füllmaterial 60 direkt über den Orten der Kontaktflächen 56 entfernt, um Öffnungen 68 zu erzeugen. Falls das Füllmaterial ein photostrukturierbares Dielektrikum ist, kann das Strukturieren unter Verwendung eines Lithographieprozesses erfolgen, bei dem eine Photomaske justiert, belichtet und durch den Entwicklungsprozess das Füllmaterial über den Kontaktflächen 56 entfernt wird. Zur Justierung der Photomaske können die Ecken der Ausnehmung 34, die durch die geometrisch definierten Kanten 44 derselben definiert sind, herangezogen werden. Falls kein photostrukturierbares Füllmaterial verwendet wird, wird zunächst eine Photolackschicht aufgetragen, beispielsweise mittels einer Rakel-Beschichtung oder als Trockenfilmresist. Diese kann über einen Lithographieprozess entwickelt werden, woraufhin das darunterliegende Füllmaterial über den Kontaktflächen weggeätzt oder aufgelöst wird. Zur Justierung können jeweils Ecken der Ausnehmung oder, falls das Füllmaterial transparent ist, auch Ecken bzw. Kanten des Chips 50 verwendet werden.
  • Ausgehend von der in 4f gezeigten Struktur, bei der die Öffnungen 68 in dem an der Vorderseite des Chips 50 angeordneten Füllmaterial gebildet sind, wird eine Metallisierungsschicht 70 auf der ersten Schicht 40, dem Füllmaterial 60 sowie den freiliegenden Bereichen der Kontaktflächen 56 aufgebracht. Die Metallisierungsschicht 70 kann beispielsweise durch Sputtern (PVD) oder Aufdampfen einer vollflächigen Schicht erzeugt werden. Dabei werden auch die Seitenwände des Füllmaterials und die Kontaktflächen beschichtet und elektrisch leitfähig verbunden, wie in 4g gezeigt ist.
  • Nachfolgend wird die Metallisierungsschicht strukturiert, wie in 4h gezeigt ist, um Metallisierungsbereiche 70a und 70b zu erzeugen, von denen einer mit jeder der Kontaktflächen 56 des Chips 50 verbunden ist. Die Strukturierung der Metallisierungsschicht 70 kann beispielsweise mittels eines Lackauftrags (Beschichten oder Trockenfilm-Laminieren) und eines Lithographieprozesses mit Maskentechnik und anschließendem Ätzschritt strukturiert werden. Die Photolackschicht wird nach dem Metallätzen wieder entfernt.
  • Die Strukturierung der Metallisierungsschicht 70 verbindet die Kontaktflächen 56, die eine Pad-Größe von 20 μm bis 150 μm aufweisen, mit weiter außenliegenden Metallflächen 74, 76 mit einer Größe von 0,2 mm bis 5 mm auf der ersten Schicht 40, welche letztlich als Außen-Kontaktflächen (Außenkontakte) für das Chip-Package genutzt werden sollen. Diese Strukturierungstechnik hat also die Aufgabe, ein sehr enges Kontaktflächenraster auf dem Chip mittels einer Umverdrahtung in ein großes Raster für das Package aufzuweiten. Für die Außenkontakte können auch Matrixanordnungen bzw. mehrreihige Kontaktflächen realisiert werden, die später beispielsweise für eine Flip-Chip-Montage des Chip-Package genutzt werden können.
  • Bei alternativen Ausführungsbeispielen ist es möglich, mehrere Chips in einem Folien-Package untereinander elektrisch zu verbinden und anschließend einzubetten. In anderen Worten kann bei Ausführungsbeispielen der Erfindung ein Substrat mit mehreren Ausnehmungen in einer Oberfläche desselben vorgesehen werden, wobei in die Ausnehmungen jeweils ein Chip eingebracht wird, wobei Anschlussflächen der jeweiligen Chips dann mittels des Strukturierens einer Metallisierungsschicht entsprechend den obigen Ausführungen miteinander bzw. mit Außen-Kontaktflächen verbunden werden können.
  • Nach dem Strukturieren der Metallisierungsschicht kann diese nun noch verstärkt werden, beispielsweise durch eine galvanische oder stromlose Abscheidung von Gold, Kupfer oder Nickel. Somit können Leiterbahnen mit dickerer Metallschicht, beispielsweise bis 30 μm, entstehen, die entsprechend eine höhere Stromtragfähigkeit aufweisen.
  • Im Anschluss wird, wie in 4i gezeigt ist, eine Abdeckschicht 72 als Schutzfolie über den Bereichen der Chipmontage auflaminiert. Wenn die Außen-Kontaktflächen, die in 4i beispielhaft mit den Bezugszeichen 74 und 76 bezeichnet sind, nur auf zwei gegenüberliegenden Seiten angeordnet sind, und diese parallel zur Länge eines Substratbandes mit mehreren hintereinander angeordneten entsprechenden Strukturen liegen, kann das Auflaminieren der Schutzfolie in einem durchlaufenden Verfahren und ohne große Justageanforderungen erfolgen, wobei die Außen-Kontaktflächen freiliegend bleiben, wie in 4i gezeigt ist.
  • Alternativ kann eine Schutzschicht 72 aufgebracht werden, die Öffnungen 78, die die Außen-Kontaktflächen 74 und 76 freilegen, aufweist. Beispielsweise kann eine vollflächige Schutzfolie 72 auflaminiert werden, die bereits Öffnungen 78 aufweist, die dann genau über den Außen-Kontaktflächen 74 und 76 des Folien-Package platziert werden. Die Öffnungen 78 können beispielsweise ausgestanzt sein. Alternativ können die Öffnungen in der Schutzfolie 72 nach dem Laminieren freigelegt werden, beispielsweise durch eine Laserbearbeitung. Eine entsprechende Struktur mit Öffnungen 78 in der Abdeckschicht 72 ist in 4j gezeigt.
  • Im Anschluss kann eine Metallisierung 80, beispielsweise eine Lotmetallisierung, in die Öffnungen 78 eingebracht werden. Eine solche Metallisierung kann beispielsweise mittels eines Sieb- oder Schablonendrucks aufgebracht werden. Die sich ergebende Struktur ist in 4k gezeigt. Entsprechende Metallisierungen können auch auf den Außen-Kontaktflächen 74 und 76, die in 4i gezeigt sind, aufgebracht werden.
  • Bezug nehmend auf die 5a und 5b wird nun eine Variante eines erfindungsgemäßen Verfahrens bzw. eines erfindungsgemäßen Chip-Packages beschrieben, bei dem die Vorderseite des Chips 50 im Wesentlichen bündig mit der Oberfläche der ersten Schicht 40 des Substrats 30 angeordnet ist, Die 5a und 5b stellen dabei ein Zwischenprodukt dar, bei dem der Chip 50 in eine Ausnehmung 82 in der ersten Schicht 40 eingebracht ist, wobei die Tiefe T der Ausnehmung der kombinierten Dicke des Chips 50 und der Klebstoffschicht 52 entspricht. Somit ist die Vorderseite des Chips 50, auf der die Kontaktflächen 56 angeordnet sind, im Wesentlichen bündig mit der ersten Oberfläche 32 des Substrats 30. In einem solchen Fall würde ein Rakelschritt, wie er oben Bezug nehmend auf 4d beschrieben wurde, die Randfuge um den Chip mit Füllmaterial 60 füllen, die Vorderseite des Chips aber entweder gar nicht oder nur sehr gering mit dem Füllmaterial beschichten, wobei in 5a ein Fall gezeigt ist, in dem die Vorderseite des Chips 50 gar nicht beschichtet ist. In einem solchen Fall kann direkt mit dem Aufbringen der Metallisierungsschicht 70, wie es oben Bezug nehmend auf 4g beschrieben wurde, fortgefahren werden.
  • 5b zeigt einen Fall, bei dem die Vorderseite des Chips 50 gegenüber der ersten Oberfläche 32 des Substrats 30 leicht zurückgesetzt ist, so dass nach dem Verfüllen der Randspalte 54 mit dem Füllmaterial 60 eine dünne Schicht des Füllmaterials auf der Vorderseite des Chips 50 verbleibt. In einem solchen Fall, in dem lediglich eine dünne Schicht, beispielsweise mit einer Dicke im Bereich von 10 μm, des Füllmaterials auf der Chip-Oberseite verbleibt, kann es vorteilhaft sein, eine Aushärtung von einer zweiten Oberfläche 84 des Substrats 30, die der ersten Oberfläche 32 gegenüberliegt, her durchzuführen, so dass lediglich das Füllmaterial in den Spalten 54 ausgehärtet wird, nicht jedoch das Füllmaterial an der Vorderseite des Chips 50, da der Chip als Schattenmaske wirkt. Beispielsweise kann bei Verwendung eines UV-härtenden Füllmaterials eine UV-Bestrahlung nur von der Unterseite her durch eine transparente Folie hindurch erfolgen, wie durch ein UV-Licht 86 in 5b angedeutet ist. Dabei wirkt der Chip 50 als Schattenmaske, so dass das an der Vorderseite des Chips 50 angeordnete Füllmaterial nicht gehärtet wird. Nach einer solchen Unterseiten-Aushärtung bzw. Bestrahlung kann unerwünschtes Füllmaterial (Dielektrikum) von der Chip-Vorderseite einfach abgewaschen werden oder mit Lösemittel entfernt werden. Somit kann bei Ausführungsbeispielen der Erfindung ein sich selbst-justierender Einbettungsprozess für den Chip erhalten werden. Das Füllmaterial auf der Vorderseite des Chips 50 ist in 5b schematisch mit dem Bezugszeichen 60a bezeichnet.
  • Bei Ausführungsbeispielen der Erfindung werden eine Mehrzahl entsprechender Strukturen in einem Laminat hergestellt und nachfolgend vereinzelt. Nach dem Aufbringen der Schutzschicht 72 beispielsweise in Form einer Folie oder eines aufgerakelten Polymers können die einzelnen Chip-Packages durch Schneiden, Stanzen oder Laser vereinzelt werden. Durch die beidseitige flexible Abdeckung ist der Chip gut geschützt. Das Chip-Package kann nun mit einer Energiequelle verbunden werden und ist sofort einsatzbereit. Es kann aber auch auf ein weiteres Folien-Substrat oder auf eine starre Trägerplatte, beispielsweise in Form einer Leiterplatte, aufgesetzt werden. Durch leitfähiges Verkleben, beispielsweise unter Verwendung von mit Silber gefüllten Klebstoffen, oder Verlöten sind elektrische Verbindungen zur Umgebung leicht realisierbar.
  • Bei Ausführungsbeispielen der Erfindung können neben dem oder den eingebetteten Chips auch weitere Bauelemente, wie z. B. Widerstände, Induktivitäten, Kondensatoren, elektromechanische Elemente, mikromechanische Elemente, mikrofluidische Elemente, optische Elemente und dergleichen, auf dem Laminat ausgeführt werden. Ferner eignen sich die erfindungsgemäßen Strukturen auch zum Stapeln solcher Chip-Packages, die, wie beschrieben, bei Ausführungsbeispielen die Form von Folien-Packages aufweisen können, übereinander, so dass eine dreidimensionale Package-Anordnung entsteht.
  • Nachfolgend werden Ausführungsbeispiele der Erfindung Bezug nehmend auf die 6 bis 8 anhand der Verwendung eines Chips, wie er oben in 1 gezeigt ist, näher erläutert.
  • 6 zeigt dabei eine schematische Querschnittdarstellung eines einschichtigen Substrats 90, das in einer ersten Oberfläche 32 desselben eine Ausnehmung 34 mit einem planaren Ausnehmungsboden 36 und Ausnehmungswänden 38 aufweist. Ein solches Substrat kann beispielsweise durch Strukturieren der ersten Oberfläche 32 desselben unter Verwendung eines Lithographieverfahrens erzeugt werden.
  • Alternativ kann wiederum ein zweischichtiges Substrat verwendet werden, wie es in 7a gezeigt ist, wobei die Ausnehmung 34 in der ersten Schicht 40 bis zur zweiten Schicht 42 reichend ausgebildet ist. Das in 7a gezeigte Substrat kann somit dem in 4a gezeigten Substrat entsprechen, wobei das Substrat 30 eine Substratdicke in der Größenordnung von 80 μm bis 150 μm, beispielsweise von 90 μm bis 110 μm aufweisen kann. Die Ausnehmung 34 ist in ihrer geometrischen, lateralen Abmessung wiederum auf die Größe eines einzubringenden Chips abgestimmt, so dass bei eingesetztem Chip ein Spalt 54 einer abgestimmten Breite zwischen Chipkanten 92 und den Seitenwänden 38 der Ausnehmung 34 verbleibt, wie in 7b gezeigt ist. Der Chip 50 ist wiederum über eine Klebstoffschicht 52 mit einer planaren Rückseite 94 desselben an den planaren Ausnehmungsboden 36 geklebt. Wie in 7b ferner gezeigt ist, weist der Chip 50 auf der Vorderseite desselben Kontaktflächen 16 und eine Passivierungsschicht 18 auf, wie oben Bezug nehmend auf 1 erläutert wurde. Wie in 7b gezeigt ist, ist die Tiefe T der Ausnehmung an die Dicke des Chips 50 zuzüglich der Schichtdicke der Klebstoffschicht 52 angepasst. Eine Dicke des Chips 50 inklusive der Klebstoffschicht 52 kann in einer Größenordnung von 50 μm bis 100 μm und insbesondere einer Größenordnung von 65 μm bis 85 μm liegen.
  • Ein alternatives Ausführungsbeispiel, bei dem ein entsprechender Chip mit Kontaktflächen 16 und Passivierungsschicht 18 auf einer Vorderseite derselben in eine Klebstoffschicht 58 gepresst ist, ist in 7c gezeigt. Bei dieser Struktur ist die Tiefe T der Ausnehmung 34 etwas größer als die Kombination aus Dicke des Chips 50 und Dicke der darunterliegenden Klebstoffschicht 58, so dass die Vorderseite des Chips 50 gegenüber der ersten Oberfläche 32 des Substrats 30 zurückgesetzt ist, wie durch eine gestrichelte Linie 96 in 7c angedeutet ist.
  • Ausgehend von der in 7b bzw. 7c gezeigten Struktur wird ein Füllmaterial in den Spalt 54 eingebracht, beispielsweise mittels eines Rakelverfahrens.
  • Bei dem in 7d gezeigten Beispiel ist dabei die Klebstoffschicht 52 lediglich an der Unterseite des Chips 50 vorgesehen und die Tiefe T ist etwas größer ist als die kombinierte Dicke von Chip und Klebstoffschicht. Beim Verfüllen des Spalts 54 mit dem Füllmaterial 60 wird dabei auch der auf der Vorderseite des Chips 50 angeordnete freie Bereich der. Ausnehmung 34 mit dem Füllmaterial gefüllt, wobei nachfolgend das Füllmaterial 60 strukturiert wird, um zumindest die Kontaktflächen 16 freizulegen. Wie in 7d gezeigt ist, kann das Füllmaterial 60 auch derart strukturiert werden, dass im Wesentlichen die gesamte Oberseite des Chips 50 freigelegt wird.
  • Bei Ausführungsbeispielen der Erfindung wird somit der rundum verlaufende Spalt zwischen Chipkante 92 und Ausnehmungsseitenwand 38 mit einem Füllmaterial, das vorzugsweise elektrisch schlecht bzw. nicht leitfähig ist, weitgehend höhengleich mit der ersten Oberfläche 32 des Substrats 30 aufgefüllt. Unter weitgehend höhengleich kann dabei eine Höhendifferenz in der Größenordnung von 10 μm betrachtet werden. Ausgehend von der in 7d gezeigten Struktur kann wiederum eine Metallisierungsschicht 70 aufgebracht und strukturiert werden, um die Kontaktflächen 16 mit Außen-Kontaktflächen 74 und 76 elektrisch leitfähig zu verbinden. Wie in 7e ferner gezeigt ist, ist wiederum eine Abdeckschicht 72 auf die erste Fläche und die Metallisierungsschicht 70 aufgebracht und mit Öffnungen 78 im Bereich der Außenanschlussflächen 74 und 76 versehen. Bei dem in 7e gezeigten Ausführungsbeispiel sind ferner Schutzschichten 98 und 100, die beispielsweise aus Metall bestehen, auf beiden Seiten des Laminats vorgesehen, wobei die Schutzschicht ganzflächig aufgebracht ist, während die Schutzschicht 98 in dem Bereich vorgesehen ist, der zumindest die Kontaktbereiche 74, 76 freilässt. Unter Freilassen der Kontaktbereiche 74, 76 ist auch zu verstehen, dass eine geringe Distanzzone um die Bereiche 74 und 76 herum nicht mit der Schutzschicht 98 bedeckt ist. Die Schutzschichten 98 bzw. 100 können aus einem Metall, einem anorganischen oder einem organischen Material gebildet sein. Die Schutzschichten 98 bzw. 100 können zur Abschirmung von Feuchtigkeit, als Diffusionssperre oder zur Abschirmung von äußeren elektrischen Feldern und Strahlung dienen.
  • 8 zeigt ein alternatives Ausführungsbeispiel eines Chip-Package, bei dem eine Kontaktfläche 102 auf einer Rückseite des Chips 50 vorgesehen ist, und eine Kontaktfläche 104 der Vorderseite des Chips 50 vorgesehen ist, auf der ferner wiederum eine Passivierungsschicht 18 angeordnet ist. Die Kontaktfläche kann beispielsweise durch ein hochdotiertes Halbleitergebiet gebildet sein oder ganzflächig auf der Rückseite des Chips gebildet sein, so dass die Chiprückseite planar ist. Ein Herstellungsverfahren zum Herstellen eines entsprechenden Chip-Package kann den oben beschriebenen Herstellungsverfahren entsprechen mit der Ausnahme, dass zwischen der ersten Schicht 40 und der zweiten Schicht 42 eine leitfähige Schicht 106 angeordnet ist, die mit der Kontaktfläche 102 auf der Rückseite des Chip 50 über eine leitfähige Klebstoffschicht 52a verbunden wird. Ferner ist bei dem in 8 gezeigten Ausführungsbeispiel außerhalb der Ausnehmung, in der der Chip 50 angeordnet ist, eine Öffnung 108 in der ersten Schicht 40 gebildet, die bis zu der leitfähigen Schicht 106 reicht. In der Öffnung 108 ist ein leitfähiges Material 110 bis zur ersten Oberfläche 32 der ersten Schicht 40 angeordnet, so dass über das leitfähige Material 110 ein elektrischer Kontakt zu der Kontaktfläche 102 auf der Rückseite des Chips 50 hergestellt werden kann.
  • Ausgehend von der in 8 gezeigten Struktur kann dann wiederum eine Metallisierungsschicht zum elektrischen Verbinden der Kontaktfläche 104 des durch das leitfähige Material 110 gebildeten Kontakts mit Außen-Kontaktflächen erfolgen, woraufhin wiederum eine oder mehrere Schutzschichten wie oben beschrieben aufgebracht werden können.
  • Als Chip-Package kann dabei sowohl eine Struktur, bei der keine weitere Abdeckschicht über dem eingebetteten Chip vorgesehen ist, wie sie beispielsweise in den 5a, 5b, 7d oder 8 gezeigt sind, als auch eine Struktur mit einer oder mehreren solchen Abdeckschichten betrachtet werden.
  • Ausführungsbeispiele erfindungsgemäßer Topologien von Chip-Packages umfassen somit ein einschichtiges oder mehrschichtiges Substrat, das mindestens eine Vertiefung zur Aufnahme eines Chips, insbesondere IC-Chips, enthält. Insbesondere können die Rückseite des Chips und ein Boden der Ausnehmung planar ausgeführt sein. Das Substrat kann ein flexibles Substrat mit einer Substratdicke in der Größenordnung von 50 μm bis 150 μm, 80 μm bis 120 μm, oder in der Größenordnung von 100 μm aufweisen. Die Ausnehmung ist in der geometrischen, lateralen Abmessung auf die Größe des Chips abgestimmt, so dass bei eingesetztem Chip eine abgestimmte Spaltbreite zwischen Chip-Kante und Seitenwand der Ausnehmung in dem Substrat verbleibt. In der Ausnehmung ist eine Klebstoffschicht vorhanden, die bei eingesetztem Chip an der Chiprückseite weitestgehend topographiefrei resultiert, wobei auf die Klebstoffschicht ein Chip, insbesondere IC-Chip, mit seiner Rückseite in die Ausnehmung eingesetzt ist. Die Ausnehmung ist in ihrem Tiefenmaß an die Dicke des Chips zusätzlich zu der Schichtdicke der Klebstoffschicht angepasst, bzw. kann größer als diese kombinierte Dicke sein. Die Dicke des IC-Chips inklusive der Klebstoffschicht kann in der Größenordnung von 50 μm bis 100 μm, 60 μm bis 90 μm, oder 70 μm bis 80 μm liegen. Ein rundum um den Chip verlaufender Spalt zwischen Chip-Kante und Ausnehmungsseitenwand ist mit einem elektrisch schlecht bzw. nicht leitfähigen Material weitestgehend höhengleich mit der Hauptoberfläche des Substrats aufgefüllt. Unter „weitestgehend höhengleich” sind dabei Höhendifferenzen bis maximal 10 μm zu verstehen. Auf der Oberfläche des Substrats, in der die Ausnehmung gebildet ist, ist eine elektrisch gut leitfähige Schicht vorgesehen, die einerseits eine oder mehrere Kontaktflächen auf dem Chip kontaktiert und andererseits eine elektrische Verbindung mit Außen-Kontaktflächen auf der Substrat-Hauptoberfläche herstellt. Das Spaltfüllmaterial ist mindestens im geometrischen Gebiet der Kontaktflächen auf der Vorderseite des Chips nicht vorhanden.
  • Ausführungsbeispiele der Erfindung können unter Verwendung starrer Substrate, wie z. B. von Leiterplatten als auch unter Verwendung von flexiblen Substraten, wie z. B. Folien, implementiert werden. Durch die beschriebene, sich bei Ausführungsbeispielen der Erfindung ergebende Topologie ergibt sich für den Chip im Unterschied zum beschriebenen Stand der Technik (Flip-Chip-Montage) eine weitestgehend gleichmäßige mechanische Belastung, so dass die Defekt- bzw. Ausfall-Wahrscheinlichkeit reduziert wird.
  • Bei Ausführungsbeispielen der Erfindung kann auf der Hauptoberfläche bzw. ersten Oberfläche des Substrats eine weitere schlecht bzw. nicht leitfähige Schicht in Form einer Abdeckschicht aufgebracht sein, die die Metallisierungsschicht und die Ausnehmung überdeckt. Diese Abdeckschicht weist an mindestens den geometrischen Gebieten der Außen-Kontaktflächen Öffnungen auf. Zusätzlich zu der beschriebenen Abdeckschicht kann mindestens über dem geometrischen Gebiet der Ausnehmung eine weitere Schutzschicht angebracht sein, die eine diffusionshemmende Eigenschaft gegen Feuchte besitzen kann. Beispielsweise kann diese zusätzliche Schutzschicht mit einer diffusionshemmenden Eigenschaft aus einem Metall gebildet sein. Zusätzlich kann bei einem weiteren Ausführungsbeispiel auf der Rückseite des Substrats, d. h. der der ersten Oberfläche gegenüberliegenden Seite des Substrats, mindestens unter dem geometrischen Gebiet der Ausnehmung eine weitere Schutzschicht angebracht sein, die ebenfalls eine diffusionshemmende Eigenschaft besitzen kann. Eine oder beide dieser Schutzschichten können eine Metallisierung enthalten, die elektrisch mit einer Kontaktfläche verbunden ist, die vorzugsweise an ein Masse-Potential angeschlossen sein kann.
  • Bei Ausführungsbeispielen der Erfindung kann das Substrat eine zweistückige Schichtanordnung aufweisen, wobei mindestens im Gebiet der Ausnehmung, die eine der beiden Schichten durchdringt, eine elektrisch gut leitfähige Zwischenschicht auf der Oberfläche der anderen Schicht vorhanden ist, so dass mittels einer elektrisch leitfähigen Klebstoffschicht die Rückseite eines Chips mit dieser Zwischenschicht elektrisch verbunden werden kann. Die gut leitfähige Zwischenschicht kann mindestens bis zu einem Gebiet reichen, in dem mindestens eine Öffnung in einer der Schichten vorgesehen ist, die eine Verbindung zu der leitfähigen Zwischenschicht herstellt. Die Zwischenschicht kann beispielsweise aus einem Metall gebildet sein. Diese Öffnung in einer der Schichten, die zum elektrischen Anschluss der gut leitfähigen Zwischenschicht dient, kann mit einem elektrisch gut leitfähigen Material aufgefüllt sein, das entweder die Auffüllung weitestgehend topographiefrei mit der Oberfläche der Substratschicht abschließt oder die Oberfläche der Substratschicht geringfügig überragt. Bei Ausführungsbeispielen kann diese Öffnung mit einem Silberleitpasten-Material aufgefüllt sein.
  • Ausführungsbeispiele der vorliegenden Erfindung schaffen somit ein Chip-Package, bei dem sich ein Chip, beispielsweise ein dünner Chip mit einer Dicke von 10 μm bis 15 μm, in einer Ausnehmung eines Schicht-Laminats befindet, wobei der Chip vollständig in ein Polymermaterial eingebettet sein kann, und der Chip bevorzugt in einer Mitten-Ebene des Schichtverbunds angeordnet sein kann. Das entstehende Package am Ort des Chips ist nicht dicker als der Materialverbund in der Umgebung des Chip-Bauelements, so dass durch die geometrischen Verhältnisse im Package sichergestellt wird, dass Druckkräfte, die von außen auf das Package wirken, nicht hauptsächlich auf das Chip-Bauelement geleitet werden. Durch die Lage des Chips in der Mitte wirken nur geringe Kräfte auf das empfindliche Bauteil, da die Mittenlinie bei einer Biegebelastung eine „neutrale Phase” darstellt.
  • Anders ausgedrückt weisen Oberseite und Unterseite des Chip-Package bei Ausführungsbeispielen der Erfindung in dem Bereich, in dem der Chip angeordnet ist und den daran angrenzenden Bereichen eine planparallele Konfiguration auf, d. h. besitzen keine Topographie-Unebenheiten von mehr als 10 μm.
  • Bei Ausführungsbeispielen werden Leiterbahnen zur Ankontaktierung des Chips erst nach der Montage des Chips ausgeführt, wobei sich die geometrische Justage der Kontaktierungsleiterbahnen entweder direkt an der. Lage der Kontaktflächen auf dem Bauelement orientiert oder an der geometrischen Lage der Ecken der Ausnehmungen oder an den Chip-Ecken.
  • Bei Ausführungsbeispielen der Erfindung kann das Package insbesondere für sehr dünne Chips mit einer Dicke von 10 μm bis 50 μm als Folien-Laminat ausgeführt werden, welches insgesamt mechanisch flexibel bleibt. Das Folien-Package kann eine Dicke von nur 50 μm bis 150 μm aufweisen. Bei Ausführungsbeispiel der Erfindung kann der gesamte Verfahrensablauf in einem durchlaufenden Rolle-zu-Rolle-Prozess erfolgen. Die Ablage und Montage des Chips in der Ausnehmung kann auch ohne präzise Justage erfolgen, wenn die Leiterbahnen zur Ankontaktierung nach der Lage des Chips in der Ausnehmung ausgerichtet werden. Die Lage des Chips in der Ausnehmung kann sich über Oberflächenspannungskräfte in einem selbst justierenden Verfahren so einstellen, dass ein simples Fallenlassen des Chips genügen kann, um eine ausreichend präzise definierte Lage des Chips zu gewährleisten.
  • Bei Ausführungsbeispielen der Erfindung kann das Einbetten des Chips in einem sich selbst-justierenden Verfahren mittels UV-härtendem Dielektrikum erfolgen, wobei der Chip selbst als Schattenmaske bei einer selektiven Härtung fungiert. Bei Ausführungsbeispielen der Erfindung erfolgt somit keine Druckbehandlung beim Herstellen des Chip-Package, so dass Belastungen auf den Chip reduziert sein können.
  • Ausführungsbeispiele der Erfindung schaffen somit ein Verfahren zum Herstellen eines Chip-Package, bei dem ein Chip in eine Aussparung auf einem flexiblen Substrat gesetzt wird, so dass der Chip letztlich etwa in der Mitte eines Schichtverbundes liegt. Die Chipdicke kann gleich oder kleiner als die umgebende Schicht bzw. die Tiefe der Ausnehmung sein. Die verbleibende Randfuge kann mit einem zunächst flüssigen Polymer verfüllt werden, das dann gehärtet wird. Im Anschluss kann eine Metallisierung zur Kontaktierung der Chip-Anschlussflächen bzw. Chip-Kontakte nach der Platzierung des Chips auf dem Substrat erfolgen.
  • Ausführungsbeispiele der Erfindung ermöglichen die Erzeugung eines planparallelen Folien-Laminats, das einen dünnen Halbleiter-Chip enthält, ohne dass dabei eine topographische Erhebung an der Außenseite des Laminats entsteht. Bei Ausführungsbeispielen der Erfindung variiert die Dicke des planparallelen Laminats um nicht mehr als 15 μm oder 10 μm. Wenn dieser Prozess auf einem Folien-Rollen-Substrat ausgeführt wird, kann das Laminat nach den Prozessschritten zum Einbetten des Chips wieder aufgewickelt werden, ohne dass es zu einem Bruchrisiko am Chip-Ort führt. Dadurch kann das Rollensubstrat für weitere Prozessschritte in einem ebenfalls durchlaufenden Verfahren genutzt werden. Beispielsweise können zusätzliche Siebdruckverfahren angewendet werden, um passive Bauelemente wie Widerstände oder Kondensatoren auf der Oberseite des Laminats üblicherweise herzustellen. Auch Display-Elemente können auf dem Laminat realisiert werden, ohne dass es zu Prozess- oder Material-Unverträglichkeiten zwischen Halbleiterbauelement und anderen elektrischen oder optischen Elementen kommt. Das planparallele Laminat kann zum Stapeln eingesetzt werden, um eine dreidimensionale Integration zu erreichen.
  • Die elektrische Ankontaktierung kann bei Ausführungsbeispielen der Erfindung im Sinne eines Umverdrahtungsprozesses in Dünnfilmtechnik erfolgen, wobei die Lithographieschritte sich dabei entweder individuell an der Lage eines einzelnen Chips orientieren oder quasi global für viele Chips gleichzeitig ausgeführt werden können. Letzteres ist beispielsweise möglich, wenn die Kante der Ausnehmung als Justagemarke bei der Chip-Montage genutzt wird.
  • Eine Leiterbahndicke, die über die maximale Stromtragfähigkeit entscheidet, kann für die speziellen Anforderungen des Bauelements ausgelegt werden, ohne den Basis-Prozess ändern zu müssen. Die Leiterbahndicke kann über bekannte Galvanik-Prozesse, beispielsweise unter Verwendung von Kupfer, Palladium, Nickel oder Gold eingestellt werden.
  • Im Gegensatz zu unter Verwendung von anisotrop leitfähigem Kleber oder mit Lot gebondeten Chips können auch Bauelemente ohne zusätzliche Under-Bump- bzw. Bump-Metallisierung eingesetzt werden. Das vereinfacht die Prozesse zur Bereitstellung des Chips, was sich auch kostengünstig auswirken kann. Für die Ankontaktierung muss bei Ausführungsbeispielen der Erfindung ein Kontakt-Via nur durch einige mikrometerdünne Schicht des Füllmaterials bzw. Füll-Dielektrikums hergestellt werden. Mit photostrukturierbaren Polymeren ist dies ohne Weiteres möglich. Würde man dagegen eine Folie über den Chip laminieren und dann durch die Folie hindurch Vias bis zu den Chip-Kontakt-Pads herstellen wollen, so müsste man schmale Löcher in einer etwa 50 μm dicken Folie herstellen. Dies wäre weitaus schwieriger zu realisieren.
  • Bei Ausführungsbeispielen wird das Füllmaterial durch Aufrakeln ein- bzw. aufgebracht, was zu einer Beschichtung der Metall-Kontaktflächen auf der Chip-Oberseite führen kann. Auf diesen Kontaktflächen darf aber letztlich kein Füllmaterial verbleiben, weil sonst kein elektrischer Kontakt realisiert werden kann. Um dies zu implementieren, kann ein photostrukturierbares Füllmaterial verwendet werden, das von der Chip-Vorderseite später wieder weggelöst wird. Ferner kann, wie beschrieben wurde, ein UV-härtbares Material verwendet werden, das von der Unterseite mit ultraviolettem Licht gehärtet wird, so dass durch den Chip abgeschirmte unbestrahlte und daher ungehärtete Teile des Füllmaterials abgespült werden können. Statt des Aufrakelns kann ein Füllmaterial über ein Schablonendruckverfahren aufgebracht werden, so dass auf der Chip-Oberseite kein Füllmaterial aufgebracht wird. Bei alternativen Ausführungsbeispielen kann der Chip auf seinen Kontaktflächen Mikrobumps bzw. Lothöcker aufweisen, die beispielsweise 5 μm bis 25 μm hoch sein können. Nach dem Einbringen eines solchen Chips in die Ausnehmung und einem Aufrakeln eines Füllmaterials können diese Bumps über das Füllmaterial überstehen oder nur leicht bedeckt sein. Ein kurzer Ätzprozess, beispielsweise unter Verwendung eines Lösemittels oder einer ätzenden Chemikalie, an der getrockneten aufgerakelten Füllmaterialschicht kann dann ausreichend Füllmaterial ablösen, um die Bumps oberflächlich freizulegen, so dass diese als elektrischer Kontakt genutzt werden können.
  • Ausführungsbeispiele der Erfindung können in einer Vielzahl technischer Anwendungsgebiete eingesetzt werden. Ausführungsbeispiele der Erfindung sind zur Anwendung als mikroelektronische Sensoren auf gekrümmten oder flexibel verformbaren Oberflächen geeignet. Dies können optische Sensoren auf (z. B. sphärisch) gekrümmten Oberflächen sein, die dadurch eine Lichtfokussierung erlauben, oder auch Sensoren auf der Hautoberfläche des Menschen zur Messung von Temperatur, Feuchte und dergleichen. Auch Sensoren zur Messung von Verformung oder Torsion auf Antriebsachsen von Motoren oder Federungen sind unter Verwendung der Erfindung vorstellbar.
  • Ausführungsbeispiele eines erfindungsgemäßen Folien-Package können auch für eine flexible Verkapselung von LED-Bauelementen, insbesondere für eine Matrix-Anordnung derselben, eingesetzt werden. Ausführungsbeispiele der Erfindung können ferner zur Herstellung von Folien-Displays dienen, wobei TFT- oder OLED-Displays sogenannte Treiber-Chips benötigen, die die Signale auf die Zeilen und Spalten eines Matrix-Displays verteilen. Diese Treiber-Chips könnten in gedünnter Form direkt unterhalb der Display-Pixel in der Folie einlaminiert sein. So kann der Platz von vielen feinen Leiterbahnen, die ansonsten in den Außenbereich geführt werden müssten, eingespart werden. Weitere Ausführungsbeispiele der vorliegenden Erfindung können für ein Montieren von biegsamen integrierten Schaltkreisen auf der Innenseite von nicht ebenen Gerätegehäusen, beispielsweise dem Gehäuse von Mobiltelefonen, geeignet sein.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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    • DE 10122324 A1 [0006]

Claims (20)

  1. Verfahren zum Herstellen eines Chip-Package mit: Bereitstellen eines Substrats (30; 90), das eine Ausnehmung (34) mit einem Ausnehmungsboden (36) und Ausnehmungsseitenwänden (38) in einer ersten Oberfläche (32) aufweist; Einbringen eines Chips (50), der eine Chiprückseite aufweist, in die Ausnehmung (34) derart, dass der Chip (50) nicht aus der Ausnehmung (34) vorsteht und ein Spalt (54) zwischen den Ausnehmungsseitenwänden (38) und dem Chip (50) verbleibt, wobei die Chiprückseite an dem Ausnehmungsboden (36) befestigt wird; und Verfüllen des Spalts (54) mit einem Füllmaterial (60), wobei das Substrat (30) ein flexibles einschichtiges oder mehrschichtiges Folien-Rollen-Substrat aufweist, wobei der Chip (50) einen flexiblen Halbleiterchip mit einer Dicke in einem Bereich von 10 μm bis 50 μm aufweist, und wobei das Verfahren in einem Rolle-zu-Rolle-Verfahren durchgeführt wird.
  2. Verfahren nach Anspruch 1, bei dem das Verfüllen unter Verwendung einer Rakelbeschichtung durchgeführt wird.
  3. Verfahren nach Anspruch 1, bei dem das Verfüllen unter Verwendung eines Schablonendruckverfahrens durchgeführt wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem das Verfüllen ein Einbringen eines flüssigen Materials in den Spalt (54) und ein nachfolgendes Härten des Materials aufweist.
  5. Verfahren nach einem der Ansprüche 1 bis 4, das ein Einbringen eines flüssigen Klebstoffs (58) in die Ausnehmung (34) aufweist, bevor der Chip (50) eingebracht wird, so dass sich der Chip (50) aufgrund von Kapillarkräften in einem mittleren Bereich der Ausnehmung (34) positioniert.
  6. Verfahren nach einem der Ansprüche 1 bis 5, bei dem das Substrat (30) eine photostrukturierbare Schicht (40) aufweist, in der die Ausnehmung (34) lithographisch strukturiert wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem eine mit einem Bump versehene Kontaktfläche auf einer der Chiprückseite gegenüberliegenden Chip-Vorderseite vorgesehen ist, die nach dem Verfüllen aus dem Füllmaterial vorsteht.
  8. Verfahren nach Anspruch 7, das ferner ein Ätzen aufweist, um Oberflächen der Bumps freizulegen.
  9. Verfahren nach einem der Ansprüche 1 bis 6, bei dem eine der Rückseite des Chips gegenüberliegende Vorderseite des Chips (50) bündig mit der ersten Oberfläche (32) des Substrats ist, so dass nach dem Verfüllen eine auf der Vorderseite des Chips (50) angeordnete Kontaktfläche (56) freiliegend ist.
  10. Verfahren nach einem der Ansprüche 1 bis 8, bei dem eine der Rückseite des Chips (50) gegenüberliegende Vorderseite des Chips gegenüber der ersten Oberfläche des Substrats zurückgesetzt ist, wobei beim Verfüllen des Spalts (54) die Ausnehmung (34) verfüllt wird und an der Vorderseite des Chips (50) Füllmaterial angeordnet wird.
  11. Verfahren nach Anspruch 10, das ferner ein Strukturieren des über der Vorderseite des Chips (50) angeordneten Füllmaterials aufweist, um zumindest eine Kontaktfläche (54) auf der Vorderseite des Chips (50) freizulegen.
  12. Verfahren nach Anspruch 11, bei dem eine Photomaske zum Freilegen der zumindest einen Kontaktfläche (54) verwendet wird, wobei eine Justierung der Photomaske auf der Grundlage von Rändern und/oder Ecken der mit dem Füllmaterial verfüllten Ausnehmung (34) erfolgt.
  13. Verfahren nach einem der Ansprüche 1 bis 12, bei dem das Substrat zumindest zwei Ausnehmungen aufweist, wobei jeweils ein Chip gleicher oder verschiedener elektrischer oder elektronischer Funktion derart in jede der Ausnehmungen eingebracht wird, dass er nicht aus der Ausnehmung vorsteht und ein Spalt zwischen den Ausnehmungswänden und dem Chip verbleibt, wobei die Chiprückseite an dem Ausnehmungsboden befestigt wird, bei dem der Spalt in jeder Ausnehmung mit einem Füllmaterial verfüllt wird, wobei das Verfahren ein Erzeugen einer Dünnfilm-Verdrahtungsmetallisierung, die Kontaktflächen auf der Vorderseite der Chips verbindet, auf der ersten Oberfläche (32) des Substrats (30) aufweist.
  14. Verfahren nach einem der Ansprüche 1 bis 13, das ferner ein Erzeugen einer Dünnfilm-Verdrahtungsmetallisierung (70a, 70b, 74, 76), die mit zumindest einer Kontaktfläche (16, 56) auf einer der Rückseite des Chips gegenüberliegenden Vorderseite desselben verbunden ist, auf der ersten Oberfläche (32) des Substrats (30) aufweist.
  15. Verfahren nach Anspruch 14, das ferner ein Erzeugen einer Abdeckschicht (72) auf der Dünnfilm-Verdrahtungsmetallisierung und der ersten Oberfläche (32) des Substrats (30) aufweist, wobei die Abdeckschicht zumindest eine Außen-Kontaktfläche des Chip-Package freilässt.
  16. Verfahren nach Anspruch 15, das ferner ein Erzeugen einer Schutzschicht (98) auf der Abdeckschicht (72) aufweist, wobei die Schutzschicht (98) zumindest die Außen-Kontaktfläche des Chip-Package freilässt, und/oder ein Erzeugen einer Schutzschicht (100) auf der Rückseite des Substrats aufweist.
  17. Verfahren nach einem der Ansprüche 1 bis 16, bei dem das Füllmaterial von einer zweiten Oberfläche des Substrats (30) her, die der ersten Oberfläche (32) gegenüberliegt, ausgehärtet wird, so dass der Chip (50) als Schattenmaske wirkt und Teile des Füllmaterials, die auf der Vorderseite des Chips (50) angeordnet sind, nicht ausgehärtet werden.
  18. Verfahren nach einem der Ansprüche 1 bis 17, bei dem auf der Chiprückseite eine Kontaktfläche (102) angeordnet ist, die mittels eines leitfähigen Klebers (52a) auf eine leitfähige Schicht (106), die am Ausnehmungsboden (36) angeordnet ist, geklebt wird.
  19. Verfahren nach einem der Ansprüche 1 bis 18, bei dem der Ausnehmungsboden (36) und die Chiprückseite planar sind, wobei zwischen dem Ausnehmungsboden (36) und der Chiprückseite eine durchgehende planare Klebstoffschicht angeordnet ist.
  20. Verfahren nach einem der Ansprüche 1 bis 19, bei dem die jeweiligen Schritte für mehrere Chip-Packages parallel an einem Folienlaminat durchgeführt werden, mit einem Schritt des Vereinzelns des Folienlaminats in die einzelnen Chip-Packages.
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