DE102010019487B4 - Speichervorrichtung, Datenverarbeitungsvorrichtung und Verfahren - Google Patents

Speichervorrichtung, Datenverarbeitungsvorrichtung und Verfahren Download PDF

Info

Publication number
DE102010019487B4
DE102010019487B4 DE102010019487.5A DE102010019487A DE102010019487B4 DE 102010019487 B4 DE102010019487 B4 DE 102010019487B4 DE 102010019487 A DE102010019487 A DE 102010019487A DE 102010019487 B4 DE102010019487 B4 DE 102010019487B4
Authority
DE
Germany
Prior art keywords
nvm
memory
power
background operation
command
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102010019487.5A
Other languages
English (en)
Other versions
DE102010019487B8 (de
DE102010019487A1 (de
Inventor
Daniele Balluchi
Graziano Mirivhigni
Corrado Villa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of DE102010019487A1 publication Critical patent/DE102010019487A1/de
Publication of DE102010019487B4 publication Critical patent/DE102010019487B4/de
Application granted granted Critical
Publication of DE102010019487B8 publication Critical patent/DE102010019487B8/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/30Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G11C5/144Detection of predetermined disconnection or reduction of power supply, e.g. power down or power standby

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Power Sources (AREA)
  • Read Only Memory (AREA)
  • Control Of Voltage And Current In General (AREA)

Abstract

System umfassend:eine Hoststeuerung (119); undeine nicht flüchtige Speicher-(NVM)-Einrichtung (122), die mit der Hoststeuerung (119) gekoppelt ist; und Folgendes umfasst:eine NVM-Matrix (220) zum Speichern von Daten,eine Befehlsschnittstelle (240), undeine Statusregistereinheit (230), wobei die Hoststeuerung (119) für Folgendes eingerichtet ist:Erkennen (402), dass ein gesteuertes Leistungsverlustereignis vorhergesagt ist,Ausgeben (404) eines Befehls zur gesteuerten Leistungsabschaltung an die NVM-Einrichtung in Reaktion auf das Erkennen,Lesen (406) der Statusregistereinheit (230) der NVM-Einrichtung zum Bestimmen ob die NVM-Einrichtung eine Operation ausführt,falls die NVM-Einrichtung eine Operation ausführt, Empfangen (408) einer Speicherbestätigung von der NVM-Einrichtung in Reaktion auf den Befehl zur gesteuerten Leistungsabschaltung oder Abwarten einer vorbestimmten Zeitdauer zum sicheren Aussetzen der Operation, undsicheres Entfernen (418) der Versorgungsleistung von der NVM-Einrichtung.

Description

  • GEBIET
  • Ausführungsbeispiele der vorliegenden Erfindung betreffen allgemein das Gebiet der Steuerung von Leistungsminderung in Einrichtungen mit einem nicht flüchtigen Speicher.
  • HINTERGRUND
  • Computer, zellulare Telefone, Smarttelefone (engl.: smartphones), persönliche digitale Assistenten (PDA, engl.: Personal Digital Assistants) und andere elektronische Einrichtungen können gesteuert Leistung vermindern. Zum Beispiel kann sich eine Batteriestromversorgung langsam auf ein Niveau entladen, das eine Einrichtung dazu zwingt, sich abzuschalten. Ein nicht flüchtiger Speicher, der in solchen Einrichtungen angeordnet ist, kann Hintergrundoperationen implementieren, welche ohne Bewusstsein einer Steuerung initiiert und ausgeführt werden. Ein Beispiel einer Hintergrundoperation ist eine Speichermatrixauffrischung (engl.: memory array refresh), während derer der Inhalt der Speichermatrix periodisch neu geschrieben wird, um eine Zellebenen-Drift aufgrund Spannungs- oder Temperaturbelastung auszugleichen. Ein weiteres Beispiel ist die Implementierung eines eingebetteten Abnutzungsausgleichsalgorithmus (engl.: embedded wear-leveling algorithm).
  • Ein früherer Ansatz für eine Leistungsminderung in einer elektrischen Einrichtung resultiert in einer Stromversorgungstrennung, die das Abschließen der Hintergrundaufgabe unterbricht und gefährdet. Nach einer nachfolgenden Wiederherstellung der Leistung kann die Unterbrechung der Hintergrundoperation zu Datenintegritätsproblemen oder Zuverlässigkeitsproblemen führen.
  • US 2005/0057957 A1 beschäftigt sich allgemein mit Speichereinrichtungen bestehend aus nicht-flüchtigen Speicherzellen und ferroelektrischen Speicherknoten, die mit einer Steuerschaltung verbunden sind, über welche flüchtige und nicht-flüchtige Speicherschreibvorgänge durchgeführt werden. Die bekannte Speichereinrichtung verfügt auch über eine Stromversorgungs-Steuerschaltung, welche die Stromversorgung der nichtflüchtigen Speicherzellen steuert. Diese Stromversorgungs-Steuerschaltung gibt auch einen Abschaltbefehl an die Speicherzellen aus, wenn die Versorgungsspannung abfällt.
  • EP 0 481 508 A2 offenbart eine elektronische Datenverarbeitungseinrichtung, bei welcher ein Anwendungsprogramm in einem gesicherten Zustand bei Stromabschaltung (power-off) unterbrochen bzw. ausgesetzt wird, wobei der Status der CPU und der Speicherinhalt des Hauptspeichers vor dem Abschalten gespeichert und nach Wiedereinschalten (power-on) zurückgespeichert werden (sog. Daten-Backup-Funktion). Hierdurch ist es möglich, das ausgesetzte Anwendungsprogramm nach Wiedereinschalten der Stromversorgung abzuschließen. Dabei behandelt EP 0 481 508 A2 aber nur den Fall, bei welchem die Stromabschaltung bewusst durch den Nutzer herbeigeführt wurde.
  • US 2006/0184719 A1 offenbart einen nichtflüchtigen Speicher. Eine Steuerung kann einen Abschaltbefehl senden. Der Abschaltbefehl gibt der Speichersteuerung eine Vorwarnung über einen bevorstehenden Leistungsverlust, Dadurch können laufende Speichervorgänge abgeschlossen werden.
  • KURZFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung stellt ein System mit einer nicht-flüchtigen Speichereinrichtung (nachfolgend „NVM-Einrichtung“, wobei „NVM“ für „Non-Volatile Memory“ steht) nach dem Gegenstand des unabhängigen Anspruches 1 zur Verfügung. Ein weiterer Aspekt der Erfindung betrifft eine Datenverarbeitungseinrichtung nach dem Gegenstand des unabhängigen Anspruches 6. Ein weiterer Aspekt der Erfindung betrifft ein Verfahren nach dem Gegenstand des unabhängigen Anspruches 10.
  • Bevorzugte Ausführungsbeispiele der Erfindung ergeben sich aus den abhängigen Ansprüchen, der nachfolgenden Beschreibung und den Zeichnungen.
  • Figurenliste
  • Ein oder mehrere Ausführungsbeispiele der vorliegenden Erfindung sind beispielhaft und nicht beschränkend in den Figuren der beigefügten Zeichnungen veranschaulicht, in denen ähnliche Bezugszeichen ähnliche Elemente angeben und in welchen:
    • 1 eine Datenverarbeitungseinrichtung mit einer steuerbaren Leistungsminderungsfähigkeit in Übereinstimmung mit einem Ausführungsbeispiel veranschaulicht;
    • 2 eine nicht flüchtige Speicher-(NVM)-Einrichtung veranschaulicht, die mit einer Leistungsverwaltungseinheit in Übereinstimmung mit einem Ausführungsbeispiel gekoppelt ist; und
    • 3 eine Drahtloskommunikationseinrichtung mit einer steuerbaren Leistungsminderungsfähigkeit in Übereinstimmung mit einem Ausführungsbeispiel veranschaulicht; und
    • 4 ein Verfahren zum Ausführen einer gesteuerten Abschaltabfolge in Übereinstimmung mit einem Ausführungsbeispiel veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG
  • Hierin werden Verfahren und Einrichtungen zum Steuern einer Leistungsminderung beschrieben. Bei einem Ausführungsbeispiel weist ein Verfahren das Ausstellen eines Befehls zum gesteuerten Abschalten mit einer Steuerung auf. Das Verfahren weist das Bestimmen auf, ob eine Speichereinrichtung eine Hintergrundoperation ausführt. Das Verfahren weist ein sicheres Aussetzen der Hintergrundoperation oder Abschließen der Hintergrundoperation auf, wenn die Speichereinrichtung die Hintergrundoperation ausführt. Das Verfahren weist das sichere Entfernen einer Versorgungsleistung auf.
  • Die ausgesetzte Hintergrundoperation kann nach einer nachfolgenden Wiederherstellung der Versorgungsleistung wieder aufgenommen werden. Eine Hintergrundoperation kann eine Speichermatrixauffrischung (engl.: memory array refresh) oder einen Abnutzungsausgleichsalgorithmus (engl.: wear leveling algorithm) aufweisen. Das sichere Abschließen oder die Wiederaufnahme einer ausgesetzten Hintergrundoperation führt zu einer erweiterten Speicherzuverlässigkeit und Datenintegrität im Vergleich zu früheren Ansätzen.
  • 1 veranschaulicht eine Datenverarbeitungseinrichtung mit einer steuerbaren Leistungsminderungsfähigkeit in Übereinstimmung mit einem Ausführungsbeispiel. Die Datenverarbeitungseinrichtung 100 weist eine Verarbeitungseinheit 110 mit einem ersten und einem zweiten Prozessorkern 116 und 118 auf, eine Hoststeuerung 119 und einen Systemspeicher 120, der mit der Verarbeitungseinheit 110 gekoppelt ist. Die Hoststeuerung 119 kann intern in der Verarbeitungseinheit 110 sein oder extern zu der Verarbeitungseinheit 110. Der erste und zweite Prozessorkern 116 und 118 weisen einen eingebetteten nicht flüchtigen Speicher 130 bzw. 132 auf. Der Systemspeicher 120 weist eine nicht flüchtige Speicher-(NVM)-Einrichtung 122 auf und verschiedene Arten von Speicher (z.B. DRAM 124, RAM 126, ROM 128). Die NVM-Einrichtung 122 implementiert eine Hintergrundoperation und weist eine nicht flüchtige Speichermatrix 220 zum Speichern von Daten auf. Die NVM-Einrichtung 122 weist auch eine Statusregistereinheit 230 mit einem oder mehreren Registern auf und einer Befehlsschnittstelle 240. Die NVM-Einrichtung 122 wird detaillierter in Verbindung mit 2 diskutiert.
  • 2 veranschaulicht die NVM-Einrichtung 122, die mit einer Leistungsverwaltungseinheit 202 in Übereinstimmung mit einem Ausführungsbeispiel gekoppelt ist. Die NVM-Einrichtung 122 implementiert eine Hintergrundoperation (z.B. Speichermatrixauffrischung, eingebetteter Abnutzungsausgleichalgorithmus) und weist eine nicht flüchtige Speicher-(NVM)-Matrix 220 (z.B. basierend auf der NAND-Flash-Technologie, NOR-Flash-Technologie, PCM-Technologie) zum Speichern von Daten auf. Die NVM-Einrichtung 122 weist auch eine Statusregistereinheit 230 mit einem oder mehreren Registern und eine Befehlsschnittstelle 240 auf. Die Befehlsschnittstelle 240 ist mit der NVM-Matrix 220 gekoppelt und empfängt einen Befehl zum gesteuerten Abschalten von einer Steuerung 260, die mit einer Verarbeitungseinheit 204 gekoppelt ist oder innerhalb dieser angeordnet ist. Die Steuerung 206 ist mit der NVM-Einrichtung 122 über einen Speicherbus 208 gekoppelt. Die Befehlsschnittstelle kann als eine endliche Zustandsmaschine (engl.: Finite State Machine) implementiert sein und kann Modusregister aufweisen (z.B. Statusregistereinheit 230) oder Register in einem Überlagerungsfenster (engl.: overlay window) aufweisen, welches mit einem Satz von Registern verknüpft ist, die in der NVM-Matrix 220 abgebildet sind. Die Statusregistereinheit 230, welche mit der NVM-Matrix 220 gekoppelt ist, speichert Information, die angibt, ob die NVM-Einrichtung 122 die Hintergrundoperation implementiert bzw. ausführt. Die NVM-Einrichtung 122 setzt die Hintergrundoperation sicher aus oder schließt die Hintergrundoperation ab, bevor eine Versorgungsleistungsminderung eintritt, wenn die NVM-Einrichtung 122 die Hintergrundoperation implementiert, wenn der Befehl zum gesteuerten Abschalten von der Steuerung 206 empfangen wird.
  • Bei einem Ausführungsbeispiel wird die Hintergrundoperation sicher abgeschlossen oder automatisch ausgesetzt, bevor die Versorgungsleistungsminderung eintritt. Die NVM-Einrichtung 122 ist eingerichtet, die ausgesetzte Hintergrundoperation nach Wiederherstellung des Stromes abzuschließen.
  • Erfindungsgemäß stellt ein Statusregister eine Speicherbestätigung in Reaktion auf den Befehl zum gesteuerten Abschalten an der Steuerung 206 bereit. Die Leistungsverwaltungseinheit 202 kann damit fortschreiten, die Leistung von der NVM-Einrichtung 122 zu entfernen, nachdem die Steuerung 206 die Speicherbestätigung erhalten hat. Alternativ kann, wenn die Steuerung 206 die Speicherbestätigung nicht innerhalb einer bestimmten Zeitdauer erhält, sie damit fortschreiten, dass die Stromverwaltungseinheit 202 die Leistung von der NVM-Einrichtung 122 entfernt. Die bestimmte Zeitdauer gibt der NVM-Einrichtung 122 genügend Zeit, die Hintergrundoperation auszusetzen oder abzuschließen. Die Statusregistereinheit 230 speichert die Information, die angibt, ob die NVM-Einrichtung 122 die Hintergrundoperation sicher ausgesetzt oder abgeschlossen hat. Die Statusregistereinheit 230 speichert auch Information, die von der NVM-Einrichtung 122 nach Wiederaufnehmen der ausgesetzten Hintergrundoperation nach Wiederherstellung der Versorgungsleistung verwendet wird. Bei manchen Ausführungsbeispielen implementiert die NVM-Einrichtung 122 die Hintergrundaufgabe, ohne dass die Steuerung 206 sich der Hintergrundoperation bewusst ist, bis die Statusregistereinheit 230 der NVM-Einrichtung 122 ausgelesen wird. Bei einem Ausführungsbeispiel ist die NVM-Einrichtung eine integrierte Schaltungseinrichtung.
  • 3 veranschaulicht eine Drahtloskommunikationseinrichtung mit einer gesteuerten Leistungsminderungsfähigkeit in Übereinstimmung mit einem Ausführungsbeispiel. Die Drahtloskommunikationseinrichtung 300 ist ähnlich zu der Datenverarbeitungseinrichtung 100, außer dass die Drahtloskommunikationseinrichtung 300 auch einen Sendeempfänger 312 aufweist, der mit der Verarbeitungseinheit 310 gekoppelt ist. Der Sendeempfänger 312 aufweist, der mit der Verarbeitungseinheit 310 gekoppelt ist. Der Sendeempfänger 312 empfängt mit Antennen 314 Signale über den Äther (engl.: over the air) und weist einen Übertrager 360 und einen Empfänger 362 auf. Wie in diesem Drahtlosausführungsbeispiel gezeigt ist, weist die Kommunikationseinrichtung 300 eine oder mehrere Antennenstrukturen 314 auf, um es Funksignalen zu ermöglichen, mit anderen Kommunikationseinrichtungen über den Äther zu kommunizieren. Als solche kann die Kommunikationseinrichtung 300 als eine zellulare Einrichtung oder eine Einrichtung betrieben werden, die in drahtlosen Netzwerken betrieben wird. Die Funksubsysteme, die auf derselben Plattform der Kommunikationseinrichtung 300 angesammelt sind, stellen die Fähigkeit zur Kommunikation mit unterschiedlichen Frequenzbändern in einem RF/Ortsraum mit anderen Einrichtungen in einem Netzwerk bereit. Es sollte verstanden werden, dass der Schutzbereich der vorliegenden Erfindung nicht auf die Arten von, die Anzahl von oder die Frequenz der Kommunikationsprotokolle beschränkt ist, die von der Kommunikationseinrichtung 300 verwendet werden können.
  • Das Ausführungsbeispiel veranschaulicht die Kopplung der Antennenstruktur 314 mit einem Sendempfänger, um die Modulation/Demodulation aufzunehmen. Im Allgemeinen kann der analoge Frontend-Sendeempfänger 312 ein alleinstehende Funkfrequenz (RF, engl.: Radio Frequency) diskrete oder integrierte analoge Schaltung sein oder der Sendeempfänger 312 kann mit einem Prozessor eingebettet sein, der einen oder mehrere Prozessorkerne 316 und 318 hat. Die mehreren Kerne ermöglichen zu verarbeitende Arbeitslasten über die Kerne zu verteilen und Basisbandfunktionen und Anwendungsfunktionen zu handhaben. Es kann eine Schnittstelle verwendet werden, um Kommunikation oder Information zwischen dem Prozessor und dem Speicher in einem Systemspeicher 320 bereitzustellen. Obwohl der Schutzbereich der vorliegenden Erfindung nicht in dieser Hinsicht beschränkt ist, kann die Schnittstellen einen seriellen und/oder parallelen Bus aufweisen, um Information zusammen mit Steuersignalleitungen zu teilen, die zum Bereitstellen von Handshake-Betrieb zwischen dem Prozessor und dem Systemspeicher 320 verwendet werden.
  • Der Systemspeicher 320 kann wahlweise verwendet werden, um Instruktionen zu speichern, die von dem Prozessor während des Betriebes der Drahtloskommunikationseinrichtung 300 ausgeführt werden, und kann verwendet werden, um Benutzerdaten, wie beispielsweise die Bedingungen dafür zu speichern, wann eine Nachricht von der Drahtloskommunikationseinrichtung 300 übertragen werden soll oder die tatsächlichen Daten übertragen werden sollen. Zum Beispiel können die in dem Systemspeicher 320 gespeicherten Instruktionen verwendet werden, um Drahtloskommunikationen auszuführen, Sicherheitsfunktionalität für die Kommunikationseinrichtung 300 bereitzustellen, Benutzerfunktionalität, wie beispielsweise Kalenderfunktionen, E-Mail, Internetbrowsen usw. bereitzustellen.
  • Der Systemspeicher 320 kann eine oder mehrere unterschiedliche Arten von Speichern bereitstellen und kann optional einen DRAM, RAM und/oder ROM aufweisen und die NVM-Einrichtung 122 mit der NVM-Matrix 220. Die NVM-Matrix 220 kann ein Phasenwechselmaterial aufweisen. Die NVM-Matrix 220 kann auch als ein Phasenwechselspeicher (PCM, engl.: Phase Change Memory), Phasenwechsel-Schreib-Lesespeicher (PRAM oder PCRAM, engl.: Phase Change Random Access Memory), Ovonic Unified Memory (OUM) oder Chalkogenid-Schreib-Lesespeicher (C-RAM) bezeichnet werden. Die NVM-Matrix 220 kann einen Flashspeicher aufweisen (z.B. NOR, NAND).
  • Die NVM-Einrichtung 122 weist auch eine Statusregistereinheit 230 mit einem oder mehreren Registern und eine Befehlsschnittstelle 240 auf. Die NVM-Einrichtung 122 wurde oben detaillierter in Verbindung mit 2 beschrieben.
  • Der flüchtige und nicht flüchtige Speicher können in einem Stapelprozess kombiniert sein, um die Anschlussfläche auf einer Platine zu verringern, sie können separat gepackt werden oder können in einer Mehrchippackung mit der Speicherkomponente auf der Oberseite des Prozessors platziert werden. Das Ausführungsbeispiel veranschaulicht auch, dass ein oder mehrere Prozessorkerne mit dem nicht flüchtigen Speicher 330 und 332 eingebettet sein kann.
  • 4 veranschaulicht ein Verfahren zum Ausführen einer gesteuerten Abschaltabfolge in Übereinstimmung mit einem Ausführungsbeispiel. Bei Block 402 weist das Verfahren das Erkennen eines gesteuerten Leistungsminderungsereignisses auf, das vorhergesagt ist, aufzutreten. Zum Beispiel kann eine Hoststeuerung, die mit einer Speichereinrichtung (z.B. NVM-Einrichtung) gekoppelt ist, erkennen, dass eine Batteriestromversorgung einem Zustand vollständiger Entladung nahekommt, was folglich erfordert, dass die Einrichtung abgeschaltet wird. Das Verfahren weist bei Block 404 das Ausstellen eines Befehls zum gesteuerten Abschalten an die Speichereinrichtung unter Verwendung der Hoststeuerung in Reaktion auf das Erkennen des Leistungsminderungsereignisses auf. Das Verfahren weist bei Block 406 das Auslesen einer Statusregistereinheit der Speichereinrichtung auf. Das Verfahren weist bei Block 408 das Bestimmen auf, ob eine Speichereinrichtung eine Operation ausführt. Wenn die Speichereinrichtung keine Operation ausführt, dann wird die Stromversorgung bei Block 410 sicher entfernt.
  • Wenn die Speichereinrichtung eine Operation ausführt, dann kann die Statusregistereinheit abgefragt werden, um zu bestimmen, wann die Operation abgeschlossen oder ausgesetzt wurde. Das Verfahren weist bei Block 412 das Empfangen einer Speicherbestätigung an der Hoststeuerung von der Speichereinrichtung in Reaktion auf den Befehl zum gesteuerten Abschalten auf oder das Warten für eine bestimmte Zeitdauer bevor die Hintergrundoperation sicher ausgesetzt wird oder bevor die Hintergrundoperation abgeschlossen wird. Das Verfahren weist bei Block 414 das sichere Aussetzen der Hintergrundoperation auf oder das Abschließen der Hintergrundoperation, wenn die Speichereinrichtung die Hintergrundoperation ausführt. Das Verfahren weist bei Block 416 das sichere Entfernen der Versorgungsleistung auf, sogar wenn die Speichereinrichtung eine Hintergrundoperation zu der Zeit des Empfangens des Befehls zum gesteuerten Abschalten implementiert bzw. ausgeführt hat. Das Verfahren weist bei Block 418 das nachfolgende Wiederherstellen der Leistung an der Speichereinrichtung auf. Das Verfahren weist bei Block 420 das Abschließen der ausgesetzten Hintergrundoperationen nach der Wiederherstellung der Leistung an der Speichereinrichtung auf, falls anwendbar.
  • Manche Bereiche der detaillierten Beschreibung sind hinsichtlich Algorithmen dargestellt und sind symbolische Darstellungen von Operationen an Daten, oder binären digitalen Signalen innerhalb eines Computerspeichers. Diese algorithmischen Beschreibungen und Darstellungen können die Techniken sein, die von dem Fachmann auf dem Gebiet der Datenverarbeitung verwendet werden, um die Substanz ihrer Arbeit anderen Fachmännern zur Verfügung zu stellen.
  • Ein Algorithmus wird hier und im Allgemeinen als eine selbstkonsistente Abfolge von Handlungen oder Operationen betrachtet, die zu einem gewünschten Ergebnis führen. Diese schließen physikalische Manipulationen physikalischer Größen mit ein. Gewöhnlich auch wenn nicht notwendig, nehmen diese Größen die Form von elektrischen oder magnetischen Signalen an, die in der Lagen sind, gespeichert, übertragen, kombiniert, verglichen und auf sonstige Art und Weise manipuliert zu werden. Es hat sich bei Zeiten als bequem herausgestellt, hauptsächlich aus Gründen der allgemeinen Verwendung, die Signale als Bits, Werte, Elemente, Symbole, Zeichen, Ausdrücke, Zahlen oder dergleichen zu bezeichnen. Es sollte allerdings verstanden werden, dass alle diese und ähnlichen Ausdrücke mit den geeigneten physikalischen Größen verknüpft werden müssen und nur bequeme Bezeichnungen sind, die auf diese Größen angewendet werden.
  • Solange nichts Gegenteiliges ausgeführt ist, sollte begrüßt werden, dass durch die Diskussion in der Beschreibung hindurch die Verwendung der Ausdrücke wie beispielsweise „Verarbeitung“, „Berechnen“, „Errechnen“, „Bestimmen“ oder dergleichen sich auf Aktionen und/oder Prozesse eines Computers oder Computersystems beziehen oder einer ähnlichen elektronischen Rechnereinrichtung, die Daten, die als physikalische Größen dargestellt sind, wie beispielsweise elektronische, innerhalb des Registers des Computersystems und/oder der Speicher in andere Daten manipulieren und/oder transformieren, die ähnlich als physikalische Größen innerhalb der Speicher des Computersystems dargestellt sind, Registern oder anderen solchen Informationsspeicher, Übertragungs- oder Anzeigeeinrichtungen.
  • Ausführungsbeispiele der vorliegenden Erfindung können Vorrichtungen zum Ausführen der Operationen hierin aufweisen. Eine Vorrichtung kann speziell für gewünschte Zwecke konstruiert sein oder sie kann eine Vielzweckrechnereinrichtung umfassen, die wahlweise aktiviert oder durch ein Programm, das in der Einrichtung gespeichert ist, neu eingerichtet wird. Ein solches Programm kann in einem Speichermedium gespeichert sein, wie beispielsweise, aber nicht begrenzt auf, jede Art von Disk, einschließlich Floppy Disk, optische Disk, Compactdisk-Nur-Lesespeicher (CD-ROMs, engl.: compact disk read only memories), magnetooptische Disks, Nur-Lesespeicher (ROMs, engl.: read-only memories), Schreib-Lesespeicher (RAMs, engl.: random access memories), elektrisch programmierbare Nur-Lesespeicher (EPROMs, engl.: electrically programmable read-only memories), elektrisch löschbare und programmierbare Nur-Lesespeicher (EEPROM, engl.: electrically erasable and programmable read-only memories), magnetische oder optische Karten, oder jede andere Art von Medien, die zum Speichern elektronischer Instruktionen geeignet sind und in der Lage sind, mit einem Systembus für eine Rechnereinrichtung gekoppelt zu werden.
  • Die Prozessesse und Anzeigen, die hierin dargestellt sind, sind nicht inhärent auf eine bestimmte Computereinrichtung oder andere Vorrichtungen bezogen. Verschiedene Vielzwecksysteme können mit Programmen in Übereinstimmung mit den Lehren hierin verwendet werden oder es kann sich als bequem herausstellen, eine spezialisiertere Vorrichtung zum Ausführen des gewünschten Verfahrens zu konstruieren. Die gewünschte Struktur für eine Vielzahl dieser Systeme wird aus der Beschreibung unten ersichtlich werden. Zusätzlich sind Ausführungsbeispiele der vorliegenden Erfindung nicht mit Bezug auf eine bestimmte Programmiersprache beschrieben. Es sollte begrüßt werden, dass eine Vielzahl von Programmiersprachen verwendet werden kann, um die Lehren der Erfindung, wie hierin beschrieben, zu implementieren bzw. ausführen. Zusätzlich sollte verstanden werden, das Operationen, Fähigkeiten und Merkmale, die hierin beschrieben wurden, mit jeder Kombination von Hardware (diskrete oder integrierte Schaltungen) und softwareimplementiert werden können.
  • Es sollte verstanden werden, dass die obige Beschreibung dafür gedacht ist, zu veranschaulichen und nicht zu beschränken. Viele andere Ausführungsbeispiele werden dem Fachmann nach Lesen und Verstehen der obigen Beschreibung ersichtlich. Der Schutzbereich der Erfindung sollte daher mit Bezug auf die angefügten Ansprüche bestimmt werden, zusammen mit dem vollen Schutzbereich von Äquivalenten, der solchen Ansprüchen zusteht.

Claims (16)

  1. System umfassend: eine Hoststeuerung (119); und eine nicht flüchtige Speicher-(NVM)-Einrichtung (122), die mit der Hoststeuerung (119) gekoppelt ist; und Folgendes umfasst: eine NVM-Matrix (220) zum Speichern von Daten, eine Befehlsschnittstelle (240), und eine Statusregistereinheit (230), wobei die Hoststeuerung (119) für Folgendes eingerichtet ist: Erkennen (402), dass ein gesteuertes Leistungsverlustereignis vorhergesagt ist, Ausgeben (404) eines Befehls zur gesteuerten Leistungsabschaltung an die NVM-Einrichtung in Reaktion auf das Erkennen, Lesen (406) der Statusregistereinheit (230) der NVM-Einrichtung zum Bestimmen ob die NVM-Einrichtung eine Operation ausführt, falls die NVM-Einrichtung eine Operation ausführt, Empfangen (408) einer Speicherbestätigung von der NVM-Einrichtung in Reaktion auf den Befehl zur gesteuerten Leistungsabschaltung oder Abwarten einer vorbestimmten Zeitdauer zum sicheren Aussetzen der Operation, und sicheres Entfernen (418) der Versorgungsleistung von der NVM-Einrichtung.
  2. System nach Anspruch 1, wobei das System eingerichtet ist, die ausgesetzte Operation abzuschließen, nachdem die Leistung wiederhergestellt ist.
  3. System nach Anspruch 1, wobei die Operation weiter eine Speichermatrixauffrischung oder einen Abnutzungsausgleichsalgorithmus umfasst.
  4. System nach Anspruch 1, bei welcher die Statusregistereinheit (230) eingerichtet ist, Information zu speichern, die angibt, ob die NVM-Einrichtung die Operation sicher ausgesetzt oder abgeschlossen hat.
  5. System nach Anspruch 1, bei welcher die Statusregistereinheit (230) eingerichtet ist, Information zu speichern, die von der NVM-Einrichtung beim Wiederaufnehmen der ausgesetzten Operation nach Wiederherstellung der Leistung verwendet wird.
  6. Datenverarbeitungseinrichtung, umfassend: eine Verarbeitungseinheit (110) mit einem oder mehreren Prozessorkernen und eingerichtet zu erkennen, dass ein gesteuertes Leistungsverlustereignis vorhergesagt ist; und ein Systemspeicher (120), der mit der Verarbeitungseinheit (110) gekoppelt ist, wobei der Systemspeicher (120) eine nicht flüchtige Speicher-(NVM)-Einrichtung (122) hat, umfassend: eine NVM-Matrix (220) zum Speichern von Daten, eine Befehlsschnittstelle (240), die mit der NVM-Matrix (220) gekoppelt ist, wobei die Befehlsschnittstelle (240) eingerichtet ist, von der Verarbeitungseinheit (110) einen Befehl zum gesteuerten Abschalten der NVM-Einrichtung (122) zu empfangen wenn eine Vorhersage eines gesteuerten Leistungsverlustereignisses detektiert wurde, und eine Statusregistereinheit (230), die mit der NVM-Matrix (220) gekoppelt ist, wobei die Statusregistereinheit (230) eingerichtet ist, Information zu speichern, die angibt, ob die NVM-Einrichtung (122) eine Hintergrundoperation ausführt, wobei die NVM-Einrichtung (122) eingerichtet ist, die Hintergrundoperation in Reaktion auf den Befehl zum gesteuerten Abschalten sicher auszusetzen, bevor ein Versorgungsleistungsverlust eintritt, wenn die NVM-Einrichtung (122) die Hintergrundoperation ausführt, wobei die Befehlsschnittstelle (240) eingerichtet ist, eine Speicherbestätigung durch ein Statusregister an die Verarbeitungseinheit (110) in Reaktion auf den Befehl zum gesteuerten Abschalten zu senden.
  7. Datenverarbeitungseinrichtung nach Anspruch 6, weiter umfassend: eine Leistungsverwaltungseinheit (202), die mit der Verarbeitungseinheit (110) gekoppelt ist, um die Versorgungsleistung von der NVM-Einrichtung (122) zu entfernen, nachdem die Hintergrundoperation sicher abgeschlossen oder ausgesetzt wurde.
  8. Datenverarbeitungseinrichtung nach Anspruch 7, wobei die NVM-Einrichtung (122) eingerichtet ist, die ausgesetzte Hintergrundoperation abzuschließen, nachdem die Leistung durch die Leistungsverwaltungseinheit (202) wiederhergestellt ist.
  9. Datenverarbeitungseinrichtung nach Anspruch 6, wobei die Datenverarbeitungseinrichtung eine drahtlose Kommunikationseinrichtung ist, weiter umfassend: einen Sendeempfänger, der mit der Verarbeitungseinheit (110) gekoppelt ist, wobei der Sendeempfänger eingerichtet ist, Signale über den Äther zu empfangen.
  10. Verfahren, umfassend: Erkennen (402), dass ein gesteuertes Leistungsverlustereignis vorhergesagt ist, Ausstellen (404) eines Befehls an eine Speichereinrichtung zum gesteuerten Abschalten einer NVM-Einrichtung unter Verwendung einer Steuerung, in Reaktion auf das Erkennen; Bestimmen (408), ob die Speichereinrichtung eine Hintergrundoperation ausführt, und in Reaktion auf den Befehl zum gesteuerten Abschalten: Senden einer Speicherbestätigung an die Steuerung; sicheres Aussetzen (414) der Hintergrundoperation oder Abschließen der Hintergrundoperation, wenn die Speichereinrichtung die Hintergrundoperation ausführt; und sicheres Entfernen einer Versorgungsleistung.
  11. Verfahren nach Anspruch 10, weiter umfassend: Erkennen eines gesteuerten Leistungsminderungsereignisses, das vorhergesagt ist, mit dem Befehl zur gesteuerten Abschaltung aufzutreten, der in Reaktion auf das Erkennen des Leistungsminderungsereignisses ausgestellt wird; und Auslesen einer Statusregistereinheit der Speichereinrichtung, um zu bestimmen, ob die Speichereinrichtung die Hintergrundoperation ausführt.
  12. Verfahren nach Anspruch 10, weiter umfassend: nachfolgendes Wiederherstellen der Leistung der Speichereinrichtung.
  13. Verfahren nach Anspruch 12, weiter umfassend: Vervollständigen der ausgesetzten Hintergrundoperation, nachdem die Leistung an der Speichereinrichtung wiederhergestellt ist.
  14. Verfahren nach Anspruch 10, weiter umfassend: Empfangen der Speicherbestätigung an der Steuerung von der Speichereinrichtung in Reaktion auf den Befehl zum gesteuerten Abschalten oder Warten für eine bestimmte Zeitdauer, bevor die Hintergrundoperation sicher ausgesetzt wird oder die Hintergrundoperation abgeschlossen wird.
  15. Verfahren nach Anspruch 10, wobei, wenn die Speichereinrichtung die Hintergrundoperation nicht ausführt, die Leistungsversorgung sicher entfernt wird.
  16. Verfahren nach Anspruch 11, wobei die Speichereinrichtung eingerichtet ist, die Hintergrundoperation zu implementieren, ohne dass die Steuerung ein Bewusstsein für die Hintergrundoperation hat, bis die Statusregistereinheit der Speichereinrichtung ausgelesen wird.
DE102010019487.5A 2009-05-26 2010-05-05 Speichervorrichtung, Datenverarbeitungsvorrichtung und Verfahren Active DE102010019487B8 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/472,153 US8504759B2 (en) 2009-05-26 2009-05-26 Method and devices for controlling power loss
US12/472,153 2009-05-26

Publications (3)

Publication Number Publication Date
DE102010019487A1 DE102010019487A1 (de) 2010-12-23
DE102010019487B4 true DE102010019487B4 (de) 2022-12-29
DE102010019487B8 DE102010019487B8 (de) 2023-02-23

Family

ID=43123141

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102010019487.5A Active DE102010019487B8 (de) 2009-05-26 2010-05-05 Speichervorrichtung, Datenverarbeitungsvorrichtung und Verfahren

Country Status (6)

Country Link
US (1) US8504759B2 (de)
JP (1) JP6066392B2 (de)
KR (1) KR101550469B1 (de)
CN (1) CN101901041B (de)
DE (1) DE102010019487B8 (de)
SG (1) SG166735A1 (de)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011013351A1 (ja) * 2009-07-30 2011-02-03 パナソニック株式会社 アクセス装置およびメモリコントローラ
US8601202B1 (en) * 2009-08-26 2013-12-03 Micron Technology, Inc. Full chip wear leveling in memory device
US8607089B2 (en) 2011-05-19 2013-12-10 Intel Corporation Interface for storage device access over memory bus
US8671299B2 (en) * 2011-05-26 2014-03-11 Google Inc. Delaying the initiation of transitioning to a lower power mode by placing a computer system into an intermediate power mode between a normal power mode and the lower power mode
RU2617549C2 (ru) * 2011-07-06 2017-04-25 Телефонактиеболагет Л М Эрикссон(Пабл) Способ управления обменами транзакциями между двумя интегральными схемами
US9294224B2 (en) 2011-09-28 2016-03-22 Intel Corporation Maximum-likelihood decoder in a memory controller for synchronization
CN103946811B (zh) 2011-09-30 2017-08-11 英特尔公司 用于实现具有不同操作模式的多级存储器分级结构的设备和方法
EP3382556A1 (de) 2011-09-30 2018-10-03 INTEL Corporation Speicherkanal zur unterstützung von nah- und fernspeicherzugriffen
US9529708B2 (en) 2011-09-30 2016-12-27 Intel Corporation Apparatus for configuring partitions within phase change memory of tablet computer with integrated memory controller emulating mass storage to storage driver based on request from software
US9378133B2 (en) 2011-09-30 2016-06-28 Intel Corporation Autonomous initialization of non-volatile random access memory in a computer system
CN103946826B (zh) 2011-09-30 2019-05-31 英特尔公司 用于在公共存储器通道上实现多级存储器层级的设备和方法
EP2761476B1 (de) 2011-09-30 2017-10-25 Intel Corporation Vorrichtung, verfahren und system zur bios-speicherung in einer nichtflüchtige ram-speicherzelle
WO2013048497A1 (en) 2011-09-30 2013-04-04 Intel Corporation Apparatus and method for implementing a multi-level memory hierarchy
US9600407B2 (en) 2011-09-30 2017-03-21 Intel Corporation Generation of far memory access signals based on usage statistic tracking
WO2013077867A1 (en) 2011-11-22 2013-05-30 Intel Corporation Access control for non-volatile random access memory across platform agents
CN104106057B (zh) 2011-12-13 2018-03-30 英特尔公司 用非易失性随机存取存储器提供对休眠状态转变的即时响应的方法和系统
CN103975287B (zh) 2011-12-13 2017-04-12 英特尔公司 使用非易失性随机存取存储器的服务器中的增强系统睡眠状态支持
WO2013095385A1 (en) 2011-12-20 2013-06-27 Intel Corporation Apparatus and method for phase change memory drift management
KR101915073B1 (ko) 2011-12-20 2018-11-06 인텔 코포레이션 2-레벨 메모리 계층구조에서 메모리측 캐쉬의 동적인 부분적 전원 차단
WO2013095465A1 (en) 2011-12-21 2013-06-27 Intel Corporation High-performance storage structures and systems featuring multiple non-volatile memories
KR101572403B1 (ko) 2011-12-22 2015-11-26 인텔 코포레이션 메모리 채널 셧다운에 의한 전력 절약
WO2013095530A1 (en) 2011-12-22 2013-06-27 Intel Corporation Efficient pcms refresh mechanism background
CN104137084B (zh) 2011-12-28 2017-08-11 英特尔公司 提高耐久性和抗攻击性的用于pcm缓存的有效动态随机化地址重映射
US9152428B2 (en) 2012-09-28 2015-10-06 Intel Corporation Alternative boot path support for utilizing non-volatile memory devices
US9329990B2 (en) * 2013-01-11 2016-05-03 Micron Technology, Inc. Host controlled enablement of automatic background operations in a memory device
US9753487B2 (en) 2013-03-14 2017-09-05 Micron Technology, Inc. Serial peripheral interface and methods of operating same
US9195406B2 (en) 2013-06-28 2015-11-24 Micron Technology, Inc. Operation management in a memory device
US9459676B2 (en) 2013-10-28 2016-10-04 International Business Machines Corporation Data storage device control with power hazard mode
US9343116B2 (en) 2014-05-28 2016-05-17 Micron Technology, Inc. Providing power availability information to memory
US10204047B2 (en) 2015-03-27 2019-02-12 Intel Corporation Memory controller for multi-level system memory with coherency unit
US10073659B2 (en) 2015-06-26 2018-09-11 Intel Corporation Power management circuit with per activity weighting and multiple throttle down thresholds
US10387259B2 (en) 2015-06-26 2019-08-20 Intel Corporation Instant restart in non volatile system memory computing systems with embedded programmable data checking
US10108549B2 (en) 2015-09-23 2018-10-23 Intel Corporation Method and apparatus for pre-fetching data in a system having a multi-level system memory
US10261901B2 (en) 2015-09-25 2019-04-16 Intel Corporation Method and apparatus for unneeded block prediction in a computing system having a last level cache and a multi-level system memory
US10185501B2 (en) 2015-09-25 2019-01-22 Intel Corporation Method and apparatus for pinning memory pages in a multi-level system memory
US9792224B2 (en) 2015-10-23 2017-10-17 Intel Corporation Reducing latency by persisting data relationships in relation to corresponding data in persistent memory
US10033411B2 (en) 2015-11-20 2018-07-24 Intel Corporation Adjustable error protection for stored data
US10719236B2 (en) * 2015-11-20 2020-07-21 Arm Ltd. Memory controller with non-volatile buffer for persistent memory operations
US10095618B2 (en) 2015-11-25 2018-10-09 Intel Corporation Memory card with volatile and non volatile memory space having multiple usage model configurations
US9747041B2 (en) 2015-12-23 2017-08-29 Intel Corporation Apparatus and method for a non-power-of-2 size cache in a first level memory device to cache data present in a second level memory device
US10007606B2 (en) 2016-03-30 2018-06-26 Intel Corporation Implementation of reserved cache slots in computing system having inclusive/non inclusive tracking and two level system memory
US10185619B2 (en) 2016-03-31 2019-01-22 Intel Corporation Handling of error prone cache line slots of memory side cache of multi-level system memory
US10120806B2 (en) 2016-06-27 2018-11-06 Intel Corporation Multi-level system memory with near memory scrubbing based on predicted far memory idle time
US10915453B2 (en) 2016-12-29 2021-02-09 Intel Corporation Multi level system memory having different caching structures and memory controller that supports concurrent look-up into the different caching structures
US10445261B2 (en) 2016-12-30 2019-10-15 Intel Corporation System memory having point-to-point link that transports compressed traffic
US20180261281A1 (en) * 2017-03-10 2018-09-13 Micron Technology, Inc. Methods for mitigating power loss events during operation of memory devices and memory devices employing the same
US10884656B2 (en) * 2017-06-16 2021-01-05 Microsoft Technology Licensing, Llc Performing background functions using logic integrated with a memory
US10304814B2 (en) 2017-06-30 2019-05-28 Intel Corporation I/O layout footprint for multiple 1LM/2LM configurations
KR102244921B1 (ko) * 2017-09-07 2021-04-27 삼성전자주식회사 저장 장치 및 그 리프레쉬 방법
US11188467B2 (en) 2017-09-28 2021-11-30 Intel Corporation Multi-level system memory with near memory capable of storing compressed cache lines
US10860244B2 (en) 2017-12-26 2020-12-08 Intel Corporation Method and apparatus for multi-level memory early page demotion
US11099995B2 (en) 2018-03-28 2021-08-24 Intel Corporation Techniques for prefetching data to a first level of memory of a hierarchical arrangement of memory
US11112997B2 (en) * 2018-08-21 2021-09-07 Samsung Electronics Co., Ltd. Storage device and operating method thereof
CN110908491B (zh) * 2018-08-28 2023-08-08 上海忆芯实业有限公司 功耗控制方法、控制部件及其电子系统
US11055228B2 (en) 2019-01-31 2021-07-06 Intel Corporation Caching bypass mechanism for a multi-level memory

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0481508A2 (de) 1990-10-18 1992-04-22 Seiko Epson Corporation Informationsverarbeitungsvorrichtung für die Sicherung und Wiederherstellung von Daten
US20050057957A1 (en) 2003-09-12 2005-03-17 Fujitsu Limited Ferroelectric memory
US20060184719A1 (en) 2005-02-16 2006-08-17 Sinclair Alan W Direct data file storage implementation techniques in flash memories

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003131956A (ja) * 2001-10-25 2003-05-09 Fuji Xerox Co Ltd デバイス制御システム
JP4302970B2 (ja) * 2002-12-16 2009-07-29 富士通株式会社 差分更新方法、プログラム及び装置
US20040153902A1 (en) * 2003-01-21 2004-08-05 Nexflash Technologies, Inc. Serial flash integrated circuit having error detection and correction
US20040268046A1 (en) * 2003-06-27 2004-12-30 Spencer Andrew M Nonvolatile buffered memory interface
JP2007019576A (ja) * 2005-07-05 2007-01-25 Megachips System Solutions Inc カメラシステムの起動方法
US8010764B2 (en) * 2005-07-07 2011-08-30 International Business Machines Corporation Method and system for decreasing power consumption in memory arrays having usage-driven power management
US7984084B2 (en) * 2005-08-03 2011-07-19 SanDisk Technologies, Inc. Non-volatile memory with scheduled reclaim operations
US7801576B2 (en) * 2006-06-09 2010-09-21 Sony Ericsson Mobile Communications Ab Wireless communications devices with self-cleaning displays
WO2007149677A2 (en) * 2006-06-22 2007-12-27 Sandisk Corporation Method for non-real time reprogramming of non-volatile memory to achieve tighter distribution of threshold voltages
JP2010267341A (ja) * 2009-05-15 2010-11-25 Renesas Electronics Corp 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0481508A2 (de) 1990-10-18 1992-04-22 Seiko Epson Corporation Informationsverarbeitungsvorrichtung für die Sicherung und Wiederherstellung von Daten
US20050057957A1 (en) 2003-09-12 2005-03-17 Fujitsu Limited Ferroelectric memory
US20060184719A1 (en) 2005-02-16 2006-08-17 Sinclair Alan W Direct data file storage implementation techniques in flash memories

Also Published As

Publication number Publication date
KR101550469B1 (ko) 2015-09-04
JP2010277685A (ja) 2010-12-09
KR20100127719A (ko) 2010-12-06
CN101901041A (zh) 2010-12-01
US20100306446A1 (en) 2010-12-02
SG166735A1 (en) 2010-12-29
DE102010019487B8 (de) 2023-02-23
US8504759B2 (en) 2013-08-06
DE102010019487A1 (de) 2010-12-23
JP6066392B2 (ja) 2017-01-25
CN101901041B (zh) 2016-01-06

Similar Documents

Publication Publication Date Title
DE102010019487B4 (de) Speichervorrichtung, Datenverarbeitungsvorrichtung und Verfahren
DE112006001547B4 (de) Verbesserungen bei Aussetz- und Wiederaufnahmeoperationen für einen universellen seriellen Bus (USB)
DE102015014851B4 (de) Ressourcenzuteilung und -freigabe für die Energieverwaltung in Vorrichtungen
DE112009004900T5 (de) Vertagen von Speicheroperationen zum Reduzieren von Leselatenz in Speicherfeldern
DE102009030544B4 (de) Verfahren für ein koordiniertes Link-Power-Management auf einer Computerplattform, Computer und Rechensystem
DE112012001358B4 (de) Verwalten von Energieverbrauch in einem Mehrfachkernprozessor
DE102013110340A1 (de) Ein-Chip-System mit der Fähigkeit zum Steuern einer Leistungsversorgung gemäß einer Datentransaktion und Verfahren zum Betreiben desselben
DE102013104328A1 (de) Aufgabenzuteilung in großen und kleinen Kernen
US10115442B2 (en) Demand-based provisioning of volatile memory for use as non-volatile memory
DE112011106060T5 (de) Verfahren und Vorrichtung zum Verteilen von Code- und Datenspeicherungen zwischen flüchtigem und nichtflüchtigem Speicher
DE112011106032T5 (de) Energieeinsparung durch Speicherkanal-Abschaltung
DE102009060267A1 (de) Leerlaufzeit-Bericht für ein Power-Management
DE112019003427T5 (de) Lastverteilung in multi-port-stromversorgungsanwendungen querverweis auf verwandte anmeldungen
DE112008001757B4 (de) Systeme und Verfahren zum Bestimmen einer Aktualisierungsrate eines Speichers auf der Basis von HF-Aktivitäten
DE102013110085A1 (de) Host zum Steuern einer nicht-flüchtigen Speicherkarte, System mit demselben sowie Verfahren zum Betreiben des Hosts und des Systems
HUE028928T2 (en) Hybrid write-through / write-back cache router managers and related systems and procedures
DE102013104329A1 (de) Aufgabenzuteilung in großen und kleinen Kernen
CN108958643B (zh) 数据存储装置及其操作方法
DE112019000662T5 (de) System, Vorrichtung und Verfahren für ein Handschlag-Protokoll für Niedrigleistungszustandsübergänge
DE102019112836A1 (de) Einschalttasten-override für persistenzspeichergestützte plattformen
DE102013202627B4 (de) Verfahren, Vorrichtung und Computerprogrammprodukt zum Verwalten einer Speichereinheit unter Verwendung einer hybriden Steuereinheit
CN109508142A (zh) 数据存储装置及其操作方法
AU2017210226B2 (en) Use of volatile memory as non-volatile memory
CN102339264B (zh) 一种星载电子系统设备即插即用控制方法及系统
DE112018006392T5 (de) Leistungspegeleinstellungen in arbeitsspeichervorrichtungen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: NUMONYX B.V., ROLLE, CH

8181 Inventor (new situation)

Inventor name: VILLA, CORRADO, SOVICO, IT

Inventor name: MIRIVHIGNI, GRAZIANO, PIETRACAMELA, IT

Inventor name: BALLUCHI, DANIELE, VIMERCATE, IT

R081 Change of applicant/patentee

Owner name: MICRON TECHNOLOGY, INC., BOISE, US

Free format text: FORMER OWNERS: BALLUCHI, DANIELE, VIMERCATE, IT; MIRICHIGNI, GRAZIANO, PIETRACAMELA, IT; VILLA, CORRADO, SOVICO, IT

Effective date: 20110304

Owner name: MICRON TECHNOLOGY, INC., BOISE, US

Free format text: FORMER OWNER: DANIELE BALLUCHI,GRAZIANO MIRICHIGNI,CORRADO VILLA, , IT

Effective date: 20110304

R082 Change of representative

Representative=s name: SAMSON & PARTNER, PATENTANWAELTE, DE

Representative=s name: SAMSON & PARTNER, PATENTANWAELTE, 80538 MUENCHEN,

R081 Change of applicant/patentee

Owner name: MICRON TECHNOLOGY, INC., BOISE, US

Free format text: FORMER OWNER: NUMONYX B.V., ROLLE, CH

Effective date: 20120521

R082 Change of representative

Representative=s name: SAMSON & PARTNER PATENTANWAELTE MBB, DE

Effective date: 20120521

Representative=s name: SAMSON & PARTNER, PATENTANWAELTE, DE

Effective date: 20120521

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R083 Amendment of/additions to inventor(s)
R020 Patent grant now final