DE102009042868B4 - Verfahren und Vorrichtung für den einfacheren System-Protokoll-Austausch bei nichttransparenten Brücken (NTB) in Back-to-Back-Anordnung - Google Patents

Verfahren und Vorrichtung für den einfacheren System-Protokoll-Austausch bei nichttransparenten Brücken (NTB) in Back-to-Back-Anordnung Download PDF

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Abstract

Datenverarbeitungssystem mit Hosts (100) zur Vermeidung von Bus-Enumerations-Problemen, wenn die Hosts (100) nicht zur selben Zeit hochfahren, das umfasst:einen ersten Host (100A), der eine erste nichttransparente Brücke (104A) umfasst;einen zweiten Host (100B), der eine zweite nichttransparente Brücke (104B) umfasst, wobei die erste nichttransparente Brücke (104A) eine erste primäre Seite (106A) und eine erste sekundäre Seite (108A) umfasst und die zweite nichttransparente Brücke (104B) eine zweite primäre Seite (106B) und eine zweite sekundäre Seite (108B) umfasst, wobei die erste nichttransparente Brücke (104A) einen ersten unzugänglichen Memory-Mapped Input-Output-Bereich, MMI/O-Bereich, (110A) auf der ersten sekundären Seite (108A) umfasst und die zweite nichttransparente Brücke (104B) einen zweiten unzugänglichen MMI/O-Bereich (110B) auf der zweiten sekundären Seite (108B) umfasst, undeine Proxy-Pakete erzeugende Vorrichtung (120) zwischen der ersten sekundären Seite (108A) der ersten nichttransparenten Brücke (104A) und der zweiten sekundären Seite (108B) der zweiten nichttransparenten Brücke (108B), wobei die Proxy-Pakete erzeugende Vorrichtung (120) den ersten Host (100A) und den zweiten Host (100B) in die Lage versetzt, einander ein einen Interrupt erzeugendes Paket zu senden, indem das den Interrupt erzeugende Paket durch den jeweiligen unzugänglichen MMI/O-Bereich (110) an die gegenüberliegende nichttransparente Brücke (104) gesendet wird.

Description

  • Technisches Gebiet
  • Ausführungsformen der Erfindung beziehen sich im Allgemeinen auf eine verteilte Mehrprozessor-Architektur und insbesondere auf Dual-Host-Systeme mit nichttransparenten Brücken in Back-to-Back-Anordnung.
  • Hintergrund
  • Peripheral Component Interconnect (PCI) ist eine parallele Busarchitektur der zweiten Generation; sie wurde 1992 als Ersatz für den Industry Standard Architecture-Bus (ISA-Bus) entwickelt. Beim PCI-Standard teilen sich alle Geräte denselben bidirektionalen, parallelen 32-Bit-Signalweg (oder 64-Bit-Signalweg). Der PCI-Bus bietet Vorteile gegenüber dem ISA-Bus, darunter Prozessorunabhängigkeit, gepufferte Isolation, Bus-Mastering sowie echten Plug-and-Play-Betrieb. PCI Express (PCIe) ist eine universelle serielle Ein-/Ausgabe-(I/O)-Verbindung der dritten Generation, die dafür konzipiert ist, den PCI-Bus zu ersetzen. Anstatt ein Bus zu sein, ist PCI Express um serielle Punkt-zu-Punkt-Verbindungen herum strukturiert, die als „Lanes“ bezeichnet werden.
  • Die serielle Punkt-zu-Punkt-Verbindungsarchitektur von PCI Express eignet sich gut für verteilte Datenverarbeitung mittels eines verteilten Mehrprozessor-Architektur-Modells. Verteilte Prozessoren sind im Allgemeinen dafür optimiert, Datenpaket-Verarbeitungsfunktionen zu realisieren. Anders als bei universellen Zentralprozessoren (Central Processing Units, CPUs), die zur Leistungssteigerung sehr auf Caching angewiesen sind, fehlt bei verteilten Prozessoren der lokale Aspekt bei der Paketverarbeitung sowie der Bedarf an leistungsstarker Ein-/Ausgabe (I/O), der Designer dazu motiviert hat, innovative Architekturen zu entwickeln, um die Verarbeitungslatenz bei gleichzeitiger Paketverarbeitung mit hohen Datenraten zu reduzieren.
  • J. Regula, „Using Non-transparent Bridging in PCI Express Systems“, PLX Technology, 2004 beschreibt die Implementierung von Multiprozessor-Systemen mit PCI Express. Nichttransparente Brücken fungieren hierbei als Gateways zwischen lokalen Subsystemen und einer Backplane. Lokale Geräte oder Module wie etwa CPUs werden über nichttransparente Switch-Ports lokaler Switches an eine PCI Express Fabric (Backplane Switch) angebunden.. Zur Weiterleitung von Transaktionen werden auf dem Hin- und Rückweg mehrere Adress-Übersetzungen durchgeführt. Über die System-Backplane werden Adressen auf eine System-Domäne abgebildet bzw. von dieser rücktransformiert.
  • US 6 622 191 B1 beschreibt eine PCI-PCI-Brücke, die einen primären PCI-Bus und einen sekundären PCI-Bus verbindet. Ein primärer Serieller-Transfer-Controller und ein sekundärer Serieller-Transfer-Controller sind über serielle Signalleitungen miteinander verbunden. Daten werden seriell zwischen den Controllern transferiert. Ein Interruptsignal wird ebenfalls über die serielle Signalleitung seriell transferiert, und zwar als eine Bus-Transaktion. Ein erster Controller am ersten Bus erzeugt Steuerdaten, die den Status eines Interruptsignals eines mit dem Bus verbundenen Geräts angeben, und überträgt die Steuerdaten als eine Bus-Transaktion an einen zweiten Controller am anderen Bus. Der zweite Controller decodiert die Steuerdaten. Eine gesonderte Signalleitung für Interruptsignale kann entfallen.
  • US 6 006 301 A beschreibt eine Architektur, bei der ein Hochgeschwindigkeits-I/O-Bus und ein I/O-Bus durch eine Bus-Brücke gekoppelt sind. Peripheriegeräte am I/O-Bus sind mit einer Vielzahl von IRQ-Leitungen mit der Bus-Brücke verbunden. Ein derartiges Peripheriegerät überträgt eine Interrupt-Anforderung über die entsprechende IRQ-Leitung an die Bus-Brücke, welche die Anforderung an einen Interrupt-Router weiterleitet. Der Interrupt-Router ist außerdem mit Peripheriegeräten am Hochgeschwindigkeitsbus über eine Vielzahl von PIRQ-Leitungen verbunden. Ein derartiges Peripheriegerät überträgt eine Interrupt-Anforderung über die entsprechende PIRQ-Leitung an den Interrupt-Router. Der Router formatiert jede empfangene Interrupt-Aufforderung in eine Interrupt-Nachricht um und routed die Nachricht auf den Hochgeschwindigkeits-I/O-Bus. Die Interrupt-Nachrichten werden als Posted Memory Writes vom Hochgeschwindigkeits-I/O-Bus an einen CPU-Bus übertragen.
  • US 2008 / 0 052 443 A1 offenbart eine Vielzahl von PCIe-Schalterkomplexen, die zwischen einer Vielzahl von E/A-Geräten und einer Vielzahl von Mikroprozessorkomplexen eingefügt ist. Jeder PCIe-Switching-Komplex umfasst mehrere PCIe-Switches, wobei jeder Switch mindestens einen nicht transparenten Port besitzt. Der nicht transparente Port wird verwendet, um jeden PCIe-Switch über Kreuz zu koppeln, wodurch eine aktive Matrix von Pfaden zwischen den HBAs entsteht, die jedem E/A-Gerät und jedem Mikroprozessor zugeordnet sind. Die Pfade zwischen jedem HBA (I/O-Gerät) und jedem Mikroprozessor werden unter Verwendung eines rekursiven Algorithmus abgebildet, der jedem I/O-Gerät direkten Speicherzugriff auf jeden Mikroprozessor ermöglicht.
  • Die Erfindung ist im Hauptanspruch und im nebengeordneten Anspruch definiert. Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen definiert.
  • Figurenliste
  • Am besten ist die Erfindung zu verstehen, wenn auf die folgende Beschreibung und die sie begleitenden Zeichnungen, die die Ausführungsformen der Erfindung veranschaulichen, Bezug genommen wird.
    • 1 ist ein schematisches Diagramm eines Dual-Host-Systems mit einer nichttransparenten Brücke.
    • 2 ist eine schematische Darstellung der Konfiguration der nichttransparenten Brücke in 1.
    • 3 ist ein schematisches Diagramm eines Dual-Host-Systems mit zwei nichttransparenten Brücken in Back-to-Back-Anordnung.
    • 4 ist eine schematische Darstellung der Konfiguration der nichttransparenten Brücke in 3.
    • 5 ist ein Diagramm der Register-Beziehungen gemäß einer Ausführungsform der Erfindung.
    • 6 ist ein Diagramm der Register-Beziehungen gemäß einer Ausführungsform der Erfindung.
  • Detaillierte Beschreibung
  • Werden in der Beschreibung und den Ansprüchen die Singularformen „ein“, „eine“ oder „der“, ..die“, „das“ verwendet, schließen diese den Plural mit ein, sofern nicht der Zusammenhang dazu deutlich im Widerspruch steht. Ein „Protokoll“ ist ein Satz von Regeln, der das Format, die Syntax und die Reihenfolge von Nachrichten bestimmt, die zwischen mindestens zwei NTB-Subsystemen ausgetauscht werden. Ein „Root-Complex“ (RC) ist eine PCI- Express-Baugruppe, die einen Prozessor (oder eine Central Processing Unit (CPU)) und einen Speicher mit der PCI Express-Switch-Fabric verbindet. Der Root-Complex erzeugt für den Prozessor Transaktionsanfragen. Ein „Doorbell-Register“ ist ein generisches. typischerweise 16-Bit-Register, das von der Steuerungssoftware zweier NTB-Subsysteme zur Definition eines Protokolltyps verwendet werden kann. Die Doorbell dient als eine Interrupte erzeugende Vorrichtung, um einen der Hosts eines Dual-Host-Systems auf die Aktionen des anderen Hosts aufmerksam zu machen. „Scratchpad-Register“ sind ein generischer Satz von typischerweise 32-Bit-Registern, die für systemübergreifende Kommunikation sowie das Speichern von Daten benutzt werden können, die diese Kommunikationen betreffen.
  • Eine nichttransparente PCI-Express-Brücke erleichtert die Erweiterung des verteilten Mehrprozessor-Architektur-Modells, indem sie als Gateway zwischen Dual-Host-Systemen fungiert. 1 ist ein schematisches Diagramm, das ein Dual-Host-System-Layout mit einer einzelnen nichttransparenten Brücke 104 darstellt. 2 zeigt die Konfiguration der nichttransparenten Brücke 104 des Dual-Host-Systems in 1.
  • Das in 1 dargestellte Dual-Host-System umfasst ein primäres Host-System 100A und ein Backup-Host-System 100B, die durch eine einzelne nichttransparente Brücke 104 verbunden sind. Das primäre Host-System 100A umfasst einen primären Prozessor 102A in einem primären Root-Complex 103A, und das Backup-Host-System 100B umfasst einen sekundären Prozessor 102B in einem sekundären Root-Complex 103B. Die nichttransparente Brücke 104 umfasst eine primäre Seite 106, eine sekundäre Seite 108 und einen Memory-Mapped-lnput/Output-Raum (MMI/O-Raum) 110 mit Schattenregistern 112. Die nichttransparente Brücke 104 erscheint nach Enumeration auf jedem Host-System 100A, 10013 als ein PCl-Express-Endpunkt (EP).
  • Das primäre Host-System 100A und ein Backup-Host-System 100B kommunizieren typischerweise miteinander mittels eines Protokolls durch ein Doorbell-Register (nicht gezeigt) und einen Block von Scratchpad-Registern (nicht gezeigt) in dem MMI/O-Raum 110 auf der einzelnen nichttransparenten Brücke 104. Das primäre und das sekundäre Host-System 100A, 100B verwenden Software, gewöhnlich ein Gerätetreiber, um einander Nachrichten zu senden. Ein Nachrichtentyp könnte eine Heartbeat-Nachricht sein, die die Funktionsfähigkeit der Software anzeigt, die auf den Host-Systemen 100A, 100B läuft. Das heißt, wenn eines der Host-Systeme 100A, 100B keinen Heartbeat empfängt, würde dies auf ein katastrophales Versagen des anderen Host-Systems 100A, 100B hinweisen. Eine Heartbeat-Nachricht wird typischerweise von einem Gerätetreiber geliefert, der die Heartbeat-Protokoll-Nachricht in das oder die Scratchpad-Register und anschließend in das Doorbell-Register schreibt, wodurch dem anderen Host ein Interrupt geliefert wird. Das heißt, der Interrupt benachrichtigt das Host-System 100A, 100B, dass die Heartbeat-Nachricht verfügbar ist. Zusätzlich zu den einfachen Heartbeat-Nachrichten kann das Protokoll andere Nachrichtentypen umfassen, wie z. B.: Failover implementieren, Fenster verschieben, Software laden usw.
  • 3 zeigt ein Dual-Host-System mit zwei nichttransparenten Brücken 104A, 104B in einer Back-to-Back-Anordnung (RC---NTB---NTB---RC) gemäß einer Ausführungsform der Erfindung. Wie bei dem in 1 gezeigten Dual-Host-System umfasst dieses Dual-Host-System einen primären Host 100A mit einem primären Prozessor 102A und einem primären Root-Complex 103A und einen Backup-Host 100B mit einem sekundären Prozessor 102B und einem sekundären Root-Complex 103B. Das in 3 gezeigte Dual-Host-System umfasst jedoch zwei nichttransparente Brücken 104A, 104B.
  • Die Konfigurationen der nichttransparenten Brücken 104A, 104B des Dual-Host-Systems in 3 sind in 4 dargestellt. Die erste nichttransparente Brücke 104A umfasst eine erste primäre Seite 106A, eine erste sekundäre Seite 108A und einen ersten Memory-Mapped-lnput/Output-Raum (MMI/O-Raum) 110A mit ersten Schattenregistern 112A. Die zweite nichttransparente Brücke 104B umfasst eine zweite primäre Seite 106B, eine zweite sekundäre Seite 108B und einen zweiten Memory-Mapped-Input/Output-Raum (MMI/O-Raum) 110B mit zweiten Schattenregistern 112B. Die ersten Schattenregister 1 12A umfassen die Doorbell-Register 114A und die Scratchpad-Register 116A, während die zweiten Schattenregister 112B die Doorbell-Register 114B und die Scratchpad-Register 116B umfassen. Die vorliegende Ausführungsform umfasst außerdem eine Proxy-Pakete erzeugende Vorrichtung 120 zwischen den ersten Schattenregistern 112A und den zweiten Schattenregistern 112B. Die Proxy-Pakete erzeugende Vorrichtung 120 wird unten näher erläutert.
  • Durch die Back-to-Back-Anordnung der ersten und der zweiten nichttransparenten Brücke 104A, 104B entfallen Bus-Enumerations-Probleme, die auftreten, wenn das primäre und das Backup-System 100A, 100B nicht zur selben Zeit hochfahren. Eine komplexe Situation kann jedoch in Bezug auf Software auftreten, wenn die nichttransparenten Brücken 104A, 104B Back-to-Back angeordnet werden. Die Enumerationssoftware jedes Host-Systems 100A, 100B hält an dem Endpunkt der nichttransparenten Brücke an, was dazu führt, dass ein unzugänglicher sekundärer Raum zwischen den sekundären Seiten 108A, 108B der zwei Host-Systeme 100A, 100B entsteht. Aus diesem Grund „weiß“ das primäre Host-System 100A nichts von der Doorbell 114B und dem Scratchpad 116B der nichttransparenten Brücke des sekundären Host-Systems 100B. Umgekehrt ist es ebenso. Während Daten zwischen dem primären und dem sekundären Host-System 100A, 100B durch die unzugänglichen sekundären PCIe-Räume verschoben werden können, sind Interrupts nicht in der Lage, sich von einem System zum anderen zu bewegen.
  • Dieses Problem wird durch Ausführungsformen der Erfindung gelöst, indem zwischen den sekundären Seiten 108A, 108B der zwei Host-Systeme 100A, 100B eine Proxy-Pakete erzeugende Vorrichtung 120 geschaffen wird. Die Proxy-Pakete erzeugende Vorrichtung 120 versetzt ein Host-System 100A, 100B in die Lage, ein Interrupt erzeugendes PCIe-Paket durch den unzugänglichen MMI/O-Bereich in die gegenüberliegende nichttransparente Brücke 104A, 104B zu senden. So erhält jedes Host-System 100A, 100B auf wirkungsvolle Weise einen Tunnel in die MMl/O-Räume des anderen Systems 110A, 110B. Der Interrupt kann durch Zugreifen auf und Schreiben in die Scratchpad-Register 116A, 116B und die Interrupt erzeugenden Doorbell-Register 114A, 114B erzeugt werden.
  • Ein Verfahren gemäß einer Ausführungsform der Erfindung kann mithilfe von 4 erklärt werden. Die Proxy-Pakete erzeugende Vorrichtung 120 versetzt jede der Back-to-Back angeordneten nichttransparenten Brücken 104A, 104B in die Lage, das „Eigentum“ an den Back-to-Back-Schattenregistern 112A, 112B auszuhandeln. Wenn sie eine bestätigte Zustandsänderung in einem „gesetzten“ Back-to-Back-Schatten-Doorbell-Register 114A in der ersten nichttransparenten Brücke 104A erkennt, erzeugt die Logik in der ersten nichttransparenten Brücke 104A ein Paket (Proxy-Paket) mit einem Posted Memory Write, das die Back-to-Back-Schattenregister 112A in den Nutzdaten des verzögerten Speicherschreibbefehls enthält. Die erste nichttransparente Brücke 104A sendet weiter das Paket mit dem Posted Memory Write durch den unzugänglichen sekundären Raum. Die zweite nichttransparente Brücke 104B dekodiert den Posted Memory Write als ihren eigenen und aktualisiert anschließend ihre lokalen Schatten-Doorbell-Register 114B dementsprechend. Die zweite nichttransparente Brücke 104B erfasst eine Zustandsänderung des „gesetzten“ Back-to-Back-Schatten-Doorbell-Registers 114B und erzeugt einen Upstream-Interrupt (zum Beispiel MSI/MSI-X oder INTx), je nachdem, welche Interrupt-Vorrichtung gewählt wird. Ausführungsformen der Erfindung umfassen zusätzlich zu der Proxy-Pakete erzeugenden Vorrichtung 120 weitere Register. Beispiele für die zusätzlichen Register werden in den 5 und 6 gezeigt und in den unten stehenden Beispielen näher erklärt.
  • Beispiele
  • Heartbeat-Protokoll
  • In dieser Ausführungsform der Erfindung wird ein Heartbeat-Protokoll von dem primären Host-System 100A zu dem Backup-Host-System 100B übertragen. Ein typisches Heartbeat-Protokoll ermöglicht es dem primären Host-System 100A, das Backup-Host-System B zu informieren, dass es „lebt und gesund ist“. Mit anderen Worten: Zwischen beiden existiert eine funktionsfähige Verbindung. Obwohl das folgende Beispiel einen Heartbeat von dem primären Host-System 100A an das Backup-Host-System 100B veranschaulicht, kann das Heartbeat-Protokoll auch bidirektional sein. Das heißt, das Heartbeat-Protokoll kann so konfiguriert werden, dass es Heartbeat-Nachrichten an das primäre Host-System 100A und das Backup-Host-System 100B sendet und auch von beiden Heartbeat-Nachrichten empfängt.
  • Im ersten Schritt des Verfahrens setzt das primäre Host-System 100A ein oder mehrere vereinbarte Bit(s) in dem ersten Doorbell-Register 114A. Sobald die Hardware des primären Hosts 100A erkennt, dass die erste Doorbell 114A gesetzt wurde, erzeugt sie einen Posted Memory Write (ein Proxy-Interrupt-Paket). Die erste nichttransparente Brücke 104A sendet dann den Posted Memory Write durch den unzugänglichen sekundären Raum an die zweite nichttransparente Brücke 104B auf dem Backup-Host-System 100B. Die Transaktion wird von der sekundären Seite 106B der zweiten nichttransparenten Brücke 104B durch das SB0 1BASE-Fenster der zweiten nichttransparenten Brücke 104B in dem Host-System 100B empfangen.
  • Die Hardware der zweiten nichttransparenten Brücke 104B in dem Backup-Host-System 100B dekodiert dann den Posted Memory Write als ihren eigenen und setzt die äquivalenten Bits in dem primären Doorbell-Register 114B in der zweiten nichttransparenten Brücke 104B in dem Backup-Host-System 100B. Sobald die zweite nichttransparente Brücke 104B erkennt, dass die Bits in dem primären Doorbell-Register 114B gesetzt werden, erzeugt sie einen Upstream-Interrupt, abhängig davon, ob INTx oder MSI oder MSI-X aktiviert und nicht maskiert ist. Dieser Interrupt könnte beispielsweise in vorbestimmten periodischen Abständen gesetzt werden, z. B. jede Sekunde.
  • Offload-Protokoll
  • Ein Offload-Protokoll dient dazu, dass das primäre Host-System 100A dem Backup-Host-System 100B einen Teil der Paketverarbeitung übertragen kann. Grob definiert, umfasst das Offload-Protokoll drei Hauptschritte, von denen jeder typischerweise mehrere Unterschritte umfasst. Die Hauptschritte umfassen: (1) das Senden der zu verarbeitenden Pakete von dem primären Host-System 100A an das Backup-Host-System 100B, (2) das Senden einer Nachricht, die verschiedene Informationen über die Pakete enthält - z. B. wo die Pakete in den Speicher geladen wurden, Länge, Art der erforderlichen Verarbeitung usw. - von dem primären Host-System 100A an das Backup-Host-System 100B und (3) das Senden eines Proxy-Interrupt-Paketes von dem primären Host-System 100A an das Backup-Host-System 100B, um das Backup-Host-System 100B darüber zu informieren, dass Arbeit zu erledigen ist.
  • Senden der zu verarbeitenden Pakete
  • Zuerst schreibt das primäre Host-System 100A die Offload-Pakete in das primäre BAR-2/3-Fenster der ersten nichttransparenten Brücke in dem primären Host-System 100A. Die erste nichttransparente Brücke 104A überführt dann die Pakete an eine vereinbarte Basisadresse PBAR2XLAT und sendet die Pakete. Die zweite nichttransparente Brücke 104B in dem Backup-Host-System 100B empfängt die Pakete an derselben Basisadresse SB23BASE (PBAR2XLAT = SB23BASE). Die Pakete werden dann an die Domäne des Backup-Host-Systems 100B unter Benutzung von SBAR2XLAT überführt und an den Systemspeicher gesendet.
  • Senden einer Nachricht, die genau beschreibt, wo Transaktionen in den Speicher geladen wurden, die Länge, die Art der zu erledigenden Arbeit usw.
  • Das primäre Host-System 100A schreibt eine vereinbarte Nachricht in die ersten Scratchpad-Register 116A in der ersten nichttransparenten Brücke 104A in dem primären Host-System 100A. Wenn die Hardware in der nichttransparenten Brücke 104A einen Schreibvorgang in die Scratchpad-Register 116A erkennt, legt sie einen Posted Memory Write zeitlich fest, dessen Ziel das Scratchpad-Register 116B in dem Backup-Host-System 100B ist - über das Back-to-Back-BAROXLAT. Die Nachricht wird auf der sekundären Seite der zweiten nichttransparenten Brücke 104B auf der gegenüberliegenden Seite des unzugänglichen sekundären Raums durch das SB01BASE-Fenster der zweiten nichttransparenten Brücke 104B in dem Backup-Host-System 100B empfangen. Die Hardware in der nichttransparenten Brücke 104B des Backup-Host-Systems 100B dekodiert den Posted Memory Write als ihren eigenen und setzt das oder die gewünschte(n) Scratchpad-Register-Bit(s) 116B in der nichttransparenten Brücke 104B in dem Backup-Host-System 100B.
  • Senden eines Interrupt-Proxy-Paketes senden, um das Backup-Host-System 100B darüber zu informieren, dass Arbeit zu erledigen ist
  • Das primäre Host-System 100A setzt ein gewähltes Bit in dem Back-to-Back-Doorbell-Register 116A. Die Hardware des primären Host-Systems 100A erkennt, dass die Back-to-Back-Doorbell gesetzt wurde, und erzeugt einen Posted Memory Write, den sie durch den unzugänglichen sekundären Raum zu der zweiten nichttransparenten Brücke 104B des Backup-Host-Systems 100B sendet. Der Posted Memory Write wird von der sekundären Seite 108B der nichttransparenten Brücke 104B durch das SB01BASE-Fenster der nichttransparenten Brücke 104B in dem Backup-Host-System 100B empfangen. Die Hardware in der zweiten nichttransparenten Brücke 104B dekodiert den Posted Memory Write als ihren eigenen und setzt die äquivalenten Bits in dem primären Doorbell-Register 114B. Wenn die Hardware in der zweiten nichttransparenten Brücke 104B erkennt, dass das oder die Bit(s) in der primären Doorbell 104B gesetzt wird oder werden, erzeugt sie einen Upstream-Interrupt, der darauf beruht, ob INTx oder MSI oder MSI-X aktiviert und nicht maskiert ist. Die Interrupt-Dienstroutine des Backup-Host-Systems 100B dekodiert den Interrupt und liest die Nachricht im Scratchpad 116B der nichttransparenten Brücke 104B des Backup-Host-Systems 100B. Diese Nachricht enthält Informationen wie zum Beispiel den Ort und die Länge der zu bearbeitenden Transaktionen und kann beliebige andere relevante Informationen beinhalten, die zur Bearbeitung der Anfrage erforderlich sind. Sobald dies abgeschlossen ist, könnte wahlweise ein Bestätigungspaket an das primäre Host-System 100A gesendet werden.
  • Die hier beschriebenen verschiedenen Ausführungsformen der Erfindung vereinfachen zahlreiche Softwareprobleme bei Dual-Host-Systemen mit nichttransparenten Brücken in Back-to-back-Anordnung. Ohne eine Proxy-Pakete erzeugende Vorrichtung 120 würde die Lösung für das Tunnel-Problem eine hochgradig proprietäre Softwarelösung erfordern, die die ursprüngliche Funktionalität und den ursprünglichen Zweck des Doorbell-Registersatzes 114A, 114B und des Scratchpad-Registersatzes 116A, 116B im Speicher jedes Systems dupliziert. Ein komplexes Protokoll für die Kommunikation der Treiber untereinander wäre erforderlich. Die Folgen wären erhöhte Komplexität, Probleme mit asynchroner Kommunikation, verminderte Wiederverwendbarkeit und Skalierbarkeit von Software sowie längere Debug-Zyklen. Mit der Proxy-Pakete erzeugenden Vorrichtung 120 ist der Gerätetreiber-Entwickler jedoch in der Lage, leichter ein Protokoll zu entwerfen, durch das Heartbeat-Nachrichten und Scratchpad-Daten über die Back-to-Back angeordneten nichttransparenten Brücken 104A, 104B übertragen werden können. Beispielhafte Protokollnachrichten, bei denen dies vorteilhaft wäre, sind unter anderem Host-Failover-Anwendungen, Journal-Anwendungen, Checkpoint-Daten und Offload-Berechnungen wie beispielsweise Kryptografie.
  • Während die Erfindung bezogen auf verschiedene Ausführungsformen der Erfindung beschrieben wurde, wird der Durchschnittsfachmann erkennen, dass die Erfindung nicht auf die beschriebenen Ausführungsformen der Erfindung beschränkt ist, sondern auch mit Abwandlungen und Änderungen im Sinne und innerhalb des Schutzbereichs der angefügten Ansprüche genutzt werden kann. Die Beschreibung ist daher als eine nicht einschränkende Veranschaulichung zu verstehen.

Claims (16)

  1. Datenverarbeitungssystem mit Hosts (100) zur Vermeidung von Bus-Enumerations-Problemen, wenn die Hosts (100) nicht zur selben Zeit hochfahren, das umfasst: einen ersten Host (100A), der eine erste nichttransparente Brücke (104A) umfasst; einen zweiten Host (100B), der eine zweite nichttransparente Brücke (104B) umfasst, wobei die erste nichttransparente Brücke (104A) eine erste primäre Seite (106A) und eine erste sekundäre Seite (108A) umfasst und die zweite nichttransparente Brücke (104B) eine zweite primäre Seite (106B) und eine zweite sekundäre Seite (108B) umfasst, wobei die erste nichttransparente Brücke (104A) einen ersten unzugänglichen Memory-Mapped Input-Output-Bereich, MMI/O-Bereich, (110A) auf der ersten sekundären Seite (108A) umfasst und die zweite nichttransparente Brücke (104B) einen zweiten unzugänglichen MMI/O-Bereich (110B) auf der zweiten sekundären Seite (108B) umfasst, und eine Proxy-Pakete erzeugende Vorrichtung (120) zwischen der ersten sekundären Seite (108A) der ersten nichttransparenten Brücke (104A) und der zweiten sekundären Seite (108B) der zweiten nichttransparenten Brücke (108B), wobei die Proxy-Pakete erzeugende Vorrichtung (120) den ersten Host (100A) und den zweiten Host (100B) in die Lage versetzt, einander ein einen Interrupt erzeugendes Paket zu senden, indem das den Interrupt erzeugende Paket durch den jeweiligen unzugänglichen MMI/O-Bereich (110) an die gegenüberliegende nichttransparente Brücke (104) gesendet wird.
  2. System nach Anspruch 1, wobei der erste unzugängliche MMI/O-Bereich (110A) eine Vielzahl erster Schattenregister (112A) umfasst und der zweite unzugängliche MMI/O-Bereich (110B) eine Vielzahl zweiter Schattenregister (112B) umfasst und das einen Interrupt erzeugende Paket sich von dem ersten (112A) zu dem zweiten (112B) Schattenregister bewegt und umgekehrt.
  3. System nach Anspruch 1, wobei die Proxy-Pakete erzeugende Vorrichtung dafür eingerichtet ist, Heartbeat-, Journal- oder Checkpoint-Datennachrichten zu senden.
  4. System nach Anspruch 2, wobei die ersten Schattenregister (112A) ein erstes Doorbell-Register (114A) und/oder ein erstes Scratchpad-Register (116A) umfassen und die zweiten Schattenregister (112B) ein zweites Doorbell-Register (114B) und/oder ein zweites Scratchpad-Register (116B) umfassen.
  5. System nach Anspruch 1, wobei das einen Interrupt erzeugende Paket einen Posted Memory Write umfasst.
  6. System nach Anspruch 4, wobei die erste nichttransparente Brücke (104A) dafür eingerichtet ist, ein Proxy-Paket zu erzeugen, das als Nutzdaten einen Posted Memory Write enthält, und das Proxy-Paket an die zweite nichttransparente Brücke (104B) zu senden, wenn die erste nichttransparente Brücke (104A) eine bestätigte Zustandsänderung in einem Doorbell-Register (114A) in den ersten Schattenregistern (112A) erkennt.
  7. System nach Anspruch 6, wobei die zweite nichttransparente Brücke (104B) dafür eingerichtet ist, den Posted Memory Write als ihren eigenen zu dekodieren und die zweiten Schattenregister (112B) zu aktualisieren.
  8. System nach Anspruch 7, wobei die zweite nichttransparente Brücke (104B) weiter dafür eingerichtet ist, eine Zustandsänderung eines zweiten Doorbell-Registers (114B) in den zweiten Schattenregistern (112B) zu erkennen und einen Upstream-Interrupt zu erzeugen.
  9. Verfahren zum Verbinden von Hosts (100) in einem Datenverarbeitungssystem nach einem der Ansprüche 1 bis 8 zur Vermeidung von Bus-Enumerations-Problemen, wenn die Hosts (100) nicht zur selben Zeit hochfahren, das umfasst: das Verbinden einer ersten nichttransparenten Brücke (104A) eines ersten Hosts (100A) mit einer zweiten nichttransparenten Brücke (104B) eines zweiten Hosts (100B) durch eine Proxy-Paket-Vorrichtung (120), wobei die erste nichttransparente Brücke (104A) eine erste primäre Seite (106A) und eine erste sekundäre Seite (108A) umfasst und die zweite nichttransparente Brücke (104B) eine zweite primäre Seite (106B) und eine zweite sekundäre Seite (108B) umfasst, wobei die Proxy-Pakete erzeugende Vorrichtung (120) sich zwischen der ersten sekundären Seite (108A) und der zweiten sekundären Seite (108B) befindet, wobei die erste nichttransparente Brücke (104A) einen ersten unzugänglichen Memory-Mapped Input-Output-Bereich, MMI/O-Bereich, (110A) auf der ersten sekundären Seite (108A) umfasst und die zweite nichttransparente Brücke (104B) einen zweiten unzugänglichen MMI/O-Bereich (110B) auf der zweiten sekundären Seite (108B) umfasst, und wobei die Proxy-Pakete erzeugende Vorrichtung (120) den ersten Host (100A) und den zweiten Host (100B) in die Lage versetzt, einander ein einen Interrupt erzeugendes Paket zu senden, indem das den Interrupt erzeugende Paket durch den jeweiligen unzugänglichen MMI/O-Bereich (110) an die gegenüberliegende nichttransparente Brücke (104) gesendet wird.
  10. Verfahren nach Anspruch 9, wobei das den Interrupt erzeugende Paket eine Statusnachricht umfasst, die einen Status eines entsprechenden Hosts (100) angibt.
  11. Verfahren nach Anspruch 10, wobei das Paket eine Heartbeat-, Journal- oder Checkpoint-Datennachricht umfasst.
  12. Verfahren nach Anspruch 10, wobei der erste unzugängliche MMI/O-Bereich (110A) erste Schattenregister (112A) umfasst, und der zweite unzugängliche MMI/O-Bereich (110B) zweite Schattenregister (112B) umfasst und das Paket sich von den ersten Schattenregistern (112A) zu den zweiten Schattenregistern (112B) bewegt.
  13. Verfahren nach Anspruch 9, das weiter das Initiieren eines Protokolls umfasst.
  14. Verfahren nach Anspruch 12, das weiter umfasst: das Setzen einer Zustandsänderungsbestätigung in einem gesetzten Register (114A) in den ersten Schattenregistern (112A) und das Schreiben eines Posted Memory Write, der Nutzdaten umfasst, in die ersten Schattenregister (112A).
  15. Verfahren nach Anspruch 14, das weiter das Dekodieren des Posted Memory Write in der zweiten nichttransparenten Brücke (104B) und das Aktualisieren des zweiten Schattenregisters (112B) umfasst.
  16. Verfahren nach Anspruch 15, das weiter das Erkennen einer Zustandsänderung eines zweiten gesetzten Registers (114B) in den zweiten Schattenregistern (112B) und das Erzeugen eines Upstream-Interrupts umfasst.
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