DE102008005863A1

DE102008005863A1 - Verfahren zum Reparieren eines Halbleiterspeicherbauelements und Halbleiterspeicherbauelement

Info

Publication number: DE102008005863A1
Application number: DE102008005863A
Authority: DE
Inventors: Byeong Hoon Lee; Ki Hong Suwon Kim; Seung Won Seongnam Lee; Sun Kwon Suwon Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2007-02-08
Filing date: 2008-01-15
Publication date: 2008-08-28
Also published as: US20080195893A1; JP2008198192A; KR100833627B1; CN101241769A

Abstract

Ein Halbleiterspeicherbauelement mit ersten Systemdaten und zweiten Systemdaten umfasst eine CPU (13), die basierend auf einem Einschaltsignal, das von einem Host (5) erzeugt wird, ein Rücksetzsignal (RS) erzeugt; eine erste Speichereinheit (15), die mit der CPU (13) kommuniziert und basierend auf dem Rücksetzsignal (RS) und den ersten Systemdaten ein Ausfalldetektionssignal erzeugt, wenn die ersten Systemdaten defekt sind, wobei die erste Speichereinheit (15) die ersten Systemdaten oder die zweiten Systemdaten, die mit den ersten Systemdaten identisch sind, basierend auf dem Ausfalldetektionssignal ausgibt; und eine zweite Speichereinheit (17), die mit der ersten Speichereinheit (15) kommuniziert und die die ersten Systemdaten oder die zweiten Systemdaten speichert.

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Reparieren eines Halbleiterspeicherbauelements und auf ein Halbleiterspeicherbauelement.
Nichtflüchtige Halbleiterspeicherbauelemente, wie z. B. Flashspeicherbauelemente, erhalten Daten auch bei fehlender Energieversorgung. Diese Bauelemente sind in der Verwendung als Speicherbauelemente, die in verschiedenen digitalen elektronischen Produkten, wie beispielsweise PCs, persönliche digitale Assistenten (PDAs), digitalen Kameras, Mobiltelefonen und MP3-Playern, enthalten sind, weit verbreitet. Solche nichtflüchtigen Halbleiterspeicherbauelemente umfassen ein Speicherzellenfeld mit einer Mehrzahl von Blöcken, welche jeweils eine Mehrzahl von Seiten mit Speicherzellen aufweisen, die sich eine einzelne Wortleitung teilen. Diese Bauelemente umfassen auch einen redundanten Block. Wenn ein während der Herstellung verursachter Defekt in einem speziellen Speicherblock detektiert wird, wird der defekte oder schlechte Block durch einen redundanten Block ersetzt, wodurch die Herstellungsfehlerquote reduziert wird. Ein defekter Block, der während der Verwen dung des nichtflüchtigen Speicherbauelements erzeugt wird, wird durch Software-Applikationen als defekter Block behandelt. Es gibt jedoch Umstände, bei denen ein Block, falls der Block an einer bestimmten Position angeordnet ist, nicht als defekter Block behandelt werden kann, die im Block gespeicherten Daten jedoch gelesen werden müssen.
1 zeigt ein Flussdiagramm eines herkömmlichen Verfahrens zum Booten eines Halbleiterspeicherbauelements, wenn angenommen wird, dass Daten, die in einem defekten oder schlechten Speicherblock gespeichert sind, Bootdaten sind. Wenn ein nichtflüchtiges Speicherbauelement mit einem elektronischen System verbunden ist und gebootet wird, kopiert in einem Schritt S10 eine nicht dargestellte Steuereinheit in Reaktion auf ein Rücksetzsignal, wie z. B. ein Kaltstartrücksetzsignal, in einem ersten Speicherblock gespeicherte Bootdaten in einen Speicher, wie z. B. einen Bootspeicher. In einem Schritt S20 detektiert ein nicht dargestellter Fehlerkorrekturcode(ECC)-Detektionsblock, ob die Bootdaten defekt sind. Wenn die Bootdaten nicht defekt sind, wird das elektronische System in einem Schritt S40 zurückgesetzt und das elektronische System startet mit einem Schritt S50. Wenn die Bootdaten defekt sind, wird das Halbleiterspeicherbauelement im Schritt S30 als fehlerhaft behandelt, so dass ein Bootfehler auftritt. In diesem Fall kann es für das elektronische System unmöglich sein, einen Bootfehler über Software zu verarbeiten, da der Zeitpunkt, an welchem die im ersten Block gespeicherten Bootdaten im Schritt S10 in den Speicher kopiert werden, vor dem Rücksetzen des elektronischen Systems liegt, d. h. dem Zeitpunkt, an dem die CPU (zentrale Verarbeitungseinheit) des elektronischen Systems mit einem Rücksetzvorgang beginnt. Einem Speicherbauelement zugeordnete Sicherheitsinformationen, wie beispielsweise Herstellungsdatum, Seriennummer usw., werden normalerweise nur einmal in einem einmal-programmierbaren(OTP)-Block gespeichert. Wenn der OTP-Block der schlechte oder defekte Speicherblock ist, kann das Halbleiter speicherbauelement aufgrund der Unzugänglichkeit der Sicherheitsinformationen während seines Betriebs ausfallen.
Der Erfindung liegt das technische Problem zugrunde, ein Verfahren zum Reparieren eines Halbleiterspeicherbauelements und ein Halbleiterspeicherbauelement bereitzustellen, welche eine Reparatur des Speicherbauelements für den Fall von defekten Speicherblöcken ermöglichen.
Die Erfindung löst dieses Problem durch Bereitstellung eines Verfahrens zum Reparieren eines Halbleiterspeicherbauelements mit den Merkmalen des Patentanspruchs 1 oder 9 und eines Halbleiterspeicherbauelements mit den Merkmalen des Patentanspruchs 6 oder 12.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.
Beispielhafte Ausführungsformen der vorliegenden Erfindung sind auf ein Halbleiterspeicherbauelement gerichtet, das durch Ersetzen eines schlechten Speicherblocks, der während des Bootens entsteht, durch einen anderen Block repariert werden kann. Bei einer beispielhaften Ausführungsform umfasst das Halbleiterspeicherbauelement ein Speicherzellenfeld, das einen ersten Block, der zum Speichern von ersten Systemdaten konfiguriert ist, und einen zweiten Block umfasst, der zum Speichern von zweiten Systemdaten konfiguriert ist, die mit den ersten Systemdaten identisch sind. Eine Steuereinheit kommuniziert mit dem Speicherzellenfeld. Die Steuereinheit ist dazu konfiguriert, die ersten Systemdaten in Reaktion auf ein Rücksetzsignal, das von einem Host ausgegeben wird, zu einer ersten Speichereinheit zu übertragen. Ein ECC-Detektionsblock kommuniziert mit dem Speicherzellenfeld. Der ECC-Detektionsblock ist dazu konfiguriert, ein Ausfalldetektionssignal zu erzeugen, wenn die ersten Systemdaten defekt sind. Die Steuereinheit ist weiter dazu konfiguriert, die zweiten Systemdaten basierend auf dem Empfang des Ausfalldetektionssignals zur ersten Speichereinheit zu übertragen.
Bei einer anderen beispielhaften Ausführungsform umfasst ein zugehöriges Verfahren zum Reparieren eines Halbleiterspeicherbauelements ein Übertragen von ersten Systemdaten zu einer Speichereinheit in Reaktion auf ein Rücksetzsignal von einer Steuereinheit. Von einer Steuereinheit wird bestimmt, ob die ersten Systemdaten defekt sind. Die zweiten Systemdaten, die mit den ersten Systemdaten identisch sind, werden basierend auf einem Ausfalldetektionssignal, das von einem Fehlerkorrekturcode(ECC)-Detektionsblock erzeugt wird, zur Speichereinheit übertragen.
Vorteilhafte, nachfolgend im Detail beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigt/zeigen:
1 ein Flussdiagramm eines Verfahrens zum Booten eines herkömmlichen Halbleiterspeicherbauelements,
2 ein Blockdiagramm eines Halbleiterspeicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung,
3 ein Blockdiagramm einer in 2 dargestellten ersten Speichereinheit,
4 ein schematisches Blockdiagramm eines elektronischen Systems gemäß einer Ausführungsform der vorliegenden Erfindung,
5A bis 5J elektronische Vorrichtungen, welche das in 4 dargestellte System umfassen,
6 ein Flussdiagramm eines Verfahrens zum Reparieren des in 2 und 3 dargestellten Halbleiterspeicherbauelements gemäß einer Ausführungsform der vorliegenden Erfindung und
7 ein Flussdiagramm eines Verfahrens zum Reparieren des in 2 und 3 dargestellten Halbleiterspeicherbauelements gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
Bezugnehmend auf 2 bis 5 umfasst das Halbleiterspeicherbauelement 10 eine Hostschnittstelle 11, eine CPU 13, eine erste Speichereinheit 15, eine zweite Speichereinheit 17 und einen Bus 19. Das Halbleiterspeicherbauelement 10 kann eine Speicherkarte, ein Kompaktflashspeicher, ein Speicherstick, eine Speicherstickduo, eine Multimediakarte (MMC), eine miniaturisierte MMC, eine Sicherheitsdigital(SD)-Karte, eine Mini-SD-Karte, eine Mikro-SD-Karte, z. B. eine Transflash^TM, eine Smartmediakarte oder eine XD-picture Card^TM usw. sein. Das Halbleiterspeicherbauelement 10 kann elektrisch mit einem Speicherslot 201 aus 4 verbunden sein, um Daten, wie z. B. Bilddaten oder Audiodaten, zu speichern, die von einer elektronischen Schaltkreiseinheit 205 über eine in einem Host 5 installierte Kartenschnittstelle 203 ausgegeben werden. Alternativ kann das Speicherbauelement 10 auch dazu konfiguriert werden, gespeicherte Daten zur elektronischen Schaltkreiseinheit 205 des Hosts 5 zu übertragen. Wenn der Host 5 beispielsweise als Videokamera ausgeführt ist, wie in 5A dargestellt ist, kann die elektronische Schaltkreiseinheit 205 einen CMOS-Bildsensor (CIS), einen Bildprozessor und eine digitale Signalverarbeitungseinheit umfassen, um Daten, wie z. B. Bilddaten oder Audiodaten, die von der elektronischen Schaltkreiseinheit 205 ausgegeben werden, über die in 4 dargestellte Kartenschnittstelle 203 an das Speicherbauelement 10 zu übertragen. Das Halbleiterspeicherbauelement 10 kann in einer Videokamera, die in 5A dargestellt ist, einem Fernseher, der in 5B dargestellt ist, einem MP3-Player, der in 5C dargestellt ist, einem Spielgerät, das in 5D dargestellt ist, einem elektronischen Instrument, das in 5E dargestellt ist, einem tragbaren Endgerät, das in 5F dargestellt ist, einem Personalcomputer (PC), der in 5G dargestellt ist, einem persönlichen digitalen Assistenten (PDA), der in 5H dargestellt ist, einem Sprachrecorder, der in 5i dargestellt ist, einer PC-Karte, die in 5J dargestellt ist, usw. installiert werden.
Die Hostschnittstelle 11 überträgt einen Befehl und/oder Daten, die vom Host 5 über den Bus 19 an die CPU 13 ausgegeben werden. Zudem stellt die Hostschnittstelle 11 dem Host 5 über den Bus 19 Daten zur Verfügung, die in der ersten Speichereinheit 15 oder in der zweiten Speichereinheit 17 gespeichert sind. Die CPU 13 erzeugt basierend auf einem vom Host 5 erzeugten Einschaltsignal ein Rücksetzsignal RS, wie beispielsweise ein Kaltstartrücksetzsignal. Das Rücksetzsignal RS kann ein Initialisierungssignal zum Booten eines elektronischen Systems sein, wie beispielsweise des in 4 dargestellten elektronischen Systems 200, welches das Halbleiterspeicherbauelement 10 umfasst, nachdem Energie an das Speicherbauelement 10 angelegt wird, aber bevor das elektronische System startet. Die erste Speichereinheit 15 erzeugt basierend auf dem Rücksetzsignal RS und ersten Systemdaten F_data ein Ausfalldetektionssignal FDS und gibt die ersten Systemdaten F_data oder zweite Systemdaten S_data aus, welche den ersten Systemdaten F_data entsprechen. Die ersten und zweiten Systemdaten, die mitein ander identisch sind, können Bootdaten für das Halbleiterspeicherbauelement 10 bzw. des Halbleiterspeicherbauelements 10 sein. Die Bootdaten werden während eines dem Host 5 zugeordneten Basiseingabe-/Basisausgabeservice(BIOS)-Vorgangs gespeichert oder installiert. Die Bootdaten können beispielsweise Daten umfassen, die der CMOS-Aufbauüberprüfung des Hosts 5, einem Laden einer Interruptbehandlungsroutine und von Bauteiletreibern, einer Initialisierung von Registern und Bauteilmanagementeinheiten, einem Einschaltselbsttest (POST) von Komponenten, wie einem Diskettentreiber oder peripheren Geräten, einer Repräsentation von Systemeinstellungen oder einem Programm für die Starterlaubnis eines Urladeprogramms zugeordnet sind. Alternativ können die ersten und zweiten Systemdaten mit Daten korrespondieren, die in einem OTP-Block des Halbleiterspeicherbauelements 10 gespeichert sind. Die im OTP-Block gespeicherten Daten beziehen sich auf Sicherheitsinformationen des Halbleiterspeicherbauelements 10, die beispielsweise das Herstellungsdatum des Bauelements 10, die Seriennummer des Bauelementeherstellers oder ähnliche Datentypen umfassen.
3 zeigt die erste in 2 dargestellte Speichereinheit 15, welche eine Speicherschnittstelle 101, einen Fehlerkorrekturcode(ECC)-Detektionsblock 103, ein Speicherzellenfeld 105, einen X-Decoder 107, einen V-Decoder 109, einen Seitenpuffer 111 und eine Steuereinheit 113 umfasst. Die Speicherschnittstelle 101 überträgt die ersten Systemdaten F_data oder die zweiten Systemdaten S_data zur CPU 13, zur zweiten Speichereinheit 17 oder zum ECC-Detektionsblock 103. Zudem kann die Speicherschnittstelle 101 Befehle und/oder Daten, die über die CPU 13 empfangen werden, an die Steuereinheit 113 übertragen oder Hauptdaten, wie z. B. über den Host 5 zu übertragende Audio- oder Videodaten, die im Speicherzellenfeld 105 gespeichert sind, werden an die CPU 13 oder den Host 5 übertragen. Der ECC-Detektionsblock 103 detektiert einen Fehler oder einen fehlerfreien Zustand der ersten System daten F_data oder der zweiten Systemdaten S_data in Reaktion auf ein nicht dargestelltes ECC-Detektionsteuersignal, das von der CPU 13 erzeugt wird, und erzeugt ein Ausfalldetektionssignal FDS. Der ECC-Detektionsblock 103 vergleicht einen ECC-Wert, der erzeugt wird, wenn ein erster Block Block 0 des Speicherzellenfelds 105 die ersten Systemdaten F_data schreibt, mit einem ECC-Wert, der erzeugt wird, wenn der ersten Block 0 des Speicherzellenfelds 105 die ersten Systemdaten F_data liest, um das Ausfalldetektionssignal FDS basierend auf dem Detektionsergebnis zu erzeugen.
Wenn der ECC-Wert, der erzeugt wird, wenn die ersten Systemdaten F_data geschrieben werden, gleich dem Wert ist, der erzeugt wird, wenn die ersten Systemdaten F_data gelesen werden, erzeugt der ECC-Detektionsblock 103 ein Ausfalldetektionssignal FDS mit einem ersten logischen Pegel, beispielsweise mit einem hohen logischen Pegel „1". Alternativ erzeugt der ECC-Detektionsblock 103 ein Ausfalldetektionssignal FDS mit einem zweiten logischen Pegel, beispielsweise mit einem niedrigen logischen Pegel „0", wenn der ECC-Wert, der erzeugt wird, wenn die ersten Systemdaten F_data geschrieben werden, nicht gleich dem Wert ist, der erzeugt wird, wenn die ersten Systemdaten F_data gelesen werden.
Das Speicherzellenfeld 105 kann eine Mehrzahl von Blöcken Block 0 bis Block n und einen Red Block 0 aufweisen, wobei jeder Block eine Mehrzahl von Seiten mit einer Mehrzahl von Speicherzellen aufweist, die sich eine einzelne Wortleitung teilen. Ein erster Speicherblock Block 0 speichert die ersten Systemdaten F_data und ein zweiter Block Red Block 0 speichert die zweiten Systemdaten S_data. Der X-Decoder oder Zeilendecoder 107 wählt einen der Blöcke Block 0 bis Block n und Red Block 0 in Reaktion auf eine Blockadresse aus, die von der Steuereinheit 113 erzeugt wird. Basierend auf dieser erzeugten Zeilenadresse wählt der X-Decoder 107 eine der Mehrzahl von Wortleitungen der ausgewählten Blöcke aus. Der Y-Decoder oder Spaltendecoder 109 wählt eine der Mehrzahl von Bitleitungen des ausgewählten Blocks basierend auf einem Spaltenauswahlsignal aus, das vom Steuereinheit 113 erzeugt wird. Der Seitenpuffer 111 liest und verstärkt die in den Zellen gespeicherten Daten, die durch den X-Decoder 107 und den Y-Decoder 109 ausgewählt werden.
Die Steuereinheit 113 überträgt die ersten Systemdaten F_data an die zweite Speichereinheit 17 in Reaktion auf das Rücksetzsignal RS. Die Steuereinheit 113 überträgt die zweiten Systemdaten S_data basierend auf dem Ausfalldetektionssignal FDS, das vom ECC-Detektionsblock 103 erzeugt wird, zur zweiten Speichereinheit 17. Die Steuereinheit 113 umfasst eine Speichereinheit 113-1 und eine Steuereinheit 113-3. Die Speichereinheit 113-1 speichert eine Adresse oder ein Flag, die bzw. das dem ersten Block Block 0 zugeordnet ist, oder eine Adresse oder ein Flag des zweiten Blocks Red Block 0. Die Speichereinheit 113-1 kann als nichtflüchtiges Speicherbauelement implementiert werden, das beispielsweise als ein Masken-ROM, ein elektrisch löschbarer und programmierbarer Nurlesespeicher (EEPROM) oder ein löschbarer und programmierbarer Nurlesespeicher (EPROM) ausgeführt sein kann. Wenn der erste Block Block 0 ein defekter Block ist, kann dass Halbleiterspeicherbauelement 10 der Steuereinheit 113-3 auch während des Rücksetzvorgangs die Adresse des zweiten Blocks Red Block 0 bereitstellen, der ein Ersatz für den ersten Block Block 0 ist.
Wenn die ersten Systemdaten F_data und die zweiten Systemdaten S_data Bootdaten sind und ein Fehler beim Booten des Halbleiterspeicherbauelements 10 erzeugt wird, können diese Bootdaten repariert werden. Insbesondere wenn die ersten Systemdaten F_data und die zweiten Systemdaten S_data mit Daten korrespondieren, die im OTP-Block gespeichert sind, können die ersten Systemdaten F_data durch die zweiten Systemdaten S_data ersetzt und während einer Durchfüh rung einer den ersten Systemdaten F_data zugeordneten Ausfallreaktion repariert werden. Die Steuereinheit 113-3 überträgt die ersten Systemdaten F_data, die mit der Adresse des ersten Blocks Block 0 korrespondieren, zur zweiten Speichereinheit 17 in Reaktion auf das Rücksetzsignal RS. Zudem überträgt die Steuereinheit 113-3 die zweiten Systemdaten S_data, die mit der Adresse des zweiten Blocks Red Block 0 korrespondieren, zur zweiten Speichereinheit 17 basierend auf dem Ausfalldetektionssignal FDS.
Die zweite Speichereinheit 17 speichert die ersten Systemdaten F_data oder die zweiten Systemdaten S_data und kann auch als Systemarbeitsspeicher verwendet werden. Die zweite Speichereinheit 17 kann beispielsweise die ersten Systemdaten F_data oder die zweiten Systemdaten S_data speichern und die ersten Systemdaten F_data oder die zweiten Systemdaten S_data während des Booten des Halbleiterspeicherbauelements 10 zur CPU 13 übertragen, um das Bauelement schneller zu booten. Die zweite Speichereinheit 17 kann als flüchtiger Speicher implementiert werden, da es aufeinanderfolgend die ersten Systemdaten F_data oder die zweiten Systemdaten S_data von der ersten Speichereinheit 15 empfängt und speichert. Der flüchtige Speicher kann beispielsweise als synchroner Speicher mit direktem Zugriff (SRAM) oder als dynamischer Speicher mit direktem Zugriff (DRAM) ausgeführt werden.
6 zeigt ein Flussdiagramm eines Verfahrens zum Reparieren des in 2 und 3 dargestellten Halbleiterspeicherbauelements. Bezugnehmend auf 2, 3 und 6 detektiert die Steuereinheit 113-1 in einem Schritt S100 basierend auf der in der Speichereinheit 113-1 gespeicherten Adresse die mit den Systembootdaten assoziierte Adresse. Wenn die Adresse der Bootdaten die Adresse des ersten Blocks Block 0 ist, kopiert die Steuereinheit 113-3 die ersten Systemdaten F_data in einem Schritt S101 in die zweite Speichereinheit 17. Wenn die Adresse der Bootdaten die Adresse des zweiten Blocks Red_Block 0 ist, kopiert die Steuereinheit 113-3 die zweiten Systemdaten S_data, die der Adresse des zweiten Blocks Red_Block 0 zugeordnet sind, in einem Schritt S105 in die zweite Speichereinheit 17. In einem Schritt S103 bestimmt der ECC-Detektionsblock 103 in Reaktion auf das von der CPU 13 erzeugte ECC-Detektionsteuersignal, ob die in der zweiten Speichereinheit 17 gespeicherten ersten Systemdaten F_data fehlerhaft sind oder nicht. Wenn im Schritt S103 bestimmt wird, dass die ersten Systemdaten F_data fehlerhaft sind, führt die Steuereinheit 113-3 einen Schritt S105 aus und kopiert die zweiten Systemdaten S_data, die der Adresse des zweiten Blocks Red_Block 0 zugeordnet sind, in die zweite Speichereinheit 17. Wenn im Schritt S103 bestimmt wird, dass die ersten Systemdaten F_data fehlerfrei sind, gibt die CPU 13 das System, welches das Halbleiterspeicherbauelement 10 und den Host 5 aufweist, basierend auf den ersten Systemdaten F_data in einem Schritt S111 zum Zurücksetzen frei.
In einem Schritt S107 bestimmt der ECC-Detektionsblock 103 in Reaktion auf das von der CPU 13 erzeugte ECC-Detektionsteuersignal, ob die in der zweiten Speichereinheit 17 gespeicherten zweiten Systemdaten S_data fehlerfrei sind oder nicht. Wenn im Schritt S107 bestimmt wird, dass die zweiten Systemdaten S_data fehlerfrei sind, bestimmt die Steuereinheit 113-3 die dem zweiten Block Red_Block 0 zugeordnete Adresse als die Adresse der Bootdaten und überträgt die Adresse des zweiten Blocks Red_Block 0 im Schritt S109 zur zweiten Speichereinheit 17. Wenn im Schritt S107 bestimmt wird, dass die zweiten Systemdaten S_data fehlerhaft sind, berichtet die CPU 13 in einem Schritt S108 einen Ausfall des Halbleiterspeicherbauelements 10. In einem Schritt S113 gibt die CPU 13 das System, das das Halbleiterspeicherbauelement 10 und den Host 5 umfasst, zum Zurücksetzen unter Verwendung der ersten Systemdaten F_data frei.
7 ist ein Flussdiagramm eines Verfahrens zum Reparieren des in 2 und 3 dargestellten Halbleiterspeicherbauelements. Das Halbleiterspeicherbauelementreparaturverfahren gemäß 7 unterscheidet sich dadurch vom Halbleiterspeicherbauelementreparaturverfahren gemäß 6, dass das in 7 dargestellte Verfahren einen Schritt S205 umfasst. Im Schritt S205 aktualisiert die Steuereinheit 113-3 die im ersten Block Block 0 gespeicherten Daten basierend auf einem Befehl und Daten, die von der CPU 13 ausgegeben werden, wenn die ersten Systemdaten F_data fehlerhaft sind. Insbesondere detektiert die Steuereinheit 113-3 im Schritt S200 die Adresse der Bootdaten basierend auf der in der Speichereinheit 113-1 gespeicherten Adresse. Wenn die Adresse der Bootdaten die Adresse des ersten Blocks Block 0 ist, kopiert die Steuereinheit 113-3 die ersten Systemdaten F_data, die der Adresse des ersten Blocks 0 zugeordnet sind, im Schritt S201 in die zweite Speichereinheit 17. Wenn die Adresse der Bootdaten mit der Adresse des zweiten Blocks Red_Block 0 korrespondiert, kopiert die Steuereinheit 113-3 die zweiten Systemdaten S_data, die der Adresse des zweiten Blocks Red_Block 0 zugeordnet sind, im Schritt S209 in die zweite Speichereinheit 17.
Im Schritt S203 bestimmt der ECC-Detektionsblock 103 in Reaktion auf das von der CPU 13 erzeugte, nicht dargestellte ECC-Detektionsteuersignal, ob die in der zweiten Speichereinheit 17 gespeicherten ersten Systemdaten F_data fehlerhaft sind oder nicht. Wenn im Schritt S203 bestimmt wird, dass die ersten Systemdaten F_data fehlerhaft sind, führt die Steuereinheit 113-3 im Schritt S205 eine Aktualisierung der im ersten Block Block 0 gespeicherten Daten basierend auf einem nicht dargestellten Befehl und nicht dargestellten Daten durch, welche von der CPU 13 ausgegeben werden. Wenn im Schritt S203 bestimmt wird, dass die ersten Systemdaten F_data fehlerfrei sind, gibt die CPU 13 das System, welches das Halbleiterspeicherbauelement 10 und den Host 5 aufweist, basierend auf den ersten Systemdaten F_data im Schritt S215 zum Zurücksetzen frei und das System startet mit Schritt S217. Im Schritt S207 bestimmt der ECC-Detektionsblock 103 in Reaktion auf das von der CPU 13 erzeugte nicht dargestellte ECC-Detektionsteuersignal, ob die aktualisierten ersten Systemdaten F_data fehlerhaft sind oder nicht.
Wenn im Schritt S207 bestimmt wird, dass die aktualisierten ersten Systemdaten F_data fehlerhaft sind, führt die Steuereinheit 113-3 den Schritt S209 aus. Wenn im Schritt S207 bestimmt wird, dass die aktualisierten ersten Systemdaten F_data fehlerfrei sind, führt die CPU 13 den Schritt S215 aus und startet das System mit dem Schritt S217. Im Schritt S211 bestimmt der ECC-Detektionsblock 103 in Reaktion auf das von der CPU 13 erzeugte, nicht dargestellte ECC-Detektionsteuersignal, ob die in der zweiten Speichereinheit 17 gespeicherten zweiten Systemdaten S_data fehlerfrei sind oder nicht. Wenn im Schritt S211 bestimmt wird, dass die zweiten Systemdaten S_data fehlerfrei sind, bestimmt die Steuereinheit 113-3 die dem zweiten Block Red_Block 0 zugeordnete Adresse als die Adresse der Bootdaten und überträgt diese Adresse des zweiten Blocks Red_Block 0 im Schritt S213 zur zweiten Speichereinheit 17 und die CPU führt Schritt S215 aus. Das System mit dem Halbleiterspeicherbauelement 10 startet mit dem Schritt S217. Wenn im Schritt S211 bestimmt wird, dass die zweiten Systemdaten S_data fehlerhaft sind, berichtet die CPU 13 im Schritt S212 einen Ausfall des Halbleiterspeicherbauelements 10.
Wie oben ausgeführt, kann der defekte Block durch Ersetzen durch einen anderen Block repariert werden, wenn ein defekter oder schlechter Block während des Bootvorgangs des Systems erzeugt wird, das ein Halbleiterspeicherbauelement gemäß der vorliegenden Erfindung umfasst. Zusätzlich kann der OTP-Block durch Ersetzen durch einen anderen Block repariert werden, wenn der OTP-Block während des Zurücksetzens des Halbleiterspeicherbauelements der defekte Block ist.

Claims

Verfahren zum Reparieren eines Halbleiterspeicherbauelements mit einem defekten Speicherzellenblock mit den Schritten: – Übertragen von ersten Systemdaten zu einer Speichereinheit (17) in Reaktion auf ein Rücksetzsignal (RS) von einer Steuereinheit (113), – Bestimmen, ob die ersten Systemdaten defekt sind unter Verwendung der Steuereinheit (113), und – Übertragen von zweiten Systemdaten an die Speichereinheit (17), die mit den ersten Systemdaten identisch sind, basierend auf einem Ausfalldetektionssignal, das von einem Fehlerkorrekturcode(ECC)-Detektionsblock (103) erzeugt wird, der mit der Steuereinheit (113) kommuniziert.
Verfahren nach Anspruch 1, wobei die ersten Systemdaten in einem ersten Block eines Speicherzellenfelds gespeichert sind und die zweiten Systemdaten in einem zweiten Block des Speicherzellenfelds gespeichert sind.
Verfahren nach Anspruch 1 oder 2, wobei das Rücksetzsignal in Reaktion auf ein von einem Host bereitgestellten Einschaltsignal erzeugt wird.
Verfahren nach einem der Ansprüche 1 bis 3, wobei das Rücksetzsignal von einem Host erzeugt wird.
Verfahren nach einem der Ansprüche 1 bis 4, wobei die ersten Systemdaten und die zweiten Systemdaten mit Bootdaten des Halbleiterspeicherbauelements und/oder mit Daten korrespondieren, die in einem einmal-programmierbaren(OTP)-Block gespeichert sind.
Halbleiterspeicherbauelement, umfassend: – ein Speicherzellenfeld (105), das einen ersten Block umfasst, der zum Speichern von ersten Systemdaten ausgebildet ist, und einen zweiten Block umfasst, der zum Speichern von zweiten Systemdaten ausgebildet ist, die mit den ersten Systemdaten identisch sind, – eine Steuereinheit (113), die mit dem Speicherzellenfeld (105) kommuniziert, wobei die Steuereinheit (113) dazu ausgebildet ist, die ersten Systemdaten in Reaktion auf ein Rücksetzsignal (RS), das von einem Host (5) ausgegeben wird, zu einer ersten Speichereinheit (17) zu übertragen, und – einen ECC-Detektionsblock (103), der mit dem Speicherzellenfeld (105) kommuniziert, wobei der ECC-Detektionsblock (103) dazu ausgebildet ist, ein Ausfalldetektionssignal (FDS) zu erzeugen, wenn die ersten Systemdaten defekt sind, wobei die Steuereinheit (113) weiter dazu ausgebildet ist, die zweiten Systemdaten basierend auf einem Empfang des Ausfalldetektionssignals (FDS) zur ersten Speichereinheit (17) zu übertragen.
Halbleiterspeicherbauelement nach Anspruch 6, wobei die Steuereinheit weiter umfasst: – eine zweite Speichereinheit (113-1), die eine Adresse speichert, die dem ersten Block zugeordnet ist, und die eine Adresse speichert, die dem zweiten Block zugeordnet ist, und – eine Steuereinheit (113-3), die dazu ausgebildet ist, die der Adresse des ersten Blocks zugeordneten ersten Systemdaten in Reaktion auf das Rücksetzsignal zu der ersten Speichereinheit zu übertragen, wobei die Steuereinheit weiter dazu ausgebildet ist, die der Adresse des zweiten Blocks zugeordneten zweiten Systemdaten basierend auf dem Ausfalldetektionssignal zu der ersten Speichereinheit zu übertragen.
Halbleiterspeicherbauelement nach Anspruch 6 oder 7, wobei das Halbleiterspeicherbauelement ein Flash-EEPROM ist.
Verfahren zum Reparieren eines Halbleiterspeicherbauelements mit den Schritten: – Erzeugen eines Rücksetzsignals basierend auf einem Einschaltsignal, das von einem Host mit einer CPU bereitgestellt wird, – Erzeugen eines Ausfalldetektionssignals, wenn erste Systemdaten defekt sind, – Anlegen des Ausfalldetektionssignals an die CPU, – Ausgeben der ersten Systemdaten oder von zweiten Systemdaten, die mit den ersten Systemdaten identisch sind, basierend auf dem Rücksetzsignal und dem Ausfalldetektionssignal unter Verwendung einer ersten Speichereinheit, – Speichern der ersten Systemdaten oder der zweiten Systemdaten in einer zweiten Speichereinheit, und – Booten des Halbleiterspeicherbauelements basierend auf den ersten Systemdaten oder den zweiten Systemdaten, die in der zweiten Speichereinheit gespeichert sind, unter Verwendung der CPU.
Verfahren nach Anspruch 9, wobei das Ausfalldetektionssignal von einem Fehlerkorrekturcodedetektionsblock erzeugt wird, wobei das Ausgeben der ersten Systemdaten oder der zweiten Systemdaten umfasst: – Übertragen der ersten Systemdaten zur zweiten Speichereinheit in Reaktion auf das Rücksetzsignal unter Verwendung einer Steuereinheit und – Übertragen der zweiten Systemdaten zur zweiten Speichereinheit unter Verwendung der Steuereinheit.
Verfahren nach Anspruch 9 oder 10, wobei die ersten Systemdaten und die zweiten Systemdaten mit Bootdaten des Halbleiterspeicherbauelements und/oder mit Daten korrespondieren, die in einem einmal-programmierbaren(OTP)-Block gespeichert sind.
Halbleiterspeicherbauelement mit ersten Systemdaten und zweiten Systemdaten, umfassend: – eine CPU (13), die basierend auf einem Einschaltsignal, das von einem Host (5) erzeugt wird, ein Rücksetzsignal (RS) erzeugt, – eine erste Speichereinheit (15), die mit der CPU (13) kommuniziert und die basierend auf dem Rücksetzsignal (RS) und den ersten Systemdaten ein Ausfalldetektionssignal (FDS) erzeugt, wenn die ersten Systemdaten defekt sind, wobei die erste Speichereinheit (15) die ersten Systemdaten oder die zweiten Systemdaten, die mit den ersten Systemdaten identisch sind, basierend auf dem Ausfalldetektionssignal (FDS) ausgibt, und – eine zweite Speichereinheit (17), die mit der ersten Speichereinheit (15) kommuniziert und die die ersten Systemdaten oder die zweiten Systemdaten speichert.
Halbleiterspeicherbauelement nach Anspruch 12, wobei die erste Speichereinheit umfasst: – ein Speicherzellenfeld (105), das einen ersten Block umfasst, der zum Speichern der ersten Systemdaten ausgebil det ist, und einen zweiten Block umfasst, der zum Speichern der zweiten Systemdaten ausgebildet ist, – einen ECC-Detektionsblock (103), der in Reaktion auf ein ECC-Detektionsteuersignal, das von der CPU (13) erzeugt wird, detektiert, ob die ersten Systemdaten oder die zweiten Systemdaten defekt sind, wobei der ECC-Detektionsblock das Ausfalldetektionssignal erzeugt, und – eine Steuereinheit (113), die in Reaktion auf das Rücksetzsignal die ersten Systemdaten zur zweiten Speichereinheit überträgt, wobei die Steuereinheit zudem die zweiten Systemdaten basierend auf dem vom ECC-Detektionsblock erzeugten Ausfalldetektionssignal zur zweiten Speichereinheit überträgt.
Halbleiterspeicherbauelement nach Anspruch 13, wobei die Steuereinheit umfasst: – eine Speichereinheit (113-1), welche eine Adresse speichert, die dem ersten Block zugeordnet ist, oder eine Adresse speichert, die dem zweiten Block zugeordnet ist, und – eine Steuereinheit (113-3), die mit der Speichereinheit kommuniziert, wobei die Steuereinheit die durch die Adresse des ersten Blocks angezeigten ersten Systemdaten in Reaktion auf das Rücksetzsignal zu der zweiten Speichereinheit überträgt und die durch die Adresse des zweiten Blocks angezeigten zweiten Systemdaten zur zweiten Speichereinheit basierend auf dem Ausfalldetektionssignal des ECC-Detektionsblocks überträgt.
Halbleiterspeicherbauelement nach einem der Ansprüche 12 bis 14, wobei die ersten Systemdaten und die zweiten Systemdaten mit Bootdaten des Halbleiterspeicherbauelements und/oder mit Daten korrespondieren, die in einem OTP-Block gespeichert sind.