DE102007041155B4

DE102007041155B4 - LDO with high dynamic range of load current and low power consumption

Info

Publication number: DE102007041155B4
Application number: DE102007041155A
Authority: DE
Inventors: Johannes Gerber; Vadim Valerievich Ivanov; Rüdiger Kuhn
Original assignee: Texas Instruments Deutschland GmbH
Current assignee: Texas Instruments Deutschland GmbH
Priority date: 2007-08-30
Filing date: 2007-08-30
Publication date: 2012-06-14
Anticipated expiration: 2027-08-31
Also published as: DE102007041155A1; US20090096433A1; WO2009027467A1; US7714552B2

Abstract

Elektronische Vorrichtung mit einem LDO-Regler für unterschiedliche Lasten, wobei der LDO-Regler umfasst: einen Hauptversorgungsspannungsknoten (AVDD), der so eingerichtet ist, dass er mit einer Hauptversorgungsspannung gekoppelt werden kann, einen Ausgangsknoten (Vout) zur Bereitstellung einer Sekundärversorgungsspannung und eines Laststroms (Iload), eine Arbeitsstromquelle (Ib1) zur Erzeugung eines Arbeitsstroms, und eine Verstärkungsstufe (GS), die mit der Arbeitsstromquelle gekoppelt und so konfiguriert ist, dass sie den maximal verfügbaren Laststrom erhöht, wobei die Verstärkungsstufe (GS) einen ersten MOS-Transistor (MN1) umfasst, der in schwacher Inversion vorgespannt und mit einem Stromspiegel gekoppelt ist, um durch den ersten MOS-Transistor einen Drain-Strom in den Ausgangsknoten zu spiegeln, bei dem die Gate-Source-Spannung des ersten MOS-Transistors (MN1) als Reaktion auf einen abnehmenden Sekundärversorgungsspannungspegel an dem Ausgangsknoten (Vout) erhöht werden kann, um die Stärke des verfügbaren Laststroms (Iload) zu erhöhen, wobei der Stromspiegel einen als Diode geschalteten vierten MOS-Transistor (MP4) und einen fünften MOS-Transistor (MP5) mit einem Gate...Electronic device with an LDO regulator for different loads, the LDO regulator comprising: a main supply voltage node (AVDD), which is set up so that it can be coupled to a main supply voltage, an output node (Vout) for providing a secondary supply voltage and a load current (Iload), an operating current source (Ib1) for generating an operating current, and an amplification stage (GS), which is coupled to the operating current source and is configured to increase the maximum available load current, the amplification stage (GS) having a first MOS transistor (MN1), which is biased in weak inversion and coupled to a current mirror in order to mirror a drain current into the output node through the first MOS transistor, at which the gate-source voltage of the first MOS transistor (MN1) in response to a decreasing secondary supply voltage level at the output node (Vout) can be increased to to increase the strength of the available load current (Iload), the current mirror having a fourth MOS transistor (MP4) connected as a diode and a fifth MOS transistor (MP5) with a gate ...

Description

Die vorliegende Erfindung betrifft allgemein einen LDO zur Verwendung in einer elektronischen Vorrichtung. Insbesondere betrifft die vorliegende Erfindung einen LDO-Regler mit einem großen Dynamikbereich für unterschiedliche Lasten.The present invention generally relates to an LDO for use in an electronic device. In particular, the present invention relates to an LDO regulator with a large dynamic range for different loads.

Ein Schlüsselparameter für Mikrocontroller basierte Anwendungen sowie für fast alle gegenwärtigen und zukünftigen Anwendungen, einschließlich tragbarer bzw. mobiler elektronischer Vorrichtungen, ist der Stromverbrauch in einer Niedrigleistungsbetriebsart (LPM, engl. „low power mode”). Während sich das entsprechende elektronische System in einer derartigen Niedrigleistungsbetriebsart befindet, ist die CPU typischerweise im Leerlauf, d. h. sie führt kein Programm aus, und das System verbraucht lediglich einen absoluten Minimalstrom, der lediglich so hoch ist, wie es für die Aufrechterhaltung der Betriebsbereitschaft des Systems erforderlich ist. Einige Anwendungen benötigen Spannungsregler mit geringem Spannungsabfall (LDOs, engl. „low drop out voltage regulators”) zur Bereitstellung von geregelten Versorgungsspannungen. Die von dem LDO bereitgestellte, geregelte Versorgungsspannung muss selbst während einer LPM-Phase aufrechterhalten bleiben. Da der Versorgungsstrom begrenzt und die wertvollste Ressource des Systems ist, muss der von dem LDO während LPM-Phasen verbrauchte Versorgungsstrom extrem niedrig sein. Während LPM-Phasen wird erwartet, dass der LDO Ströme verbraucht und bereitstellt, die lediglich eine Stärke im nA-Bereich aufweisen. Es kann jedoch spezielle Situationen geben, in denen der LDO selbst in der LPM Ströme bereitstellen muss, die in höheren Größenordnungen liegen können, zum Beispiel einige Dutzend von μA während einer LPM-Phase.A key parameter for microcontroller-based applications, as well as for almost all current and future applications, including portable and mobile electronic devices, is power consumption in a low power mode (LPM). While the corresponding electronic system is in such a low power mode, the CPU is typically idle, i. H. it does not execute a program, and the system only consumes an absolute minimum current that is only as high as necessary to maintain the operational readiness of the system. Some applications require low drop out voltage regulators (LDOs) to provide regulated supply voltages. The regulated supply voltage provided by the LDO must remain maintained even during an LPM phase. Since the supply current is limited and the system's most valuable resource, the supply current consumed by the LDO during LPM phases must be extremely low. During LPM phases, the LDO is expected to consume and provide currents that only have a magnitude in the nA range. However, there may be special situations in which the LDO itself must provide currents in the LPM that may be higher in magnitude, for example, tens of μA during an LPM phase.

Aus der DE 691 15 551 T2 ist eine elektronische Vorrichtung mit einem Spannungsregler für unterschiedliche Lasten bekannt. Der Spannungsregler umfasst einen Hauptversorgungsspannungsknoten, der so eingerichtet ist, dass er mit einer Hauptversorgungsspannung gekoppelt werden kann. Weiter ist ein Ausgangsknoten zur Bereitstellung einer Sekundärversorgungsspannung und eines Laststroms, eine Arbeitsstromquelle zur Erzeugung eines Arbeitsstroms und eine Verstärkungsstufe, die mit der Arbeitsstromquelle gekoppelt ist, auf. Die Arbeitsstromquelle ist so konfiguriert, dass sie den maximal verfügbaren Laststrom erhöht. Die Verstärkungsstufe umfasst einen ersten MOS-Transistor, der mit einem Stromspiegel gekoppelt ist, um durch den ersten MOS-Transistor einen Drain-Strom in den Ausgangsknoten zu spiegeln. Die Gate-Source-Spannung des ersten MOS-Transistors wird in Reaktion auf einen abnehmenden Sekundärversorgungsspannungspegel an dem Ausgangsknoten erhöht, um die Stärke des verfügbaren Laststroms zu erhöhen.From the DE 691 15 551 T2 For example, an electronic device with a voltage regulator for different loads is known. The voltage regulator includes a main supply voltage node configured to be coupled to a main supply voltage. Further, an output node for providing a secondary supply voltage and a load current, a working current source for generating a working current and an amplification stage, which is coupled to the working current source on. The working current source is configured to increase the maximum available load current. The amplification stage includes a first MOS transistor coupled to a current mirror to mirror a drain current through the first MOS transistor into the output node. The gate-source voltage of the first MOS transistor is increased in response to a decreasing secondary supply voltage level at the output node to increase the magnitude of the available load current.

Aus der US 6 864 725 B2 ist eine Buffer-Schaltung mit niedriger Stromaufnahme und großem Referenzspannungseingangsbereich bekannt. Der hier offenbarte Buffer verwendet N- und P-Kanaldifferenzstufen, wobei deren Ausgänge miteinander gekoppelt sind. Eine selbstjustierende Arbeitspunkteinstellung verhilft dazu, die Stromaufnahme zu reduzieren. Die Kombination von N- und P-Kanaldifferenzstufen sorgt für eine Symmetrie über den weiten Bereich von Referenzspannungen und Versorgungsspannungen. Zur selbst regelnden Arbeitspunkteinstellung wird unter anderem offenbart, dass der Source-Anschluss eines Transistors der Differenzstufe mit einem Kontrollgate eines Transistors, der als Stromquelle an das Differenzpaar gekoppelt ist, zusammengeschlossen wird.From the US Pat. No. 6,864,725 B2 For example, a buffer circuit with low power consumption and a large reference voltage input range is known. The buffer disclosed here uses N and P channel difference stages with their outputs coupled together. A self-adjusting operating point setting helps to reduce power consumption. The combination of N- and P-channel differential stages ensures symmetry over the wide range of reference voltages and supply voltages. For self-regulating operating point setting is disclosed, inter alia, that the source terminal of a transistor of the differential stage with a control gate of a transistor which is coupled as a current source to the differential pair, is combined.

Aus „A CMOS Analog Circuit for Gaussian Functions” in IEEE T. an Circuits and Systems – II: Analog and Digital Signal Processing, Vol. 43, No. 1, S. 70–71, January 1996 von Madrenas et al. ist eine analoge CMOS-Schaltung zur Implementierung von Gauss-Funktionen bekannt. Hier wird unter anderem offenbart, dass ein Stromspiegel mit zwei Widerständen gekoppelt werden kann, die in Serie zu den Kanälen der Transistoren des Stromspiegels liegen.From "A CMOS Analog Circuit for Gaussian Functions" in IEEE T. to Circuits and Systems - II: Analog and Digital Signal Processing, Vol. 1, pp. 70-71, January 1996 by Madrenas et al. An analog CMOS circuit for implementing Gaussian functions is known. Among other things, it is disclosed herein that a current mirror may be coupled to two resistors which are in series with the channels of the transistors of the current mirror.

Die zuvor genannten Druckschriften offenbaren jedoch keinen LDO mit ausreichend großem Dynamikbereich des Laststroms und geringem Stromverbrauch.However, the aforementioned references do not disclose an LDO having a sufficiently large dynamic range of the load current and low power consumption.

Es ist ein Ziel der vorliegenden Erfindung, eine elektronische Vorrichtung mit einem LDO bereitzustellen, der einen großen Dynamikbereich des Laststroms bereitstellt, während er selbst einen äußerst geringen Stromverbrauch hat.It is an object of the present invention to provide an electronic device having an LDO that provides a large dynamic range of the load current while having extremely low power consumption by itself.

Entsprechend stellt die vorliegende Erfindung eine elektronische Vorrichtung mit einem LDO Regler für unterschiedliche Lasten bereit. Der LDO-Regler umfasst einen Hauptversorgungsspannungsknoten, der so eingerichtet Ist, dass er mit einer Hauptversorgungsspannung gekoppelt werden kann, und einen Ausgangsknoten zur Bereitstellung einer Sekundärversorgungsspannung und eines Laststroms. Eine Arbeitsstromquelle erzeugt einen Arbeitsstrom, und eine Verstärkungsstufe ist mit der Arbeitsstromquelle gekoppelt und so konfiguriert, dass sie den maximal verfügbaren Laststrom erhöht. Die Verstärkungsstufe umfasst einen ersten MOS-Transistor, der in schwacher Inversion („weak inversion”) vorgespannt und mit einem Stromspiegel gekoppelt ist, um durch den ersten MOS-Transistor einen Drain-Strom in den Ausgangsknoten zu spiegeln. Des Weiteren kann die Gate-Source-Spannung des ersten MOS-Transistors als Reaktion auf einen abnehmenden Sekundarversorgungsspannungspegel an dem Ausgangsknoten erhöht werden, um die Stärke des verfügbaren Laststroms zu erhöhen. Der von der Arbeitsstromquelle erzeugte Arbeitsstrom wird zur Ansteuerung des ersten MOS-Transistors verwendet, und der Drain-Strom des ersten MOS-Transistors wird dann unter Verwendung des Stromspiegels gespiegelt, so dass der an dem Ausgangsknoten empfangene Strom proportional zu dem Arbeitsstrom ist. Die Spannung an dem Ausgangsknoten (die Sekundärversorgungsspannung) nimmt dann ab, was zu einem Anstieg der Gate-Source-Spannung des ersten MOS-Transistors führt, da der erste MOS-Transistor in schwacher Inversion vorgespannt ist (d. h. die an dem ersten MOS-Transistor angelegte Gate-Spannung ist niedriger als dessen Schwellspannung). Dies wiederum bedeutet, dass der von dem ersten MOS-Transistor in den Ausgangsknoten gespiegelte Strom zunimmt, wodurch die Stärke des Laststroms an dem Ausgangsknoten zunimmt. Auf diese Weise benötigt der LDO-Regler für seinen Eigenbetrieb lediglich äußerst wenig Strom (z. B. circa 100 nA bis 300 nA) und kann trotzdem einen Strom von einigen Dutzend μA (zum Beispiel 30 μA) als Laststrom steuern, wenn er sich in Niedrigleistungsbetriebsart (LPM) befindet. Anders ausgedrückt, die vorliegende Erfindung gestattet die Verwendung des niedrigsten Versorgungsstroms, kann aber ebenfalls Lastströme bereitstellen, die Größenordnungen höher sind als im unbelasteten Fall.Accordingly, the present invention provides an electronic device with an LDO regulator for different loads. The LDO regulator includes a main supply voltage node configured to be coupled to a main supply voltage and an output node for providing a secondary supply voltage and a load current. A working current source generates a working current, and an amplifying stage is coupled to the working current source and configured to increase the maximum available load current. The amplification stage includes a first MOS transistor biased in weak inversion and coupled to a current mirror to mirror a drain current through the first MOS transistor into the output node. Furthermore, the gate-source voltage of the first MOS transistor may be increased in response to a decreasing secondary supply voltage level at the output node to increase the magnitude of the available load current. The one of the Working current source generated operating current is used to drive the first MOS transistor, and the drain current of the first MOS transistor is then mirrored using the current mirror, so that the current received at the output node is proportional to the working current. The voltage at the output node (the secondary supply voltage) then decreases, resulting in an increase in the gate-source voltage of the first MOS transistor, since the first MOS transistor is biased in weak inversion (ie, at the first MOS transistor applied gate voltage is lower than its threshold voltage). This, in turn, means that the current mirrored by the first MOS transistor into the output node increases, thereby increasing the magnitude of the load current at the output node. In this way, the LDO regulator requires very little power for its own operation (eg, about 100 nA to 300 nA), and yet it can control a current of tens of μA (for example, 30 μA) as the load current when it is in Low Power Mode (LPM) is located. In other words, the present invention allows the use of the lowest supply current, but can also provide load currents that are orders of magnitude higher than in the unloaded case.

Vorzugsweise hat der erste MOS-Transistor ein mit einem Konstantreferenzspannungspegel gekoppeltes Gate und eine mit einem ersten Knoten gekoppelte Source. Der Spannungspegel des ersten Knotens kann als Reaktion auf den abnehmenden Sekundärversorgungsspannungspegel an dem Ausgangsknoten abfallen. Somit kann der Sekundärversorgungsspannungspegel an dem Ausgangsknoten an die Verstärkungsstufe rückgekoppelt werden, was zu einer Abnahme der Spannung an dem ersten Knoten führt, wenn der Spannungspegel an dem Ausgangsknoten abnimmt. Dies führt zu einer weiteren Zunahme der Gate-Source-Spannung des ersten MOS-Transistors.Preferably, the first MOS transistor has a gate coupled to a constant reference voltage level and a source coupled to a first node. The voltage level of the first node may drop in response to the decreasing secondary supply voltage level at the output node. Thus, the secondary supply voltage level at the output node may be fed back to the gain stage, resulting in a decrease in the voltage at the first node as the voltage level at the output node decreases. This leads to a further increase in the gate-source voltage of the first MOS transistor.

Die Verstärkungsstufe kann ferner einen zweiten MOS-Transistor und einen dritten MOS-Transistor umfassen. Der zweite MOS-Transistor kann so angeordnet sein, dass er ein mit dem Ausgangsknoten gekoppeltes Gate hat, wobei eine Source des zweiten MOS-Transistors und ein Drain des dritten MOS-Transistors mit dem ersten Knoten gekoppelt sind. Ein Drain des zweiten MOS-Transistors kann mit der Arbeitsstromquelle gekoppelt sein, und ein Gate des dritten MOS-Transistors kann mit dem Drain des zweiten MOS-Transistors gekoppelt sein. Die Sekundärversorgungsspannung an dem Ausgangsknoten ist dann die an das Gate des zweiten MOS-Transistors angelegte Spannung. Somit nimmt die Gate-Spannung des zweiten MOS-Transistors ab, wenn die Sekundärversorgungsspannung abnimmt, und die Stärke des Stroms von der Arbeitsstromquelle durch den zweiten MOS-Transistor nimmt ab, was zu einer Spannungsabnahme an dem ersten Knoten führt.The amplification stage may further comprise a second MOS transistor and a third MOS transistor. The second MOS transistor may be arranged to have a gate coupled to the output node, wherein a source of the second MOS transistor and a drain of the third MOS transistor are coupled to the first node. A drain of the second MOS transistor may be coupled to the working current source, and a gate of the third MOS transistor may be coupled to the drain of the second MOS transistor. The secondary supply voltage at the output node is then the voltage applied to the gate of the second MOS transistor. Thus, the gate voltage of the second MOS transistor decreases as the secondary supply voltage decreases, and the magnitude of the current from the working current source through the second MOS transistor decreases, resulting in a decrease in the voltage at the first node.

Der Stromspiegel umfasst vorzugsweise einen als Diode geschalteten vierten MOS-Transistor und einen fünften MOS-Transistor mit einem Gate, das mit einem Gate des vierten MOS-Transistors gekoppelt und in schwacher Inversion vorgespannt ist. Ein Drain des vierten MOS-Transistors kann dann mit einem Drain des ersten MOS-Transistors und eine Source des vierten MOS-Transistors mit einem Widerstandselement gekoppelt sein, so dass die Gate-Source-Spannung des fünften MOS-Transistors den kombinierten Spannungen aus Gate-Source-Spannung des vierten MOS-Transistors und einem Spannungsabfall über das Widerstandselement entspricht. Der vierte und der fünfte MOS-Transistor bilden dann den Stromspiegel und spiegeln den Strom von dem ersten MOS-Transistor in den Ausgangsknoten.The current mirror preferably comprises a diode connected fourth MOS transistor and a fifth MOS transistor having a gate coupled to a gate of the fourth MOS transistor and biased in weak inversion. A drain of the fourth MOS transistor may then be coupled to a drain of the first MOS transistor and a source of the fourth MOS transistor may be coupled to a resistive element, such that the gate-source voltage of the fifth MOS transistor corresponds to the combined voltages of gate voltage. Source voltage of the fourth MOS transistor and a voltage drop across the resistor element corresponds. The fourth and fifth MOS transistors then form the current mirror and mirror the current from the first MOS transistor into the output node.

In einem Aspekt der vorliegenden Erfindung wird ein sechster MOS-Transistor bereitgestellt. Das Gate des dritten MOS-Transistors kann dann durch den sechsten MOS-Transistor mit dem Drain des dritten MOS-Transistors gekoppelt sein. Ein Drain des sechsten MOS-Transistors ist mit dem Gate des dritten MOS-Transistors gekoppelt, und eine Source des sechsten MOS-Transistors ist mit dem Drain des zweiten MOS-Transistors gekoppelt. Die Source des sechsten MOS-Transistors kann ferner mit einer zweiten Arbeitsstromquelle gekoppelt sein, und ein Gate des sechsten MOS-Transistors kann so konfiguriert sein, dass es einen konstanten Spannungspegel empfängt. Der sechste MOS-Transistor schließt den Rückkopplungsregelkreis mit dem dritten MOS-Transistor ohne Einschränkung des Eingangsspannungsbereichs und ist in einer Konfiguration mit gemeinsamem Gate angeordnet, so dass der dominierende Pol des Rückkopplungsregelkreises an dem Gate des dritten MOS-Transistors liegt. Die Stabilität des LDO-Schaltkreises wird dann immer sichergestellt, da alle Schaltungsregelkreise lediglich einen Pol aufweisen. Das Hinzufügen des sechsten MOS-Transistors zu dem Rückkopplungsregelkreis erhöht den Eingangsspannungsbereich der Spannung für die Verstärkungsstufe, die von dem Ausgangsknoten rückgekoppelt wird.In one aspect of the present invention, a sixth MOS transistor is provided. The gate of the third MOS transistor may then be coupled through the sixth MOS transistor to the drain of the third MOS transistor. A drain of the sixth MOS transistor is coupled to the gate of the third MOS transistor, and a source of the sixth MOS transistor is coupled to the drain of the second MOS transistor. The source of the sixth MOS transistor may further be coupled to a second working current source, and a gate of the sixth MOS transistor may be configured to receive a constant voltage level. The sixth MOS transistor closes the feedback control loop with the third MOS transistor without limiting the input voltage range, and is arranged in a common-gate configuration such that the dominant pole of the feedback control loop is located at the gate of the third MOS transistor. The stability of the LDO circuit is then always ensured since all the circuit loops have only one pole. The addition of the sixth MOS transistor to the feedback control loop increases the input voltage range of the voltage to the gain stage which is fed back from the output node.

Weitere Vorteile und Merkmale der Erfindung ergeben sich aus der untenstehenden Beschreibung der bevorzugten Ausführungsformen und aus den beigefügten Zeichnungen. Es zeigen:Further advantages and features of the invention will become apparent from the description below of the preferred embodiments and from the accompanying drawings. Show it:

1 ein vereinfachtes schematisches Schaltbild eines LDO-Reglers gemäß einer ersten Ausführungsform der Erfindung; 1 a simplified schematic diagram of an LDO regulator according to a first embodiment of the invention;

2 einen vereinfachten Schaltplan eines LDO-Reglers gemäß einer zweiten Ausführungsform der Erfindung; 2 a simplified circuit diagram of an LDO regulator according to a second embodiment of the invention;

3 einen logarithmischen Graphen des Versorgungsstroms als Funktion eines Laststroms für einen LDO-Regler gemäß der Erfindung; und 3 a logarithmic graph of the supply current as a function of a load current for an LDO regulator according to the invention; and

4 einen logarithmischen Graphen der LDO-Ausgangsspannung als Funktion eines Laststroms für einen LDO-Regler gemäß der vorliegenden Erfindung. 4 a logarithmic graph of the LDO output voltage as a function of a load current for an LDO regulator according to the present invention.

1 zeigt einen vereinfachten Schaltplan eines LDO-Reglers gemäß einer ersten Ausführungsform der Erfindung. Der gezeigte LDO-Regler soll in einer elektronischen Vorrichtung, insbesondere in einem Mikrocontroller, verwendet werden. 1 shows a simplified circuit diagram of an LDO regulator according to a first embodiment of the invention. The illustrated LDO regulator is intended to be used in an electronic device, in particular in a microcontroller.

Ein Hauptversorgungsspannungsknoten AVDD ist mit einer Hauptversorgungsspannung zum Beispiel der Gleichspannungsversorgung der Vorrichtung, in der der LDO-Regler verwendet wird, verbunden. Der Versorgungsspannungsknoten AVDD ist ebenfalls mit einem Arbeitsstromgenerator Ib1, der so betrieben werden kann, dass er einen Arbeitsstrom Ibias erzeugt, sowie mit einem Widerstand R0 und dem Source-Anschluss eines PMOS-Transistors MP5 verbunden. Der Widerstand R0 ist mit dem Source-Anschluss eines weiteren PMOS-Transistors MP4 verbunden, und die Gate-Anschlüsse der Transistoren MP4 und MP5 sind miteinander verbunden, so dass die Transistoren MP4 und MP5 eine Stromspiegelstufe bilden. Der Transistor MP4 ist als Diode geschaltet, d. h. sein Gate- und sein Drain-Anschluss sind miteinander verbunden. Sowohl der Arbeitsstromgenerator Ib1 als auch die Stromspiegelstufe sind mit einer Verstärkungsstufe GS verbunden. Die Verstärkungsstufe GS wird durch den ersten, zweiten und dritten NMOS-Transistor MN1, MN2 und MN3 gebildet. Der erste NMOS-Transistor MN1 hat einen Drain-Anschluss mit dem Gate und dem Drain des Transistors MP4 in der Stromspiegelstufe verbunden und einen Gate-Anschluss mit einer Referenzspannungsquelle Vref verbunden. Der Source-Anschluss des Transistors MN1 ist mit dem Source-Anschluss des zweiten NMOS-Transistors MN2 und dem Drain-Anschluss des dritten NMOS-Transistors MN3 verbunden, wobei die Zusammenschaltungen der Transistoren MN1, MN2 und MN3 einen Knoten k1 bilden. Der Source-Anschluss des Transistors MN3 ist mit Masse verbunden, und sein Gate-Anschluss ist mit einem den Arbeitsstromgenerator Ib1 und den Drain-Anschluss des Transistors MN2 miteinander verbindenden Knoten verbunden. Der Drain-Anschluss des Transistors MP5 an dem Ausgang der Stromspiegelstufe ist mit einem Ausgangsknoten Vout verbunden, der eine Sekundärversorgungsspannung und einen Laststrom (Iload) bereitstellt. Die durch die Transistoren MP4 und MP5 gebildete Stromspiegelstufe kann dann so betrieben werden, dass sie Strom von dem Transistor MN1 in der Verstärkungsstufe GS in den Ausgangsknoten Vout spiegelt. Der Ausgangsknoten Vout ist ebenfalls mit dem Gate-Anschluss des Transistors MN2 verbunden, um einen Rückkopplungsregelkreis zu der Verstärkungsstufe GS zu bilden. Ein Lastkondensator Cload ist zwischen den Ausgangsknoten Vout und Masse geschaltet.A main supply voltage node AVDD is connected to a main supply voltage, for example, to the DC power supply of the device using the LDO regulator. The supply voltage node AVDD is also connected to a load current generator Ib1, which can be operated to generate a working current Ibias, and to a resistor R0 and the source terminal of a PMOS transistor MP5. The resistor R0 is connected to the source of another PMOS transistor MP4, and the gates of the transistors MP4 and MP5 are connected to each other so that the transistors MP4 and MP5 form a current mirror stage. The transistor MP4 is connected as a diode, i. H. its gate and drain are connected together. Both the load current generator Ib1 and the current mirror stage are connected to a gain stage GS. The amplification stage GS is formed by the first, second and third NMOS transistors MN1, MN2 and MN3. The first NMOS transistor MN1 has a drain connected to the gate and the drain of the transistor MP4 in the current mirror stage, and a gate connected to a reference voltage source Vref. The source terminal of the transistor MN1 is connected to the source terminal of the second NMOS transistor MN2 and the drain terminal of the third NMOS transistor MN3, wherein the interconnections of the transistors MN1, MN2 and MN3 form a node k1. The source terminal of the transistor MN3 is connected to ground, and its gate terminal is connected to a node connecting the load current generator Ib1 and the drain terminal of the transistor MN2. The drain terminal of the transistor MP5 at the output of the current mirror stage is connected to an output node Vout, which provides a secondary supply voltage and a load current (Iload). The current mirror stage formed by the transistors MP4 and MP5 may then be operated to mirror current from the transistor MN1 in the gain stage GS to the output node Vout. The output node Vout is also connected to the gate terminal of the transistor MN2 to form a feedback control loop to the gain stage GS. A load capacitor Cload is connected between the output node Vout and ground.

Anfangs ist der an dem Ausgangsknoten Vout bereitgestellte Strom niedrig und weist die Stärke des von der Arbeitsstromquelle Ib1 erzeugten Stroms Ibias auf. Der Transistor MN2 wird durch den Arbeitsstrom Ibias angesteuert, und da die Gate-Spannungen der Transistoren MN1 und MN2 ungefähr gleich sind (die Gate-Spannung des Transistors MN1 ist die Referenzspannung Vref), kann ebenso ein Strom Ibias durch den Transistor MN1 fließen, wenn eine Symmetrie der Vorrichtungen hergestellt ist. Der Strom durch den Transistor MN1 wird durch die Stromspiegelstufe MP4, MP5, R0 in den Ausgangsknoten Vout gespiegelt, und die von dem Ausgangsknoten Vout bereitgestellte Ausgangsspannung wird an dem Gate des Transistors MN2 zu der Verstärkungsstufe GS rückgekoppelt. Der Drain-Strom durch den Transistor MN3 wird durch den Regelkreis geregelt, der dadurch bereitgestellt wird, dass das Gate des Transistors MN3 mit der Arbeitsstromquelle Ib1 verbunden ist, und kann so gewählt werden, dass er doppelt so hoch wie der Arbeitsstrom Ibias ist. Da der Ausgang anfangs lediglich einen äußerst niedrigen Laststrom bereitstellt, der ungefähr gleich dem Arbeitsstrom Ibias ist, ist die Gate-Source-Spannung des Transistors MP5 in der Stromspiegelstufe ungefähr gleich der Gate-Source-Spannung des anderen Transistors MP4 in dem Stromspiegel, da der Spannungsabfall über den Widerstand R0 für niedrige Ströme vernachlässigt werden kann; d. h. VgsMP5 = VgsMP4. Initially, the current provided at the output node Vout is low and has the magnitude of the current Ibias generated by the working current source Ib1. The transistor MN2 is driven by the working current Ibias, and since the gate voltages of the transistors MN1 and MN2 are approximately equal (the gate voltage of the transistor MN1 is the reference voltage Vref), a current Ibias may flow through the transistor MN1 as well a symmetry of the devices is made. The current through the transistor MN1 is mirrored by the current mirror stage MP4, MP5, R0 into the output node Vout, and the output voltage provided by the output node Vout is fed back to the gain stage GS at the gate of the transistor MN2. The drain current through the transistor MN3 is controlled by the feedback loop provided by connecting the gate of the transistor MN3 to the working current source Ib1, and can be selected to be twice the working current Ibias. Since the output initially provides only a very low load current which is approximately equal to the working current Ibias, the gate-source voltage of the transistor MP5 in the current mirror stage is approximately equal to the gate-source voltage of the other transistor MP4 in the current mirror, since the Voltage drop across the low-resistance resistor R0 can be neglected; ie VgsMP5 = VgsMP4.

Mit zunehmendem Laststrom Iload an dem Ausgangsknoten Vout nimmt die Ausgangsspannung bzw. die Sekundärversorgunsspannung an dem Ausgangsknoten Vout letztendlich ab. Die Abnahme der an das Gate des Transistors MN2 rückgekoppelten Ausgangsspannung führt folglich dazu, dass der Knoten k1 auf niedrigere Spannungen gedrückt wird, wodurch die Gate-Source-Spannung des Transistors MN1 durchgeschaltet wird. Somit nehmen die Gate-Source-Spannung des Transistors MN1 und folglich der Strom durch MN1 zu. Dies bedeutet, dass die Gate-Source-Spannung des Transistors MP5 in dem Stromspiegel gleich der Gate-Source-Spannung des Transistors MP4 plus der Spannung über den Widerstand R0 wird, wodurch der Strom durch den Transistor MP5 verstärkt wird; d. h. VgsMP5 = VgsMP4 + VR0. As the load current Iload at the output node Vout increases, the output voltage or secondary supply voltage at the output node Vout eventually decreases. The decrease in the output voltage fed back to the gate of the transistor MN2 consequently causes the node k1 to be pressed to lower voltages, whereby the gate-source voltage of the transistor MN1 is turned on. Thus, the gate-source voltage of the transistor MN1 and, consequently, the current through MN1 increase. This means that the gate-source voltage of the transistor MP5 in the current mirror becomes equal to the gate-source voltage of the transistor MP4 plus the voltage across the resistor R0, thereby amplifying the current through the transistor MP5; ie VgsMP5 = VgsMP4 + VR0.

Die Summe der durch die Transistoren MN1 und MN2 fließenden Ströme wird dann an dem Transistor MN3, der durch seinen Regelkreis geregelt wird, empfangen. Anders ausgedrückt, die Abnahme der Ausgangsspannung an dem Ausgangsknoten Vout erhöht die Gate-Source-Spannung an dem Transistor MN1 und somit an dem Transistor MN5 in dem Stromspiegel. Diese Transistoren MN1 und MN5 liegen im tiefen Subthreshold-Bereich, da sie in schwacher Inversion vorgespannt sind. Wenn ihre Gate-Source-Spannungen geändert werden, gibt es eine exponentielle Zunahme der Drain-Ströme in beiden Transistoren MN1 und MN5. Deshalb bietet dieser Schaltkreis einen großen Dynamikbereich von Ausgangsströmen an dem Drain des Transistors MP5 (und somit an dem Ausgangsknoten Vout) bei lediglich einer kleinen Änderung (Abfall) der Ausgangsspannung an dem Ausgangsknoten (Vout).The sum of the currents flowing through the transistors MN1 and MN2 is then received at the transistor MN3, which is regulated by its control loop. In other words, the decrease of the output voltage at the output node Vout increases the gate-source voltage at the transistor MN1 and thus at the transistor MN5 in the current mirror. These transistors MN1 and MN5 are in the deep sub-threshold band since they are biased in weak inversion. When their gate-source voltages are changed, there is an exponential increase in the drain currents in both transistors MN1 and MN5. Therefore, this circuit provides a large dynamic range of output currents at the drain of the transistor MP5 (and thus at the output node Vout) with only a small change (drop) in the output voltage at the output node (Vout).

Ohne einen externen Laststrom kann der LDO-Schaltkreis mit einem äußerst niedrigen Arbeitsstrom Ibias mit einer Stärke von 10 nA betrieben werden, und insgesamt verbraucht der LDO einen Versorgungsstrom Isupply zwischen 200 nA und 300 nA. Bezüglich externer Strombelastung kann der LDO einen Laststrom Iload bereitstellen, der Größenordnungen hoher ist als der Arbeitsstrom Ibias. Folglich erreicht der LDO sowohl einen niedrigen Stromverbrauch (d. h. einen niedrigen Isupply) als auch eine Laststromsteuerung mit hohem Potential durch Kombination.Without an external load current, the LDO circuit can be operated with a very low operating current Ibias of 10 nA, and in total, the LDO consumes a supply current Isupply between 200 nA and 300 nA. Regarding external current load, the LDO can provide a load current Iload that is orders of magnitude higher than the working current Ibias. As a result, the LDO achieves both low power consumption (i.e., low isupply) and high potential load current control by combination.

Mit dem in 1 gezeigten Schaltkreis ist der andere Rückkopplungsregelkreis, der die Gate-Spannung des Transistors MN3 regelt, jedoch direkt mit dem Drain des Transistors MN2 verbunden. Dies bedeutet, dass der Eingangsspannungsbereich an dem Gate des Transistors MN2 auf Grund der Rückkopplungsverbindung des Transistors MN3 begrenzt ist. 2 zeigt eine zweite Ausführungsform der Erfindung, die diesen Nachteil des Schaltkreises in 1 überwindet. Der in 2 gezeigte LDO-Schaltkreis gleicht fast dem in 1 gezeigten, außer, dass die Arbeitsstromquelle Ib1 von der in 1 gezeigten Position zwischen dem Versorgungsspannungsknoten AVDD und dem Drain des Transistors MN2 entfernt wurde und stattdessen zwischen das Gate des Transistors MN3 und Masse geschaltet ist. Eine zweite Stromquelle i2 ist dann an Stelle der Arbeitsstromquelle Ib1 zwischen den Versorgungsspannungsknoten AVDD und den Drain des Transistors MN3 geschaltet. Ein das Gate des Transistors MN3 und den Arbeitsstromgenerator Ib1 miteinander verbindender Knoten ist mit dem Drain eines zusätzlichen PMOS-Transistors MP6 verbunden. Die Source des Transistors MP6 ist mit einem die Stromquelle I2 und den Drain des Transistors MN2 miteinander verbindenden Knoten verbunden, wobei das Gate des Transistors MP6 mit einer Konstantspannungsquelle V1 verbunden ist.With the in 1 The circuit shown is the other feedback control loop which controls the gate voltage of the transistor MN3, but is directly connected to the drain of the transistor MN2. This means that the input voltage range at the gate of the transistor MN2 is limited due to the feedback connection of the transistor MN3. 2 shows a second embodiment of the invention, this disadvantage of the circuit in 1 overcomes. The in 2 shown LDO circuit is almost the same as in 1 shown, except that the working current source Ib1 of the in 1 shown position between the supply voltage node AVDD and the drain of the transistor MN2 has been removed and instead is connected between the gate of the transistor MN3 and ground. A second current source i2 is then connected in place of the working current source Ib1 between the supply voltage node AVDD and the drain of the transistor MN3. A node interconnecting the gate of the transistor MN3 and the load current generator Ib1 is connected to the drain of an additional PMOS transistor MP6. The source of the transistor MP6 is connected to a node interconnecting the current source I2 and the drain of the transistor MN2, the gate of the transistor MP6 being connected to a constant voltage source V1.

Der zusätzliche Transistor MP6 schließt den Rückkopplungsregelkreis mit dem Transistor MN3 ohne die von dem LDO-Schaltkreis gemäß der ersten Ausführungsform gezeigten Beschränkungen des Eingangsbereichs der Spannung. Da der Transistor MP6 eine Konfiguration mit gemeinsamem Gate hat, liegt der dominierende Pol des Regelkreises an dem Gate des Transistors MN3. Es gibt immer eine ausreichende Phasenreserve, und die Stabilität dieses Schaltkreises wird immer sichergestellt, da beide Rückkopplungsregelkreise Vout-MN2-MN1-MP4-MP5 und MN3-MN2-MP6 lediglich einpolig sind. Der äußere Rückkopplungsregelkreis von dem Ausgangsspannungsknoten Vout (Vout-MN2-MN1-MP4-MP5) wird durch den Lastkondensator Cload dominiert, der in diesem Beispiel eine Kapazität von 470 nF haben kann, und der innere Regelkreis (MN3-MN2-MP6) hat einen Pol an dem Gate des Transistors MN3.The additional transistor MP6 closes the feedback control loop with the transistor MN3 without the limitations of the input range of the voltage shown by the LDO circuit according to the first embodiment. Since transistor MP6 has a common gate configuration, the dominant pole of the loop is at the gate of transistor MN3. There is always enough phase margin, and the stability of this circuit is always ensured since both feedback loops Vout-MN2-MN1-MP4-MP5 and MN3-MN2-MP6 are single-ended. The outer feedback loop from the output voltage node Vout (Vout-MN2-MN1-MP4-MP5) is dominated by the load capacitor Cload, which in this example may have a capacitance of 470 nF, and the inner loop (MN3-MN2-MP6) has one Pol at the gate of the transistor MN3.

3 und 4 zeigen das Gleichstromverhalten des LDO-Schaltkreises für den in 2 gezeigten Schaltkreis. Der in 1 gezeigte Schaltkreis hat im Grunde dasselbe Verhalten als Funktion des Laststroms Iload bezüglich des Versorgungsstroms bzw. der Ausgangsspannung an dem Ausgangsspannungsknoten Vout auf einer logarithmischen Skala. In diesem Beispiel beträgt die an den Gate-Anschluss des Transistors MN1 angelegte Referenzspannung Vref 1,8 V. Wenn der Laststrom Iload an dem Ausgangsspannungsknoten Vout nahe oder gleich Null ist, beträgt der Versorgungsstrom circa 300 nA. Mit zunehmendem Laststrom Iload nimmt die LDO-Ausgangsspannung Vout ab, und es ist ersichtlich, dass der Schaltkreis einen Laststrom von bis zu circa 100 μA bereitstellen kann. 3 and 4 show the DC behavior of the LDO circuit for the in 2 shown circuit. The in 1 The circuit shown basically has the same behavior as a function of the load current Iload with respect to the supply current and the output voltage at the output voltage node Vout on a logarithmic scale. In this example, the reference voltage Vref applied to the gate terminal of the transistor MN1 is 1.8V. When the load current Iload at the output voltage node Vout is close to or equal to zero, the supply current is approximately 300nA. As the load current Iload increases, the LDO output voltage Vout decreases, and it can be seen that the circuit can provide a load current of up to about 100 μA.

Obwohl die vorliegende Erfindung unter Bezugnahme auf bestimmte Ausführungsformen beschrieben wurde, ist diese nicht auf diese Ausführungsformen beschränkt, und dem Fachmann fallen zweifellos weitere Alternativen ein, die innerhalb des beanspruchten Schutzumfangs der Erfindung liegen.Although the present invention has been described with reference to particular embodiments, it is not limited to these embodiments, and those skilled in the art will undoubtedly come up with other alternatives that are within the claimed scope of the invention.

Claims

An electronic device having an LDO regulator for different loads, the LDO regulator comprising: a main supply voltage node (AVDD) arranged to be coupled to a main supply voltage, an output node (Vout) for providing a secondary supply voltage and a load current (Iload), a working current source (Ib1) for generating a working current, and a gain stage (GS) coupled to the working current source and configured to increase the maximum available load current, the gain stage (GS) comprising a first MOS transistor (MN1), which is weak Inversion is biased and coupled to a current mirror to mirror by the first MOS transistor a drain current in the output node, wherein the gate-source voltage of the first MOS transistor (MN1) in response to a decreasing secondary supply voltage level at the Output node (Vout) can be increased to increase the strength of the available load current (Iload), wherein the current mirror comprises a diode-connected fourth MOS transistor (MP4) and a fifth MOS transistor (MP5) with a gate, which with a gate of the fourth MOS transistor (MP4) is coupled and biased in weak inversion, wherein a drain of the fourth MOS transistor (MP4) is coupled to a drain of the first MOS transistor (MN1) and a source of the fourth MOS transistor (MP4) is coupled to a resistance element (R0), so that the gate-source voltage of the fifth MOS transistor (MP5) the combined voltages of gate-source voltage of the fourth M OS transistor (MP4) and a voltage drop across the resistor element (R0) corresponds.

An electronic device according to claim 1, wherein the first MOS transistor (MN1) has a gate coupled to a constant reference voltage level (Vref) and one having a first node (k1) whose voltage level is responsive to the decrease of the secondary supply voltage level at the output node (Vout). drops, has coupled source.

An electronic device according to claim 1, wherein the amplification stage (GS) further comprises a second MOS transistor (MN2) and a third MOS transistor (MN3), the second MOS transistor (MN2) having a gate coupled to the output node, wherein a source of the second MOS transistor (MN2) and a drain of the third MOS transistor (MN3) is coupled to the first node (k1), a drain of the second MOS transistor (MN2) is coupled to the working current source (Ib1) and a gate of the third MOS transistor (MN3) is coupled to the drain of the second MOS transistor (MN2).

An electronic device according to claim 3, further comprising a sixth MOS transistor (MP6), wherein the gate of the third MOS transistor (MN3) is coupled through the sixth MOS transistor (MP6) to the drain of the third MOS transistor (MN3) wherein a drain of the sixth MOS transistor is coupled to the gate of the third MOS transistor (MN3) and a source of the sixth MOS transistor (MP6) is coupled to the drain of the second MOS transistor (MN2), the source the sixth MOS transistor (MP6) is further coupled to a second working current source (I2) and a gate of the sixth MOS transistor (MP6) is configured to receive a constant voltage level (V1).