DE102006062831B4 - Verfahren zum Herstellen eines Drain-Extended-MOS-Feldeffekttransistors und Drain-Extended-MOS-Feldeffekttransistor sowie elektronische Bauelement-Anordnung parallel geschalteter Drain-Extended-MOS-Feldeffekttransistoren - Google Patents

Verfahren zum Herstellen eines Drain-Extended-MOS-Feldeffekttransistors und Drain-Extended-MOS-Feldeffekttransistor sowie elektronische Bauelement-Anordnung parallel geschalteter Drain-Extended-MOS-Feldeffekttransistoren Download PDF

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Abstract

Verfahren zum Herstellen eines Drain-Extended-MOS-Feldeffekttransistors, bei dem • auf bzw. über einem Substrat eine Fin-Struktur gebildet wird; • in der Fin-Struktur ein erster dotierter Anschluss-Bereich und ein zweiter dotierter Anschluss-Bereich gebildet werden, wobei der erste Anschluss-Bereich und der zweite Anschluss-Bereich einen ersten Leitfähigkeitstyp aufweisen; • ein erster Body-Bereich und ein zweiter Body-Bereich zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich gebildet werden, wobei der erste Body-Bereich zwischen dem ersten Anschluss-Bereich und dem zweiten Body-Bereich gebildet wird, und wobei der zweite Body-Bereich zwischen dem ersten Body-Bereich und dem zweiten Anschluss-Bereich gebildet wird; • der erste Body-Bereich und der zweite Body-Bereich mittels Einbringens von Dotierstoffatomen dotiert werden, derart, dass der erste Body-Bereich den ersten Leitfähigkeitstyp aufweist, und dass der zweite Body-Bereich einen zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp aufweist; • ein Gate-Bereich auf bzw. über dem zweiten Body-Bereich und auf bzw. über zumindest einem Teilbereich des...

Description

  • Die Erfindung betrifft ein Verfahren zum Herstellen eines Drain-Extended-MOS-Feldeffekttransistors und einen Drain-Extended-MOS-Feldeffekttransistor sowie eine elektronische Bauelement-Anordnung.
  • Elektrostatische Entladungen (Electrostatic Discharge, ESD) stellen eine permanente Bedrohung für integrierte Schaltkreise (Integrated Circuit, IC) dar. Bei einem ESD-Ereignis kommt es, ausgelöst durch eine große elektrische Spannungsdifferenz, zu einem kurzen elektrischen Entladungspuls, bei dem ein elektrischer Strom mit einer hohen Stromstärke zum Beispiel über ein normalerweise elektrisch isolierendes Material (z. B. ein Gate-Oxid eines Feldeffekttransistors) fließen kann und dadurch Schäden an einem elektronischen Bauelement des ICs hervorrufen kann. Ein Schutz vor elektrostatischen Entladungen bzw. ESD-Ereignissen ist deshalb für alle elektronischen Bauteile eines Schaltkreises zwingend erforderlich.
  • Die Entwicklung effizienter ESD-Schutzmechanismen stellt insbesondere beim Einsatz fortgeschrittener Prozesstechnologien wie z. B. FDSOI-Technologien (FDSOI: Fully Depleted Silicon an Insulator = vollständig an Ladungsträgern verarmte Silizium-auf-Isolator-Struktur) oder FinFET-Technologien (FinFET: Fin Field Effect Transistor = Feldeffekttransistor mit einer Fin-Struktur bzw. Steg-Struktur) bzw. MuGFET-Technologien (MuGFET: Multi-Gate Field Effect Transistor = Feldeffekttransistor mit einer Steg-Struktur, bei der ein Kanalbereich mit Hilfe eines Gates von mindestens drei Seiten aus angesteuert wird) eine wachsende Herausforderung dar, angesichts der immer kleiner werdenden Abmessungen der elektronischen Bauteile und der damit verbundenen zunehmenden Empfindlichkeit gegenüber elektrischen Überspannungen.
  • Um einen integrierten Schaltkreis vor Schäden zu bewahren, die durch elektrostatische Entladungen hervorgerufen werden, müssen ESD-Schutz-Elemente an jedem Eingangs-/Ausgangs-Anschluss (I/O-Pad) und an jedem Versorgungs-Anschluss (supply pad) des ICs installiert werden. Diese Schutz-Elemente müssen sich sofort einschalten, sobald eine Entladung auftritt, und müssen den Voltage Overshoot, d. h. das Überschreiten eines kritischen Spannungswertes, wirksam begrenzen. Gleichzeitig sollten sie durch die Entladung, welche elektrische Ströme mit einer Stromstärke von mehreren Ampere durch die I/O-Einrichtungen und die Schutz-Elemente zwingt, selbst nicht beschädigt werden.
  • Ein bekanntes effizientes Schutz-Element stellt ein Thyristor (Silicon Controlled Rectifier, SCR) dar.
  • Er besteht aus einem n+-Kontakt-Bereich und einem p+-Kontakt-Bereich sowie zwei aneinandergrenzenden niedrig dotierten Bereichen unterschiedlichen Leitfähigkeitstyps (i. e. einem schwach p-dotierten Bereich und einem schwach n-dotierten Bereich) dazwischen, welche so angeordnet sind, dass sich eine pnpn-Vierschichtstruktur mit drei pn-Übergängen ergibt.
  • 1 zeigt als Beispiel eine schematische Querschnittsansicht eines herkömmlichen SCRs 100, welcher in einer SOI-Technologie realisiert ist. Auf einer vergrabenen Oxidschicht (Buried Oxide, BOX) 101 des SCRs 100 sind ein stark p-dotierter (P+) erster Kontakt-Bereich 102 und ein stark n-dotierter (N+) zweiter Kontakt-Bereich 103 ausgebildet. Auf dem ersten Kontakt-Bereich 102 ist eine erste Silizid-Schicht 102a ausgebildet, welche mittels eines ersten elektrischen Kontakts 102b kontaktiert wird. Auf dem zweiten Kontakt-Bereich 103 ist eine zweite Silizid-Schicht 103a ausgebildet, welche mittels eines zweiten elektrischen Kontakts 103b elektrisch kontaktiert wird. Der erste Kontakt-Bereich 102, die darauf ausgebildete erste Silizid-Schicht 102a und der erste elektrische Kontakt 102b bilden eine Anode (in 1 durch ”Anode” gekennzeichnet) des SCRs 100, während der zweite Kontakt-Bereich 103, die darauf ausgebildete zweite Silizid-Schicht 103a und der zweite elektrische Kontakt 103b eine Kathode des SCRs 100 bilden (in 1 durch ”Cathode” gekennzeichnet). Zwischen dem ersten Kontakt-Bereich 102 und dem zweiten Kontakt-Bereich 103 sind ein schwach n-dotierter (N–) erster Body-Bereich 104 und ein schwach p-dotierter (P–) zweiter Body-Bereich 105 ausgebildet.
  • Anschaulich kann der SCR 100 aufgefasst werden als zwei lateral angeordnete, ineinander verschränkte Bipolartransistoren unterschiedlichen Typs, d. h. als ein pnp-Transistor (gebildet aus dem ersten Kontakt-Bereich 102 (P+), dem ersten Body-Bereich 104 (N–) und dem zweiten Body-Bereich 105 (P–)) und ein npn-Transistor (gebildet aus dem ersten Body-Bereich 104 (N–), dem zweiten Body-Bereich 105 (P–) und dem zweiten Kontakt-Bereich 103 (N+)), wobei der Kollektor des pnp-Transistors die Basis des npn-Transistors bildet und umgekehrt.
  • Ein Problem bei der Herstellung eines SCRs wie dem in 1 gezeigten SCR 100 besteht darin, die beiden niedrigdotierten Body-Bereiche 104 (N–) bzw. 105 (P–) zwischen den beiden hoch dotierten Kontakt-Bereichen 102 (P+) und 103 (N+) des SCRs 100 zu realisieren.
  • In herkömmlichen Bulk-CMOS-Technologien (CMOS: Complementary Metal Oxide Semiconductor) werden sogenannte Wannen-Implantationen bzw. Well Implants (z. B. Nwell-Implants und/oder Pwell-Implants) verwendet, um die niedrigdotierten Basis-Bereiche eines SCRs auszubilden, während in herkömmlichen PDSOI-Technologien (PDSOI: Partially Depleted Silicon an Insulator = teilweise an Ladungsträgern verarmte Silizium-auf-Isolator-Struktur) sogenannte Schwellenspannungs-Implantationen bzw. Vt-Implants zum Ausbilden der niedrigdotierten Body-Bereiche verwendet werden.
  • Herkömmliche Verfahren (z. B. in einer PDSOI-Technologie) zum Realisieren eines lateralen SCRs beruhen darauf, dass während des Ausbildens der hochdotierten (P+ bzw. N+) Kontakt-Bereiche (z. B. durch Ionenimplantation) die P+-Dotierung bzw. N+-Dotierung in den Bereichen, in denen eine n-Wannen-Dotierung (N–) bzw. eine p-Wannendotierung (P–) erwünscht ist (mit anderen Worten in den Bereichen, welche als schwach dotierte Body-Bereiche des SCRs dienen sollen) blockiert wird, und dass außerdem eine Silizid-Bildung über den Body-Bereichen blockiert wird, um Kurzschlüsse zwischen den hochdotierten Kontakt-Bereichen zu vermeiden.
  • Die oben beschriebenen Verfahren weisen folgende Nachteile auf:
    • 1) Das Blockieren der Silizid-Bildung erfordert eine spezielle Maske (Silizid-Blockier-Maske), welche in einem Standard-FDSOI-Prozess oder einem Standard-MuGFET-Prozess unter Umständen nicht zur Verfügung steht.
    • 2) Zum Definieren des Abstandes zwischen den hochdotierten Elektroden-Bereichen und dem n-Wannenbereich (N–) bzw. p-Wannenbereich (P–) müssen nicht-selbstjustierende Prozessschritte verwendet werden, was zu einer größeren Streuung der Auslöse-Spannung (Trigger-Spannung) eines SCRs und/oder zum Auftreten von Leckströmen in dem SCR führen kann.
    • 3) Falls – wie es für einen MuGFET-Prozess geplant ist – weder eine n-Wannen-Implantation (bzw. p-Wannen-Implantation) noch eine entsprechende Schwellenspannungs-Implantation (Vt-Implantation) in dem Prozess-Fluss zur Verfügung stehen, so kann das oben beschriebene Verfahren zum Ausbilden der niedrig dotierten Body-Bereiche von vornherein nicht durchgeführt werden.
  • Bei einem MuGFET-Prozess führt eine Wannen-Implantation oder eine Vt-Implantation im Allgemeinen dazu, dass die Dotieratome statistisch innerhalb der einzelnen Transistor-Finger-Struktur verteilt sind, wobei jeder einzelne Transistor-Finger nur einige wenige Dotieratome aufweist. Aufgrund der statistischen Verteilung dieser äußerst geringen Anzahl an Dotieratomen würde ein in einer MuGFET-Technologie auf diese Weise hergestelltes MOSFET-Device oftmals Fluktuationen der Schwellenspannung Vt, des ”An”-Stromes Ion und des ”Aus”-Stromes Ioff aufweisen. Dem Verzicht auf eine Wannen-Implantation liegt daher die Idee zugrunde, diese Fluktuationen zu verringern.
  • Es wird intrinsisches Silizium-Material für die Body-Regionen des NFETs und des PFETs verwendet. In diesem Fall müssen die Schwellenspannungen des NFETs und des PFETs mittels geeigneter Gate-Materialien angepasst werden.
  • Es wird erwartet, dass in Zukunft Multigate-FET-Devices (MuGFET) bzw. FinFET-Devices verwendet werden aufgrund der begrenzten Skalierbarkeit von herkömmlichen Bulk-CMOS-Technologien. Diese FinFET-Devices werden üblicherweise für Hochgeschwindigkeits-Logik-Kern-Anwendungen entworfen, welche Anwendungen sich durch niedrige Versorgungsspannungen (z. B. 0.8 V bis 1.2 V) auszeichnen. Um die Prozesskomplexität gering zu halten, werden Devices für die üblicherweise höheren I/O-Versorgungsspannungen (z. B. 1.5 V bis 2.5 V und höher) benötigt, welche Devices keine zusätzlichen Prozessschritte bei der Herstellung erfordern.
  • 2 zeigt eine in der US 6 720 619 B1 beschriebene herkömmliche FinFET-Struktur 200. Der FinFET 200 weist eine Fin-Struktur (Finne) 209 auf, welche auf einer ersten elektrisch isolierenden Schicht 201 über einem Substrat (nicht gezeigt) ausgebildet ist. Auf der ersten isolierenden Schicht 201 ist eine zweite isolierende Schicht 201' ausgebildet, wobei die Finne 209 von der zweiten isolierenden Schicht 201' umgeben bzw. teilweise in die zweite isolierende Schicht 201' eingebettet ist. Auf der Finne 209 ist ein Gate-Dielektrikum 206a ausgebildet, und auf einem Teilbereich des Gate-Dielektrikums 206a sowie auf einem Teilbereich der zweiten isolierenden Schicht 201' ist ein Gate 206 ausgebildet. In [3] wird ein spezielles Herstellungsverfahren beschrieben zum Bilden des FinFET-Devices 200, welches FinFET-Device 200 für Standard-Versorgungs-Spannungen geeignet ist.
  • Das vorgeschlagene FinFET-Device 200 ist jedoch nicht für hohe I/O-Versorgungsspannungen geeignet, da
    • (i) der Body des FinFETs 200 potentialfrei ist (Floating Body)
    • (ii) der FinFET 200 einen hohen Leckstrom im ”Aus”-Zustand (off-state) aufweist
    • (iii) der FinFET 200 einen Gate-induzierten Drain-Leckstrom aufweist, und
    • (iv) der FinFET 200 empfindlich gegenüber der Erzeugung von heißen Ladungsträgern (hot carrier generation) ist.
  • 3 zeigt einen weiteren herkömmlichen Drain-Extended-NMOS-(DE-NMOS)-Feldeffekttransistor 300 (i. e. einen N-Kanal-MOSFET mit einem erweiterten Drain-Bereich) für konventionelle CMOS-Bulk-Technologien. Der DE-NMOS-Feldeffekttransistor 300 weist einen in einem p-dotierten Substrat 301 (P-substrate) ausgebildeten N-Wannenbereich 322 (Nwell) sowie einen in dem Substrat 301 ausgebildeten P-Wannenbereich 323 (Pwell) auf, wobei der N-Wannenbereich 322 und der P-Wannenbereich 323 masken-ausgerichtet (maskaligned) sind und mittels Ionenimplantation dotiert sind. In dem N-Wannenbereich 322 ist ein N+-dotierter Drain-Bereich 302 ausgebildet, und in dem P-Wannenbereich 323 ist ein N+-dotierter Source-Bereich 303 ausgebildet. Ein Gate 306 ist über einem Teilbereich des P-Wannenbereiches 323 und über einem Teilbereich des N-Wannenbereiches 322 ausgebildet. Der DE-NMOS-Transistor 300 wird lateral mittels Grabenisolationsbereichen 330 (Shallow Trench Isolation, STI) elektrisch isoliert. Die tatsächliche MOS-Kanal-Länge des DE-NMOS-Feldeffekttransistors 300 wird bestimmt durch die gedruckte Gate-Länge abzüglich des Überlapps X in den N-Wannenbereich 322.
  • In CMOS-Bulk-Technologien ist es erforderlich, dass der N-Wannenbereich 322 und der P-Wannenbereich 323 verhältnismäßig tief hinunter reichen (Tiefe ungefähr 1 μm bis 2 μm). Diese Technologien weisen eine signifikante vertikale und laterale Ausdiffusion der Dotieratome und damit der Position der pn-Übergänge auf. Daher besteht ein Problem bei einem DE-MOS-Device im Allgemeinen darin, die elektrisch wirksame Gate-Länge (i. e. den wesentlichen Design-Parameter) des Devices genau zu kontrollieren bzw. festzulegen.
  • Die Motivation für die Verwendung eines DE-MOS-Devices wie des in 3 gezeigten ist dessen Eignung für höhere Versorgungsspannungen. Dies wird durch den N-Wannenbereich 322 erreicht, welcher bis unter die Gate-Elektrode 306 reicht und somit einen erweiterten Drain-Bereich (Extended Drain), anders ausgedrückt eine Drain-Erweiterung (Drain Extension), des Transistors 300 bildet. Aufgrund der niedrigeren Dotierstoff-Konzentration des N-Wannenbereiches 322, verglichen mit der Standard-N+-Drain-Dotierung, ist das elektrische Feld in dem Drain-Bereich des Transistors 300 niedriger. Als Folge davon kann eine höhere Drain-Spannung verwendet werden, ohne dass das Problem der Erzeugung von heißen Ladungsträgern auftritt.
  • Ein Nachteil eines DE-MOS-Feldeffekttransistor-Devices besteht im Allgemeinen darin, dass ein DE-MOS-FET einen niedrigeren ”An”-Strom (On-current) und einen höheren ”An”-Widerstand (On-resistance) aufweist. Die in 3 gezeigte DE-MOS-Struktur 300 ist zusätzlich nicht mit einer SOI-Technologie oder MUGFET-Technologie kompatibel.
  • 4 zeigt einen in einer Bulk-Technologie hergestellten herkömmlichen MOS-Feldeffekttransistor (MOS-FET) 400 mit einem p-dotierten Substrat 401 bzw. einem P-Wannenbereich 401 sowie einem ersten in dem P-Substrat/P-Wannenbereich 401 ausgebildeten N+-dotierten Source/Drain-Bereich 402 und einem zweiten in dem P-Substrat/P-Wannenbereich 401 ausgebildeten N+-dotierten Source/Drain-Bereich 403. Die N+-Dotierung der Source/Drain-Bereiche 402 bzw. 403 erfolgt unter Verwendung einer N+-Photomaske 413, deren Umriss in 4 dargestellt ist. Auf dem ersten Source/Drain-Bereich 402 ist eine erste Silizid-Schicht 402a ausgebildet, welches mittels eines ersten elektrischen Kontakts 402b elektrisch kontaktiert wird. Auf dem zweiten Source/Drain-Bereich 403 ist eine zweite Silizid-Schicht 403a ausgebildet, welche mittels eines zweiten elektrischen Kontakts 403b elektrisch kontaktiert wird. Über dem P-Substrat/P-Wannenbereich 401 ist zwischen dem ersten Source/Drain-Bereich 402 und dem zweiten Source/Drain-Bereich 403 ein Gate 406 und ein Gate-Dielektrikum 406a ausgebildet, an dessen Seiten zwei Spacer 416 ausgebildet sind. Der MOS-FET 400 weist ferner zwei in dem P-Substrat/P-Wannenbereich 401 ausgebildete N-dotierte Extension-Bereiche 404 auf, wobei jeweils ein Extension-Bereich 404 neben dem ersten Source/Drain-Bereich 402 bzw. neben dem zweiten Source/Drain-Bereich 403 unterhalb eines Spacers 416 ausgebildet ist. Weiterhin weist der MOS-FET 400 zwei in dem P-Substrat/P-Wannenbereich 401 ausgebildete P-halo-Implantations-Bereiche 405 auf, wobei jeweils ein P-halo-Implantations-Bereich 405 unterhalb eines Spacers 416 ausgebildet ist. Das Ausbilden der P-halo-Implantations-Bereiche 405 erfolgt unter Verwendung einer P-halo-Photomaske 415, deren Umriss in 4 dargestellt ist. Die beiden Extension-Bereiche 404 und die beiden P-halo-Implantations-Bereiche 405 dienen zum Unterdrücken von Kurzkanal-Effekten in dem MOS-FET 400.
  • Ein Feldeffekttramsistor mit Fin-Struktur ist aus der US 2004/02174 33 A1 bekannt.
  • Die Erfindung schafft ein Verfahren zum Herstellen eines Drain-Extended-MOS-Feldeffekttransistors, einen Drain-Extended-MOS-Feldeffekttransistor sowie eine Bauelement-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen.
  • Beispielhafte Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Patentansprüchen.
  • Es wird ein Verfahren zum Herstellen eines Drain-Extended-MOS-Feldeffekttransistors bereitgestellt, bei welchem Verfahren auf bzw. über einem Substrat eine Fin-Struktur gebildet wird. In der Fin-Struktur werden ein erster dotierter Anschluss-Bereich und ein zweiter dotierter Anschluss-Bereich gebildet, wobei der erste Anschluss-Bereich und der zweite Anschluss-Bereich einen ersten Leitfähigkeitstyp aufweisen. Ferner werden ein erster Body-Bereich und ein zweiter Body-Bereich zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich gebildet, wobei der erste Body-Bereich zwischen dem ersten Anschluss-Bereich und dem zweiten Body-Bereich gebildet wird, und wobei der zweite Body-Bereich zwischen dem ersten Body-Bereich und dem zweiten Anschluss-Bereich gebildet wird. Weiterhin werden der erste Body-Bereich und der zweite Body-Bereich mittels Einbringens von Dotierstoffatomen dotiert, derart, dass der erste Body-Bereich den ersten Leitfähigkeitstyp aufweist, und dass der zweite Body-Bereich einen zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp aufweist. Ferner wird ein Gate-Bereich auf bzw. über dem zweiten Body-Bereich und auf bzw. über zumindest einem Teilbereich des ersten Body-Bereiches gebildet.
  • Weiterhin wird ein Drain-Extended-MOS-Feldeffekttransistor bereitgestellt, welcher eine Fin-Struktur aufweist. Die Fin-Struktur weist einen ersten dotierten Anschluss-Bereich und einen zweiten dotierten Anschluss-Bereich auf, welche auf bzw. über einem Substrat ausgebildet sind, wobei der erste Anschluss-Bereich und der zweite Anschluss-Bereich einen ersten Leitfähigkeitstyp aufweisen; einen ersten dotierten Body-Bereich und einen zweiten dotierten Body-Bereich, welche zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich ausgebildet sind, wobei der erste Body-Bereich zwischen dem ersten Anschluss-Bereich und dem zweiten Body-Bereich ausgebildet ist, und wobei der zweite Body-Bereich zwischen dem ersten Body-Bereich und dem zweiten Anschluss-Bereich ausgebildet ist, und wobei der erste Body-Bereich den ersten Leitfähigkeitstyp aufweist und der zweite Body-Bereich einen zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp aufweist; einen Gate-Bereich, welcher auf bzw. über dem zweiten Body-Bereich und zumindest einem Teilbereich des ersten Body-Bereiches ausgebildet ist.
  • Weiterhin wird eine elektronische Bauelement-Anordnung mit einer Mehrzahl von parallel geschalteten elektronischen Bauelementen bereitgestellt.
  • Mindestens eines der parallel geschalteten elektronischen Bauelemente der elektronischen Bauelement-Anordnung ist als Drain-Extended-MOS-Feldeffekttransistor ausgebildet.
  • Die nachfolgend beschriebenen Ausgestaltungen der Erfindung gelten für das Verfahren zum Herstellen eines Drain-Extended-MOS-Feldeffekttransistors, den Drain-Extended-MOS-Feldeffekttransistor und die elektronische Bauelement-Anordnung.
  • Gemäß einer Ausgestaltung der Erfindung ist das Substrat als ein Halbleitersubstrat ausgebildet, zum Beispiel als ein Silizium-Substrat. Das Substrat kann als intrinsisches Substrat, in anderen Worten als Substrat mit einer intrinsischen Leitfähigkeit, ausgebildet sein. Alternativ kann das Substrat schwach dotiert sein (zum Beispiel schwach p-dotiert), mit anderen Worten kann das Substrat eine schwache Hintergrund-Dotierung aufweisen.
  • Gemäß einer anderen Ausgestaltung der Erfindung wird in dem Substrat eine elektrisch isolierende Schicht, zum Beispiel eine vergrabene Oxidschicht (Buried Oxide Layer, BOX), gebildet. In einem als Silizium-Substrat ausgebildeten Substrat kann eine vergrabene Oxidschicht als vergrabene Siliziumdioxid-Schicht ausgebildet sein.
  • Gemäß einer anderen Ausgestaltung der Erfindung weisen der erste Anschluss-Bereich und/oder der zweite Anschluss-Bereich und/oder der mindestens eine zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich ausgebildete Body-Bereich Silizium-Material auf.
  • Gemäß einer anderen Ausgestaltung der Erfindung werden der erste Anschluss-Bereich und/oder der zweite Anschluss-Bereich und/oder der mindestens eine zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich ausgebildete Body-Bereich auf einer in dem Substrat ausgebildeten elektrisch isolierenden Schicht gebildet, zum Beispiel auf einer vergrabenen Oxidschicht (BOX). Die beiden Anschluss-Bereiche und der mindestens eine Body-Bereich können anschaulich in einer auf einer vergrabenen Oxidschicht ausgebildeten (beispielsweise intrinsischen) Schicht gebildet werden.
  • Gemäß einer anderen Ausgestaltung der Erfindung werden der erste Anschluss-Bereich und/oder der zweite Anschluss-Bereich silizidiert. Mit anderen Worten wird auf dem ersten Anschluss-Bereich bzw. in einem oberen Teilbereich des ersten Anschluss-Bereiches eine erste Silizid-Schicht gebildet, und/oder auf dem zweiten Anschluss-Bereich bzw. in einem oberen Teilbereich des zweiten Anschluss-Bereiches wird eine zweite Silizid-Schicht gebildet.
  • Die erste Silizid-Schicht und/oder die zweite Silizid-Schicht können so gebildet werden, dass ein Kurzschluss und/oder ein elektrischer Kontakt bzw. Schottky-Kontakt zwischen der ersten Silizid-Schicht und einem neben dem ersten Anschluss-Bereich ausgebildeten Body-Bereich bzw. zwischen der zweiten Silizid-Schicht und einem neben dem zweiten Anschluss-Bereich ausgebildeten Body-Bereich vermieden wird.
  • Gemäß einer anderen Ausgestaltung der Erfindung wird auf dem ersten Anschluss-Bereich (bzw. auf einer auf dem ersten Anschluss-Bereich ausgebildeten ersten Silizid-Schicht) ein erster elektrischer Kontakt gebildet, und/oder auf dem zweiten Anschluss-Bereich (bzw. auf einer auf dem zweiten Anschluss-Bereich ausgebildeten zweiten Silizid-Schicht) wird ein zweiter elektrischer Kontakt gebildet. Mittels einer auf dem ersten Anschluss-Bereich ausgebildeten ersten Silizid-Schicht kann der Kontaktwiderstand zwischen dem ersten elektrischen Kontakt und dem ersten Anschluss-Bereich verringert werden, und mittels einer auf dem zweiten Anschluss-Bereich ausgebildeten zweiten Silizid-Schicht kann der Kontaktwiderstand zwischen dem zweiten elektrischen Kontakt und dem zweiten Anschluss-Bereich verringert werden.
  • Gemäß einer anderen Ausgestaltung der Erfindung werden der erste Anschluss-Bereich und/oder der zweite Anschluss-Bereich unter Verwendung eines Ionen-Implantations-Verfahrens dotiert.
  • Als Ionen-Implantations-Verfahren kann beispielsweise ein HDD-Implantations-Verfahren (HDD: Highly Doped Drain) verwendet werden.
  • Unter einem HDD-Implantations-Verfahren kann ein Dotier-Verfahren verstanden werden, welches zum Beispiel bei der Herstellung eines Feldeffekttransistors dazu dient, einen oder mehrere hochdotierte Source/Drain-Bereiche auszubilden. Ein HDD-Implantations-Verfahren kann daher alternativ auch als Source/Drain-Implantations-Verfahren bezeichnet werden, und die mittels eines HDD-Implantations-Verfahrens eingebrachten bzw. implantierten Dotierstoffatome können als HDD-Implants bzw. als Source/Drain-Implants bezeichnet werden.
  • In diesem Zusammenhang ist anzumerken, dass in einem Standard-Prozessfluss, in welchem das Bilden eines Gates und eines oder mehrerer Spacer vorgesehen ist, eine HDD-Implantation gewöhnlich nach dem Bilden des Gates und nach dem Bilden des bzw. der Spacer erfolgt.
  • HDD-Implants, welche zum n-Dotieren verwendet werden, können auch als N+-Implants bezeichnet werden, und HDD-Implants, welche zum p-Dotieren verwendet werden, können auch als P+-Implants bezeichnet werden.
  • Bei einem HDD-Implantations-Verfahren kann das Einbringen der Dotierstoffatome in einen zu dotierenden Bereich (zum Beispiel den ersten Anschluss-Bereich und/oder den zweiten Anschluss-Bereich) entlang der Richtung der Oberflächennormalen erfolgen, mit anderen Worten senkrecht zur Oberfläche bzw. unter einem Implantationswinkel von 0° (0 Winkelgrad).
  • Gemäß einer anderen Ausgestaltung werden der erste Anschluss-Bereich und/oder der zweite Anschluss-Bereich derart dotiert (zum Beispiel mittels eines HDD-Implantations-Verfahrens), dass sie eine Dotierstoffkonzentration von ungefähr größer als 1020 cm–3 aufweisen.
  • Die nachfolgend beschriebenen Ausgestaltungen der Erfindung gelten für das Verfahren zum Herstellen eines Drain-Extended-MOS-Feldeffekttransistors sowie den Drain-Extended-MOS-Feldeffekttransistor.
  • Der Drain-Extended-MOS-Feldeffekttransistor wird so gebildet, dass er eine Fin-Struktur bzw. eine Finne aufweist. Der erste Anschluss-Bereich und der zweite Anschluss-Bereich und der zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich ausgebildete erste und zweite Body-Bereich werden so gebildet, dass sie eine Fin-Struktur (Finne), anders ausgedrückt eine Steg-Struktur, aufweisen bzw. bilden. Die Fin-Struktur bzw. Finne kann gemäß einer Ausgestaltung der Erfindung auf einer elektrisch isolierenden Schicht, z. B. auf einer in dem Substrat ausgebildeten vergrabenen Oxidschicht (Buried Oxide, BOX) ausgebildet sein.
  • Mit anderen Worten kann der Drain-Extended-MOS-Feldeffekttransistor in einer FinFET-Technologie bzw. einer MuGFET-Technologie hergestellt werden. Noch anders ausgedrückt ist das Verfahren zum Herstellen des Drain-Extended-MOS-Feldeffekttransistors kompatibel mit einer FinFET-Technologie (MuGFET-Technologie) bzw. einem FinFET-Prozess-Fluss (MuGFET-Prozess-Fluss).
  • Die nachfolgend beschriebenen Ausgestaltungen der Erfindung betreffen das Verfahren zum Herstellen eines Drain-Extended-MOS-Feldeffekttransistors und gelten sinngemäß auch für den Drain-Extended-MOS-Feldeffekttransistor.
  • Bei einem Drain-Extended-MOS-Feldeffekttransistor mit einer Silizium-auf-Isolator-Struktur können der erste Anschluss-Bereich, der zweite Anschluss-Bereich sowie der erste Body-Bereich und der zweite Body-Bereich des Drain-Extended-MOS-Feldeffekttransistors auf einer elektrisch isolierenden Schicht, z. B. auf einer auf dem Substrat ausgebildeten vergrabenen Oxidschicht (Buried Oxide, BOX) ausgebildet sein.
  • Ein in einer FinFET-Technologie hergestellter Drain-Extended-MOS-Feldeffekttransistor kann auch als Drain-Extended-FinFET bezeichnet werden.
  • Gemäß einem Aspekt der Erfindung wird ein Verfahren zum Herstellen eines Drain-Extended-MOS-Feldeffekttransistors bzw. ein Drain-Extended-MOS-Feldeffekttransistor (DE-MOS-FET) geschaffen, i. e. ein MOS-Feldeffekttransistor mit einem erweiterten Drain-Bereich (sogenannter Extended Drain), welcher Drain-Extended-MOS-Feldeffekttransistor beispielsweise geeignet ist zur Verwendung bei hohen Eingangs-/Ausgangs-Versorgungsspannungen (Input/Output-Versorgungsspannung bzw. I/O-Versorgungsspannung), z. B. bei Versorgungsspannungen von ungefähr 1.5 V bis 2.5 V.
  • Mit anderen Worten kann der Drain-Extended-MOS-Feldeffekttransistor (DE-MOS-FET) für Anwendungen wie zum Beispiel I/O-Schaltkreise verwendet werden. Alternativ kann der DE-MOS-FET jedoch auch in anderen Anwendungen verwendet werden.
  • Der Drain-Extended-MOS-Feldeffekttransistor kann in einer FinFET-Technologie (bzw. MuGFET-Technologie) oder in einer SOI-Technologie (z. B. FD-SOI-Technologie) hergestellt werden.
  • Das Dotieren des ersten Body-Bereiches und/oder des zweiten Body-Bereiches kann unter Verwendung eines Vt-Implantations-Verfahrens erfolgen.
  • Unter einem Vt-Implantations-Verfahren kann ein Dotier-Verfahren verstanden werden, welches zum Beispiel bei der Herstellung eines MOS-Feldeffekttransistors dazu dient, eine Schwellenspannung (threshold voltage) Vt in dem MOS-Feldeffekttransistor einzustellen.
  • In diesem Zusammenhang ist anzumerken, dass in einem Standard-Prozessfluss, in welchem das Bilden eines Gates vorgesehen ist, eine Vt-Implantation gewöhnlich vor dem Bilden des Gates erfolgt.
  • Die mittels eines Vt-Implantations-Verfahrens eingebrachten bzw. implantierten Dotierstoffatome können als Schwellenspannungs-Implants (Vt-Implants) bzw. als Kanal-Implants bezeichnet werden.
  • Bei Verwendung eines Vt-Implantations-Verfahrens kann das Einbringen der Dotierstoffatome in einen zu dotierenden Bereich senkrecht zur Oberfläche, d. h. unter einem Implantationswinkel von 0° (0 Winkelgrad) erfolgen.
  • Mit Hilfe eines Vt-Implantations-Verfahrens kann eine Dotierstoffkonzentration von ungefähr 1017 cm–3 bis 1018 cm–3 in einem zu dotierenden Bereich erreicht werden.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass der erste Anschluss-Bereich, der erste Body-Bereich und der zweite Anschluss-Bereich n-dotiert werden, und dass der zweite Body-Bereich p-dotiert wird, so dass ein Drain-Extended-NMOS-Feldeffekttransistor gebildet wird.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass der erste Anschluss-Bereich, der erste Body-Bereich und der zweite Anschluss-Bereich p-dotiert werden, und dass der zweite Body-Bereich n-dotiert wird, so dass ein Drain-Extended-PMOS-Feldeffekttransistor gebildet wird.
  • Gemäß einer anderen Ausgestaltung der Erfindung wird der Gate-Bereich so gebildet, dass ein Teilbereich des ersten Body-Bereiches von dem Gate-Bereich frei bleibt. Die Länge des von dem Gate-Bereich freien Teilbereiches kann ungefähr 50 nm bis 2000 nm betragen.
  • Gemäß einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass einer oder mehrere der folgenden Bereiche des Drain-Extended-MOS-Feldeffekttransistors silizidiert werden:
    • • der erste Anschluss-Bereich;
    • • der zweite Anschluss-Bereich;
    • • der Gate-Bereich;
    • • der von dem Gate-Bereich freie Teilbereich des ersten Body-Bereiches.
  • In einer anderen Ausgestaltung der Erfindung ist es vorgesehen, dass eine Maske verwendet wird, mit deren Hilfe eine Silizidierung des von dem Gate-Bereich freien Teilbereiches des ersten Body-Bereiches blockiert wird.
  • Ein Vorteil des Verfahrens zum Herstellen eines Drain-Extended-MOS-Feldeffekttransistors (DE-MOS-FET) kann darin gesehen werden, dass der DE-MOS-FET (bzw. das Verfahren) kompatibel ist mit einer aufkommenden MuGFET-Prozess-Technologie. Ein anderer Vorteil kann darin gesehen werden, dass das Verfahren auch kompatibel ist zu bereits vorhandenen SOI-Technologien, wobei zum Beispiel keine zusätzlichen Prozessschritte erforderlich sind.
  • Ferner kann eine besser kontrollierbare und/oder geringere Aus-Diffusion erreicht werden mittels einer neuartigen Methode zum Ausbilden eines erweiterten Drain-Bereiches (Extended Drain Region) und damit der tatsächlichen Gate-Länge des DE-MOS-FETs.
  • Ein anderer Vorteil des Verfahrens kann darin gesehen werden, dass mit dem Verfahren sowohl NMOS-Device-Strukturen als auch PMOS-Device-Strukturen hergestellt werden können.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. In den Figuren sind gleiche oder ähnliche Elemente, soweit sinnvoll, mit gleichen oder identischen Bezugszeichen versehen. Die in den Figuren gezeigten Darstellungen sind schematisch und daher nicht maßstabsgetreu gezeichnet.
  • Es zeigen
  • 1 einen Thyristor gemäß dem Stand der Technik;
  • 2 einen Fin-Feldeffekttransistor gemäß dem Stand der Technik;
  • 3 einen Drain-Extended-NMOS-Feldeffekttransistor gemäß dem Stand der Technik;
  • 4 einen MOS-Feldeffekttransistor gemäß dem Stand der Technik;
  • 5A einen Thyristor drenen der Erläterung;
  • 5B einen Thyristor drenen der Erläterung;
  • 6A einen Thyristor drenen der Erläterung;
  • 6B einen Thyristor drenen der Erläterung;
  • 6C einen Thyristor drenen der Erläterung;
  • 6D einen Thyristor drenen der Erläterung;
  • 7A einen Drain-Extended-MOS-Feldeffekttransistor gemäß einem Ausführungsbeispiel der Erfindung;
  • 7B einen Drain-Extended-MOS-Feldeffekttransistor gemäß einem Ausführungsbeispiel der Erfindung;
  • 8A einen Drain-Extended-MOS-Feldeffekttransistor gemäß einem Ausführungsbeispiel der Erfindung;
  • 8B einen Drain-Extended-MOS-Feldeffekttransistor gemäß einem Ausführungsbeispiel der Erfindung;
  • 9 eine Layout-Darstellung einer elektronischen Bauelement-Anordnung gemäß einem Ausführungsbeispiel der Erfindung;
  • 10A bis 10F verschiedene Prozessschritte eines Verfahrens zum Herstellen eines elektronischen Bauelementes gemäß einem Beispiel;
  • 11 einen Thyristor gemäß einem Beispiel;
  • 12A bis 12F verschiedene Prozessschritte eines Verfahrens zum Herstellen eines elektronischen Bauelementes gemäß einem Beispiel;
  • 13 einen Drain-Extended-MOS-Feldeffekttransistor, hergestellt mittels eines Verfahrens zum Herstellen eines elektronischen Bauelementes gemäß einem Beispiel;
  • 14 einen Drain-Extended-MOS-Feldeffekttransistor, hergestellt mittels eines Verfahrens zum Herstellen eines elektronischen Bauelementes gemäß einem Beispiel;
  • 15 einen Drain-Extended-MOS-Feldeffekttransistor, hergestellt mittels eines Verfahrens zum Herstellen eines elektronischen Bauelementes gemäß einem Beispiel.
  • 5A zeigt eine Querschnittsansicht eines Thyristors 500 bzw. SCRs (Silicon Controlled Rectifier) 500 gemäß einem Beispiel. Der Thyristor 500 weist eine vollständig an Ladungsträgern verarmte SOI-Struktur (SOI: Silicon an Insulator) auf, d. h. eine FD-SOI-Struktur (Fully Depleted SOI).
  • Bei dem Verfahren zum Herstellen des Thyristors 500 wird in einem ersten Prozessschritt eine vergrabene Oxidschicht (Buried Oxide, BOX) 501 in einem Halbleitersubstrat (nicht gezeigt), beispielsweise in einem Silizium-Substrat, gebildet, derart, dass eine dünne (monokristalline) Silizium-Schicht (nicht gezeigt, vgl. Schicht 1007' in 10A) an der Oberfläche des Substrats gebildet wird.
  • In einem anderen Prozessschritt des Verfahrens wird in der Silizium-Schicht mittels eines Halo-Implantations-Verfahrens (alternativ oder zusätzlich mittels eines Vt-Implantations-Verfahrens) ein n-dotierter erster Body-Bereich 504 gebildet. Das n-Dotieren des ersten Body-Bereiches 504 erfolgt unter Verwendung einer N-halo-Photomaske (bzw. einer N-Vt-Photomaske), deren Umriss 514 in 5A dargestellt ist.
  • In einem anderen Prozessschritt des Verfahrens wird in der Silizium-Schicht mittels eines Halo-Implantations-Verfahrens (alternativ oder zusätzlich mittels eines Vt-Implantations-Verfahrens) ein p-dotierter zweiter Body-Bereich 505 gebildet. Das p-Dotieren des zweiten Body-Bereiches 505 erfolgt unter Verwendung einer P-halo-Photomaske (bzw. einer P-Vt-Photomaske), deren Umriss 515 in 5A dargestellt ist. Der p-dotierte zweite Body-Bereich 505 wird neben dem n-dotierten ersten Body-Bereich 504 gebildet, derart, dass der n-dotierte erste Body-Bereich 504 und der p-dotierte zweite Body-Bereich 505 eine gemeinsame erste Grenzfläche aufweisen. Anschaulich bilden der erste Body-Bereich 504 und der zweite Body-Bereich 505 einen ersten pn-Übergang (pn-junction) des Thyristors 500.
  • Das Einbringen der Dotierstoff-Atome in den ersten Body-Bereich 504 (n-Dotierung) und/oder in den zweiten Body-Bereich 505 (p-Dotierung) mittels des Halo-Implantations-Verfahrens kann unter einem Implantations-Winkel von ungefähr 5° bis 80° erfolgen. Die Dotierstoffkonzentration in dem ersten Body-Bereich 504 und/oder in dem zweiten Body-Bereich 505 kann ungefähr 1018 cm–3 bis 1019 cm–3 betragen.
  • In einem anderen Prozessschritt des Verfahrens wird in der Silizium-Schicht mittels eines HDD-Implantations-Verfahrens (HDD: Highly Doped Drain) ein stark p-dotierter (P+) erster Anschluss-Bereich 502 gebildet. Das p-Dotieren des ersten Anschluss-Bereiches 502 erfolgt unter Verwendung einer P+-Photomaske, deren Umriss 512 in 5A dargestellt ist. Der stark p-dotierte erste Anschluss-Bereich 502 wird neben dem n-dotierten ersten Body-Bereich 504 gebildet, derart, dass der n-dotierte erste Body-Bereich 504 und der p-dotierte zweite Body-Bereich 505 eine gemeinsame zweite Grenzfläche aufweisen. Anschaulich bilden der stark p-dotierte erste Anschluss-Bereich 502 und der n-dotierte erste Body-Bereich 504 einen zweiten pn-Übergang des Thyristors 500.
  • In einem anderen Prozessschritt des Verfahrens wird in der Silizium-Schicht mittels eines HDD-Implantations-Verfahrens (HDD: Highly Doped Drain) ein stark n-dotierter (N+) zweiter Anschluss-Bereich 503 gebildet. Das n-Dotieren des zweiten Anschluss-Bereiches 503 erfolgt unter Verwendung einer N+-Photomaske, deren Umriss 513 in 5A dargestellt ist. Der stark n-dotierte zweite Anschluss-Bereich 503 wird neben dem p-dotierten zweiten Body-Bereich 505 gebildet, derart, dass der p-dotierte zweite Body-Bereich 505 und der n-dotierte zweite Anschluss-Bereich 503 eine gemeinsame dritte Grenzfläche aufweisen. Anschaulich bilden der p-dotierte zweite Body-Bereich 505 und der stark n-dotierte zweite Anschluss-Bereich 503 einen dritten pn-Übergang des Thyristors 500.
  • Die Dotierstoffkonzentration in dem ersten Body-Bereich 504 und/oder in dem zweiten Body-Bereich 505 kann ungefähr größer als 1020 cm–3 sein.
  • In einem anderen Prozessschritt des Verfahrens erfolgt eine Silizidierung des ersten Anschluss-Bereiches 502 und des zweiten Anschluss-Bereiches 503. Mit anderen Worten wird auf dem ersten Anschluss-Bereich 502 bzw. in einem oberen Teilbereich des ersten Anschluss-Bereiches 502 eine erste Silizid-Schicht 502a gebildet, und auf dem zweiten Anschluss-Bereich 503 bzw. in einem oberen Teilbereich des zweiten Anschluss-Bereiches 503 wird eine zweite Silizid-Schicht 503a gebildet. Eine Silizidierung des ersten Body-Bereiches 504 bzw. des zweiten Body-Bereiches 505 kann mit Hilfe einer Maske (Silizid-Blockier-Maske) verhindert bzw. blockiert werden, wobei die Maske anschaulich aus den Formen der Masken 514 und 515 gebildet sein kann.
  • In dem in 5A gezeigten Beispiel sowie in den nachfolgenden Beispielen können die auf den Anschluss-Bereichen bzw. in oberen Teilbereichen der jeweiligen Anschluss-Bereiche gebildeten Silizid-Schichten (z. B. die erste Silizid-Schicht 502a und die zweite Silizid-Schicht 503a) so gebildet werden, dass ein Kurzschluss und/oder ein Schottky-Kontakt zwischen einer Silizid-Schicht und einem neben dem entsprechenden Anschluss-Bereich ausgebildeten Body-Bereich vermieden wird.
  • In einem anderen Prozessschritt des Verfahrens wird ein erster elektrischer Kontakt 502b auf der ersten Silizid-Schicht 502a gebildet, und ein zweiter elektrischer Kontakt 503b wird auf der zweiten Silizid-Schicht 503a gebildet. Der erste elektrische Kontakt 502b dient zum elektrischen Kontaktieren des ersten Anschluss-Bereiches 502, wobei der Kontaktwiderstand zwischen dem ersten elektrischen Kontakt 502b und dem ersten Anschluss-Bereich 502 mit Hilfe der ersten Silizid-Schicht 502a verringert werden kann. Entsprechend dient der zweite elektrische Kontakt 503b zum elektrischen Kontaktieren des zweiten Anschluss-Bereiches 503, wobei der Kontaktwiderstand zwischen dem zweiten elektrischen Kontakt 503b und dem zweiten Anschluss-Bereich 503 mit Hilfe der zweiten Silizid-Schicht 503a verringert werden kann.
  • Der erste Anschluss-Bereich 502, die erste Silizid-Schicht 502a und der erste elektrische Kontakt 502b bilden anschaulich einen Anoden-Bereich bzw. eine Anode (durch ”Anode” in 5A gekennzeichnet) des Thyristors 500, während der zweite Anschluss-Bereich 503, die zweite Silizid-Schicht 503a und der zweite elektrische Kontakt 503b anschaulich einen Kathoden-Bereich bzw. eine Kathode (durch ”Cathode” in 5A gekennzeichnet) des Thyristors 500 bilden.
  • Der stark p-dotierte erste Anschluss-Bereich 502 (P+), der n-dotierte erste Body-Bereich 504, der p-dotierte zweite Body-Bereich 505 und der stark n-dotierte zweite Anschluss-Bereich 503 (N+) bilden zusammen eine pnpn-Vierschicht-Struktur des Thyristors 500 mit insgesamt drei pn-Übergängen.
  • Gemäß dem in Zusammenhang mit 5A beschriebenen Beispiel können der erste Body-Bereich 504 und der zweite Body-Bereich 505 des Thyristors 500 gebildet werden mittels Implantierens von Halo-Implants (alternativ oder zusätzlich mittels Vt-Implants) in vorgegebene (zum Beispiel lithographisch definierte) Bereiche. Dies ist ein nicht-selbstjustierender (non-self-aligned) Prozess. Der vollständige Thyristor 500 kann erhalten werden mittels Silizid-Blockierung oder mittels Maskierens mit Hilfe eines Gates (vgl. 5B).
  • In einem alternativen (nicht gezeigten) Beispiel kann der Thyristor 500 unter Verwendung einer MuGFET-Technologie gebildet werden. Mit anderen Worten kann der Thyristor 500 in diesem Fall eine Fin-Struktur bzw. Steg-Struktur aufweisen, mit einer Finne, in welcher die beiden Anschluss-Bereiche 502, 503 und die beiden Body-Bereiche 504, 505 des Thyristors 500 ausgebildet sind.
  • In SOI-Technologien bzw. MuGFET-Technologien ermöglicht die Anwesenheit der vergrabenen Oxidschicht 501 das Erzeugen eines neuartigen, ausschließlich lateralen pn-Übergangs (pn-junction) zwischen einem Halo-Bereich, anders ausgedrückt einem Bereich, welcher mit Hilfe einer Halo-Implantation dotiert wurde (i. e. die beiden Body-Bereiche 504 bzw. 505) und einem hochdotierten Anschluss-Bereich (i. e. die beiden Anschluss-Bereiche 502 bzw. 503).
  • 5B zeigt eine Querschnittsansicht eines Thyristors 520 gemäß einem Beispiel. Der Thyristor 520 weist eine vollständig an Ladungsträgern verarmte SOI-Struktur (SOI: Silicon an Insulator) auf, d. h. eine FD-SOI-Struktur (Fully Depleted SOI).
  • Gemäß dem gezeigten Beispiel wird bei dem Verfahren zum Herstellen des Thyristors 520 in einem ersten Prozessschritt eine vergrabene Oxidschicht (Buried Oxide, BOX) 501 in einem Halbleitersubstrat (nicht gezeigt), beispielsweise in einem Silizium-Substrat, gebildet, derart, dass eine dünne Silizium-Schicht (nicht gezeigt, vgl. Schicht 1007' in 10A) an der Substrat-Oberfläche gebildet wird.
  • In einem anderen Prozessschritt des Verfahrens wird in der Silizium-Schicht mittels eines Vt-Implantations-Verfahrens ein n-dotierter erster Body-Bereich 504 (N–) gebildet. Das n-Dotieren des ersten Body-Bereiches 504 kann, wie im Zusammenhang mit 5A beschrieben, unter Verwendung einer N-Vt-Photomaske erfolgen.
  • In einem anderen Prozessschritt des Verfahrens wird in der Silizium-Schicht mittels eines Vt-Implantations-Verfahrens ein p-dotierter zweiter Body-Bereich 505 (P–) gebildet. Das p-Dotieren des zweiten Body-Bereiches 505 kann, wie oben im Zusammenhang mit 5A beschrieben, unter Verwendung einer P-Vt-Photomaske erfolgen.
  • Der p-dotierte zweite Body-Bereich 505 wird neben dem n-dotierten ersten Body-Bereich 504 gebildet, derart, dass der n-dotierte erste Body-Bereich 504 und der p-dotierte zweite Body-Bereich 505 eine gemeinsame erste Grenzfläche aufweisen. Anschaulich bilden der erste Body-Bereich 504 und der zweite Body-Bereich 505 einen ersten pn-Übergang (pn-junction) des Thyristors 520.
  • Die Dotierstoffkonzentration in dem ersten Body-Bereich 504 und/oder in dem zweiten Body-Bereich 505 kann ungefähr 1018 cm–3 bis 1019 cm–3 betragen.
  • In einem anderen Prozessschritt des Verfahrens wird auf bzw. über dem ersten Body-Bereich 504 und dem zweiten Body-Bereich 505 ein Gate-Bereich 506 gebildet, welcher Gate-Bereich 506 mit einem Gate-Anschluss G elektrisch gekoppelt ist. Der Gate-Bereich 506 weist eine elektrisch isolierende Schicht 506' (Gate-Dielektrikum), z. B. ein Gate-Oxid, auf, welche elektrisch isolierende Schicht 506' auf dem ersten Body-Bereich 504 und dem zweiten Body-Bereich 505 ausgebildet ist, sowie eine auf der elektrisch isolierenden Schicht 506' ausgebildete elektrisch leitfähige Schicht 506'' (leitende Gate-Schicht z. B. aus Polysilizium, einem Metall oder einem anderen geeigneten elektrisch leitfähigen Material).
  • In einem anderen Prozessschritt des Verfahrens wird in der Silizium-Schicht mittels eines HDD-Implantations-Verfahrens (HDD: Highly Doped Drain) ein stark p-dotierter (P+) erster Anschluss-Bereich 502 gebildet, wobei der Gate-Bereich 506 als Maske dient, so dass die P+-Implantation in dem Bereich unterhalb des Gate-Bereiches 506 (d. h. in den beiden Body-Bereichen 504 und 505) blockiert wird. Der stark p-dotierte erste Anschluss-Bereich 502 wird neben dem n-dotierten ersten Body-Bereich 504 gebildet, derart, dass der n-dotierte erste Body-Bereich 504 und der p-dotierte zweite Body-Bereich 505 eine gemeinsame zweite Grenzfläche aufweisen. Anschaulich bilden der stark p-dotierte erste Anschluss-Bereich 502 und der n-dotierte erste Body-Bereich 504 einen zweiten pn-Übergang des Thyristors 520.
  • In einem anderen Prozessschritt des Verfahrens wird in der Silizium-Schicht mittels eines HDD-Implantations-Verfahrens (HDD: Highly Doped Drain) ein stark n-dotierter (N+) zweiter Anschluss-Bereich 503 gebildet, wobei der Gate-Bereich 506 wiederum als Maske dient, so dass die N+-Implantation in dem Bereich unterhalb des Gate-Bereiches 506 (d. h. in den beiden Body-Bereichen 504 und 505) blockiert wird. Der stark n-dotierte zweite Anschluss-Bereich 503 wird neben dem p-dotierten zweiten Body-Bereich 505 gebildet, derart, dass der p-dotierte zweite Body-Bereich 505 und der n-dotierte zweite Anschluss-Bereich 503 eine gemeinsame dritte Grenzfläche aufweisen. Anschaulich bilden der p-dotierte zweite Body-Bereich 505 und der stark n-dotierte zweite Anschluss-Bereich 503 einen dritten pn-Übergang des Thyristors 520.
  • Die Dotierstoffkonzentration in dem ersten Anschluss-Bereich 502 und/oder in dem zweiten Anschluss-Bereich 503 kann ungefähr größer als 1020 cm–3 sein.
  • In einem anderen Prozessschritt des Verfahrens erfolgt eine Silizidierung des ersten Anschluss-Bereiches 502, des zweiten Anschluss-Bereiches 503 und des Gate-Bereiches 506. Mit anderen Worten wird auf dem ersten Anschluss-Bereich 502 bzw. in einem oberen Teilbereich des ersten Anschluss-Bereiches 502 eine erste Silizid-Schicht 502a gebildet, auf dem zweiten Anschluss-Bereich 503 bzw. in einem oberen Teilbereich des zweiten Anschluss-Bereiches 503 wird eine zweite Silizid-Schicht 503a gebildet, und auf dem Gate-Bereich 506 wird eine dritte Silizid-Schicht 506a gebildet. Eine Silizidierung des ersten Body-Bereiches 504 bzw. des zweiten Body-Bereiches 505 wird dabei wiederum mit Hilfe des Gate-Bereiches 506 bzw. des Gate-Stapels (Gate-Stack) 506, welcher Gate-Bereich 506 anschaulich als Maske dient, verhindert bzw. blockiert.
  • Anschaulich wird bei dem in Zusammenhang mit 5B beschriebenen Beispiel der Gate-Bereich 506 bzw. Gate-Stack 506 (zum Beispiel das Polysilizium-Material oder Metall-Material der Gate-Elektrode 506'') als Maskenschicht verwendet, um eine HDD-Implantation (N+-Implantation bzw. P+-Implantation) und/oder eine Silizidierung in dem niedrig dotierten ersten Body-Bereich 504 und dem niedrig dotierten zweiten Body-Bereich 505 zu blockieren. Mit anderen Worten kann der Gate-Stapel 506 als Maskenschicht bzw. Maske verwendet werden, um eine selbst-ausgerichtete (self-aligned) Definition der Body-Bereiche 504 bzw. 505 des Thyristors 520 zu erreichen ohne Hinzufügen zusätzlicher Prozesskomplexität wie zum Beispiel einer Silizid-Blockierung.
  • Analog zu dem im Zusammenhang mit 5A beschriebenen Beispiel werden bei dem Verfahren zum Herstellen des Thyristors 520 in anderen Prozessschritten ein erster elektrischer Kontakt 502b auf der ersten Silizid-Schicht 502a gebildet und ein zweiter elektrischer Kontakt 503b auf der zweiten Silizid-Schicht 503a gebildet.
  • Der Gate-Bereich 506 bzw. das Gate 506 des in 5B gezeigten Thyristors 520 kann als Steuer-Gate verwendet werden, um eine verbesserte Triggerung des Thyristors zu erreichen. Dazu kann mittels des Gate-Anschlusses G ein an dem Gate 506 anliegendes elektrisches Potential entsprechend gesteuert werden, wodurch wiederum das Oberflächenpotential des ersten Body-Bereiches 504 und/oder des zweiten Body-Bereiches 505 gesteuert werden kann.
  • Der in 5B gezeigte Thyristor 520 wird mit Hilfe einer SOI-Technologie hergestellt. In einem alternativen (nicht gezeigten) Beispiel kann der Thyristor 520 unter Verwendung einer MuGFET-Technologie gebildet werden. Mit anderen Worten kann der Thyristor in diesem Fall eine Fin-Struktur bzw. Steg-Struktur aufweisen, mit einer Finne, in welcher die beiden Anschluss-Bereiche 502, 503 und die beiden Body-Bereiche 504, 505 des Thyristors 520 ausgebildet sind.
  • Bei einem Thyristor mit einer Fin-Struktur bzw. Finne kann das Gate 506 so auf bzw. über dem ersten Body-Bereich 504 und dem zweiten Body-Bereich 505 ausgebildet sein, dass der erste Body-Bereich 504 und der zweite Body-Bereich 505 von den beiden Seitenflächen der Finne aus angesteuert werden können (Double-Gate-Struktur). Alternativ kann das Gate 506 so ausgebildet sein, dass die beiden Body-Bereiche 504 und 505 von den beiden Seitenflächen und der Deckfläche der Finne aus angesteuert werden können (Triele-Gate-Struktur bzw. Multi-Gate-Struktur).
  • 6A zeigt eine Querschnittsansicht eines Thyristors 600 gemäß einem Beispiel. Der Thyristor 600 weist eine vollständig an Ladungsträgern verarmte SOI-Struktur (SOI: Silicon an Insulator) auf, d. h. eine FD-SOI-Struktur (Fully Depleted SOI).
  • Gemäß dem gezeigten Beispiel wird bei dem Verfahren zum Herstellen des Thyristors 600 in einem ersten Prozessschritt eine vergrabene Oxidschicht (Buried Oxide, BOX) 501 in einem Halbleitersubstrat (nicht gezeigt), beispielsweise in einem Silizium-Substrat, gebildet, derart, dass eine dünne Silizium-Schicht (nicht gezeigt, vgl. Schicht 1007' in 10A) an der Oberfläche des Substrats gebildet wird.
  • In anderen Prozessschritten des Verfahrens werden in der Silizium-Schicht ein erster Anschluss-Bereich 502 und ein zweiter Anschluss-Bereich 503 gebildet, sowie ein erster Body-Bereich 604, ein zweiter Body-Bereich 605 und ein dritter Body-Bereich 607, wobei der erste Body-Bereich 604 zwischen dem ersten Anschluss-Bereich 502 und dem dritten Body-Bereich 607 gebildet wird, der zweite Body-Bereich 605 zwischen dem dritten Body-Bereich 607 und dem zweiten Anschluss-Bereich 503 gebildet wird und der dritte Body-Bereich 607 zwischen dem ersten Body-Bereich 604 und dem zweiten Body-Bereich 605 gebildet wird.
  • Der erste Body-Bereich 604 wird als ein Bereich mit einer intrinsischen Leitfähigkeit bzw. als intrinsischer Bereich gebildet (durch ”i” in 6A gekennzeichnet), und der zweite Body-Bereich 605 wird ebenfalls als intrinsischer Bereich gebildet (ebenfalls durch ”i” in 6A gekennzeichnet).
  • Der zwischen dem intrinsischen ersten Body-Bereich 604 und dem intrinsischen zweiten Body-Bereich 605 ausgebildete dritte Body-Bereich 607 wird mittels eines Halo-Implantations-Verfahrens als p-dotierter dritter Body-Bereich 607 (P-halo) gebildet. Auf bzw. über dem intrinsischen zweiten Body-Bereich 605 wird ein erster Gate-Bereich 606a gebildet, welcher erste Gate-Bereich 606a mit einem ersten Gate-Anschluss G1 elektrisch gekoppelt ist. Der erste Gate-Bereich 606a weist eine auf dem zweiten Body-Bereich 605 ausgebildete erste elektrisch isolierende Schicht 606a' (Gate-Dielektrikum), z. B. ein Gate-Oxid, auf, sowie eine auf der ersten elektrisch isolierenden Schicht 606a' ausgebildete erste elektrisch leitfähige Schicht 606a'' (leitende Gate-Schicht z. B. aus Polysilizium, einem Metall oder einem anderen geeigneten elektrisch leitfähigen Material). Ferner wird auf bzw. über dem intrinsischen ersten Body-Bereich 604 ein zweiter Gate-Bereich 606b gebildet, welcher zweite Gate-Bereich 606b mit einem zweiten Gate-Anschluss G2 elektrisch gekoppelt ist. Der zweite Gate-Bereich 606b weist eine auf dem ersten Body-Bereich 604 ausgebildete zweite elektrisch isolierende Schicht 606b' (Gate-Dielektrikum), z. B. ein Gate-Oxid, auf, sowie eine auf der zweiten elektrisch isolierenden Schicht 606b' ausgebildete zweite elektrisch leitfähige Schicht 606b'' (leitende Gate-Schicht z. B. aus Polysilizium, einem Metall oder einem anderen geeigneten elektrisch leitfähigen Material).
  • Gemäß dem gezeigten Beispiel erfolgt das Ausbilden der p-Dotierung in dem dritten Body-Bereich 607 nach dem Ausbilden des ersten Gate-Bereiches 606a und nach dem Ausbilden des zweiten Gate-Bereiches 606b mittels Einbringens von Halo-implants in den dritten Body-Bereich 607 (Halo-Implantation), wobei der erste Gate-Bereich 606 und der zweite Gate-Bereich 606' anschaulich als Maske dienen.
  • Alternativ kann zuerst das Dotieren des dritten Body-Bereiches 607 mittels P-Vt-Implantation (z. B. unter Verwendung einer Lithographiemaske bzw. einer Vt-Photomaske, nicht gezeigt) erfolgen, und anschließend können der erste Gate-Bereich 606a und der zweite Gate-Bereich 606b auf bzw. über dem ersten Body-Bereich 604 bzw. dem zweiten Body-Bereich 605 gebildet werden.
  • Bei Verwendung eines Halo-Implantations-Verfahrens kann das Einbringen der Dotierstoff-Atome in den dritten Body-Bereich 607 unter einem Implantations-Winkel von ungefähr 5° bis 80° erfolgen.
  • Sowohl bei Verwendung einer Halo-Implantation als auch bei Verwendung einer Vt-Implantation kann das Dotieren des dritten Body-Bereiches 605 derart erfolgen, dass die Dotierstoffkonzentration in dem dritten Body-Bereich 605 ungefähr 1018 cm–3 bis 1019 cm–3 beträgt.
  • In einem anderen Prozessschritt des Verfahrens wird der erste Anschluss-Bereich 502 mittels eines HDD-Implantations-Verfahrens (HDD: Highly Doped Drain) stark p-dotiert (P+), wobei der zweite Gate-Bereich 606b als Maske dient, so dass die HDD-Implantation unterhalb des zweiten Gate-Bereiches 606b (d. h. in dem Bereich des intrinsischen ersten Body-Bereiches 604) blockiert wird. Analog wird in einem anderen Prozessschritt des Verfahrens der zweite Anschluss-Bereich 503 mittels eines HDD-Implantations-Verfahrens (HDD: Highly Doped Drain) stark n-dotiert (N+), wobei der erste Gate-Bereich 606a als Maske dient, so dass die HDD-Implantation unterhalb des ersten Gate-Bereiches 606a (d. h. in dem Bereich des intrinsischen zweiten Body-Bereiches 605) blockiert wird. In diesem Zusammenhang ist anzumerken, dass die maskierende Wirkung der Gate-Bereiche 606a bzw. 606b nur zum genauen, selbstjustierenden Ausrichten der jeweiligen Implantationen ausgenutzt wird. Zusätzlich können im Prozess ”globale” N+/P+-Masken vorhanden sein und bei der Definition der hochdotierten Anschlussbereiche 502 bzw. 503 mitgenutzt werden.
  • Die Dotierstoffkonzentration in dem ersten Anschluss-Bereich 502 und/oder in dem zweiten Anschluss-Bereich 503 kann ungefähr größer als 1020 cm–3 sein.
  • In einem anderen Prozessschritt des Verfahrens wird ein erster elektrischer Kontakt 502b auf dem ersten Anschluss-Bereich 502 (alternativ auf einer auf dem ersten Anschluss-Bereich 502 ausgebildeten ersten Silizid-Schicht 502a, vgl. 6D) gebildet, und ein zweiter elektrischer Kontakt 503b wird auf dem zweiten Anschluss-Bereich 503 (alternativ auf einer auf dem zweiten Anschluss-Bereich 503 ausgebildeten zweiten Silizid-Schicht 503a, vgl. 6D) gebildet. Der erste elektrische Kontakt 502b dient zum elektrischen Kontaktieren des ersten Anschluss-Bereiches 502. Entsprechend dient der zweite elektrische Kontakt 503b zum elektrischen Kontaktieren des zweiten Anschluss-Bereiches 503.
  • Der erste Anschluss-Bereich 502 (die optionale erste Silizid-Schicht 502a) und der erste elektrische Kontakt 502b bilden anschaulich einen Anoden-Bereich bzw. eine Anode (durch ”Anode” in 6A gekennzeichnet) des Thyristors 600, während der zweite Anschluss-Bereich 503 (die optionale zweite Silizid-Schicht 503a) und der zweite elektrische Kontakt 503b anschaulich einen Kathoden-Bereich bzw. eine Kathode (durch ”Cathode” in 6A gekennzeichnet) des Thyristors 600 bilden.
  • In einem alternativen (nicht gezeigten) Beispiel kann der Thyristor 600 unter Verwendung einer MuGFET-Technologie gebildet werden. Mit anderen Worten weist der Thyristor 600 in diesem Fall eine Fin-Struktur bzw. Steg-Struktur auf, mit einer Finne, in welcher die beiden Anschluss-Bereiche 502, 503 und die drei Body-Bereiche 604, 605 und 607 des Thyristors 600 ausgebildet sind.
  • Bei einem Thyristor mit einer Fin-Struktur bzw. Finne können das erste Gate 606a und/oder das zweite Gate 606b so ausgebildet sein, dass der zweite Body-Bereich 605 und/oder der erste Body-Bereich 604 von den beiden Seitenflächen der Finne aus angesteuert werden können (Double-Gate-Struktur). Alternativ können das erste Gate 606a und/oder das zweite Gate 606b so ausgebildet sein, dass der zweite Body-Bereich 605 und/oder der erste Body-Bereich 604 von den beiden Seitenflächen und der Deckfläche der Finne aus angesteuert werden können (Triele-Gate-Struktur bzw. Multi-Gate-Struktur).
  • 6B zeigt eine Querschnittsansicht eines Thyristors 620 gemäß einem Beispiel. Der Thyristor 620 weist im Unterschied zu dem in 6A gezeigten Thyristor 600 einen n-dotierten dritten Body-Bereich 627 auf, wobei die n-Dotierung des dritten Body-Bereiches 627 mittels eines Halo-Implantations-Verfahrens (alternativ mittels eines Vt-Implantations-Verfahrens) erzielt werden kann. Das Verfahren zur Herstellung des in 6B gezeigten Thyristors 620 ist analog zu dem des in 6A gezeigten Thyristors 600 und wird deshalb der Kürze halber nicht noch einmal beschrieben. Der Thyristor 620 kann, wie der Thyristor 600, mit Hilfe einer SOI-Technologie (z. B. einer FD-SOI-Technologie) oder einer MuGFET-Technologie hergestellt werden.
  • Anschaulich weisen die in 6A und 6B gezeigten Thyristoren 600 bzw. 620 einen zentralen Bereich (i. e. den dritten Body-Bereich 607 bzw. 627) mit einer Dotierstoff-Sorte auf, welcher zwischen zwei intrinsischen Bereichen (erster Body-Bereich 604 und zweiter Body-Bereich 605) ausgebildet ist.
  • 6C zeigt eine Querschnittsansicht eines Thyristors 640 gemäß einem Beispiel. Das Verfahren zum Herstellen des Thyristors 640 unterscheidet sich von dem im Zusammenhang mit 6A beschriebenen Verfahren darin, dass bei dem Thyristor 640 zusätzlich zu einem p-dotierten dritten Body-Bereich 647 ein n-dotierter vierter Body-Bereich 648 gebildet wird, wobei der vierte Body-Bereich 648 zwischen dem p-dotierten dritten Body-Bereich 647 und dem intrinsischen zweiten Body-Bereich 605 gebildet wird. Anschaulich wird der zentrale Bereich der Thyristoren 600 bzw. 620 (d. h. der p-dotierte dritte Body-Bereich 607 bzw. der n-dotierte dritte Body-Bereich 627) mit nur einer Dotierstoff-Sorte bei dem Thyristor 640 durch einen aus zwei Teilbereichen mit entgegengesetzter Dotierung (i. e. dem p-dotierten dritten Body-Bereich 647 und dem n-dotierten vierten Body-Bereich 648) gebildeten zentralen Bereich ersetzt, welcher zentrale Bereich zwischen den beiden intrinsischen Bereichen 604 und 605 ausgebildet wird. Das Verfahren zum Herstellen des Thyristors 640 ist ähnlich zu dem im Zusammenhang mit 6A beschriebenen Verfahren und wird daher an dieser Stelle nicht noch einmal wiederholt.
  • Der Thyristor 640 kann, wie die zuvor beschriebenen Thyristoren 600 und 620, mit Hilfe einer SOI-Technologie (z. B. einer FD-SOI-Technologie) oder einer MuGFET-Technologie hergestellt werden, und die gezeigte Struktur 640 ist verträglich mit einem Standard-Prozess-Fluss in der entsprechenden Technologie
  • 6D zeigt eine Querschnittsansicht eines Thyristors 660 gemäß einem Beispiel. Das Verfahren zum Herstellen des Thyristors 660 unterscheidet sich von dem in Zusammenhang mit 6A beschriebenen Verfahren darin, dass der dritte Body-Bereich 678 des Thyristors 660 sowohl p-dotiert als auch n-dotiert wird. Anders ausgedrückt wird der zwischen den intrinsischen Body-Bereichen 604 und 605 ausgebildete zentrale Bereich (i. e. der dritte Body-Bereich 678) des Thyristors 660 als ein Bereich gebildet, bei dem sich eine p-Implantation (bzw. p-Dotierung) und eine n-Implantation (bzw. n-Dotierung) vollständig oder zumindest teilweise gegenseitig kompensieren, anders ausgedrückt als ein Bereich mit entgegengesetzten Dotierstoffsorten bzw. counter-doped Bereich (in 6D durch ”P/N” dargestellt). Die Dotierung des dritten Body-Bereiches 678 erfolgt mit Hilfe eines Halo-Implantations-Verfahrens und/oder mit Hilfe eines HDD-Implantations-Verfahrens (P+/N+-Implantation), wobei der erste Gate-Bereich 606 und der zweite Gate-Bereich 606' als Maske dienen können, so dass eine Selbst-Ausrichtung (selfalignment) der Body-Bereiche erreicht werden kann.
  • Die in 6D gezeigte Struktur 660 gleicht der Struktur einer pin-Diode, welche pin-Diode im Durchbruch ein ähnliches Verhalten zeigt wie ein SCR. Ein Vorteil der gezeigten Struktur 660 kann in der Selbst-Ausrichtung gesehen werden. Falls außerdem sowohl p- und n-Halo-Implantationen als auch p- und n-HDD-Implantationen zum Dotieren des dritten Body-Bereiches 678 verwendet werden (d. h. gleichzeitige Halo-Dotierung und HDD-Dotierung des dritten Body-Bereiches 678), können bei der Herstellung des Thyristors 660 gemeinsame Halo- und HDD-Masken verwendet werden. Mit anderen Worten kann für eine n-Halo-Implantation und eine n-HDD-Implantation eine erste gemeinsame Maske verwendet werden, und für eine p-Halo-Implantation und einen p-HDD-Implantation kann eine zweite gemeinsame Maske verwendet werden. Damit ist die Anzahl der verwendeten Masken identisch mit der bei einem Standardprozess verwendeten Maskenanzahl, d. h. es werden keine zusätzlichen Masken benötigt.
  • Der Thyristor 660 kann, wie die zuvor beschriebenen Thyristoren 600, 620 und 640, mit Hilfe einer SOI-Technologie (z. B. einer FD-SOI-Technologie) oder einer MuGFET-Technologie hergestellt werden.
  • Es felt die Beschreibung von Ausführungsbeispielen der Erfindung
  • 7A zeigt eine Querschnittsansicht eines Drain-Extended-MOS-Feldeffekttransistors (DE-MOS-FETs) 700 gemäß einem Ausführungsbeispiel der Erfindung. Der DE-MOS-FET 700 weist eine auf einer vergrabenen Oxidschicht (Buried Oxide, BOX) 701 ausgebildete Fin-Struktur 709 auf. Die Oxidschicht 701 kann auf einem Halbleitersubstrat wie z. B. einem Silizium-Substrat ausgebildet sein (nicht gezeigt). Die Fin-Struktur 709 bzw. Finne 709 kann Silizium-Material aufweisen. In einer alternativen (nicht gezeigten) Ausgestaltung der Erfindung kann der Drain-Extended-MOS-Feldeffekttransistor 700 eine Silizium-auf-Isolator-Struktur (SOI-Struktur) aufweisen, z. B. eine vollständig an Ladungsträgern verarmte SOI-Struktur (Fully Depleted SOI, FD-SOI).
  • Die Fin-Struktur 709 weist einen stark n-dotierten (N+) ersten Anschluss-Bereich 702 und einen stark n-dotierten (N+) zweiten Anschluss-Bereich 703 auf. Das Dotieren des ersten Anschluss-Bereiches 702 und/oder des zweiten Anschluss-Bereiches 703 kann mit Hilfe eines Ionen-Implantations-Verfahrens wie z. B. eines HDD-Implantations-Verfahrens (Highly Doped Drain) bzw. eines Source/Drain-Implantations-Verfahrens erfolgen, wobei eine Dotierstoffkonzentration von ungefähr größer als 1020 cm–3 in dem ersten Anschluss-Bereich 702 und/oder in dem zweiten Anschluss-Bereich 703 erreicht werden kann.
  • Der erste Anschluss-Bereich 702 kann mittels eines auf dem ersten Anschluss-Bereich 702 ausgebildeten ersten elektrischen Kontaktes 702b elektrisch kontaktiert werden, und der zweite Anschluss-Bereich 703 kann mittels eines auf dem zweiten Anschluss-Bereich 703 ausgebildeten zweiten elektrischen Kontaktes 703b elektrisch kontaktiert werden. In einer alternativen (nicht gezeigten) Ausgestaltung der Erfindung können der erste Anschluss-Bereich 702 und/oder der zweite Anschluss-Bereich 703 silizidiert sein (d. h. es kann eine Silizid-Schicht auf dem jeweiligen Anschluss-Bereich bzw. in einem oberen Teilbereich des jeweiligen Anschluss-Bereiches ausgebildet sein), so dass der Kontaktwiderstand zwischen dem ersten elektrischen Kontakt 702b und dem ersten Anschluss-Bereich 702 bzw. zwischen dem zweiten elektrischen Kontakt 703b und dem zweiten Anschluss-Bereich 703 verringert werden kann.
  • Der erste Anschluss-Bereich 702 und der erste elektrische Kontakt 702b dienen anschaulich als ein Drain-Bereich (in 7A durch ”Drain” gekennzeichnet) des Drain-Extended-MOS-Feldeffekttransistors 700, während der zweite Anschluss-Bereich 703 und der zweite elektrische Kontakt 703b anschaulich als ein Source-Bereich (in 7A durch ”Source” gekennzeichnet) des DE-MOS-FETs 700 dienen.
  • Zwischen dem ersten Anschluss-Bereich 702 und dem zweiten Anschluss-Bereiche 703 sind ein schwach n-dotierter (N–) erster Body-Bereich 704 und ein schwach p-dotierter (P–) zweiter Body-Bereich 705 ausgebildet, wobei der erste Body-Bereich 704 zwischen dem ersten Anschluss-Bereich 702 und dem zweiten Body-Bereich 705 ausgebildet ist und der zweite Body-Bereich 705 zwischen dem ersten Body-Bereich 704 und dem zweiten Anschluss-Bereich 703 ausgebildet ist.
  • Das Dotieren des ersten Body-Bereiches 704 und/oder des zweiten Body-Bereiches 705 kann mit Hilfe eines Ionen-Implantations-Verfahrens wie z. B. eines Vt-Implantations-Verfahrens erfolgen, wobei eine Dotierstoffkonzentration von ungefähr 1017 cm–3 bis 1018 cm–3 in dem ersten Body-Bereich 704 und/oder in dem zweiten Body-Bereich 705 erreicht werden kann.
  • Auf bzw. über dem ersten Body-Bereich 704 und dem zweiten Body-Bereich 705 ist ein Gate-Bereich 706 ausgebildet. Der Gate-Bereich 706 weist eine auf dem ersten Body-Bereich 704 und dem zweiten Body-Bereich 705 ausgebildete elektrisch isolierende Schicht (Gate-Dielektrikum) 706' auf (z. B. ein Gate-Oxid), sowie eine auf der elektrisch isolierenden 706' Schicht ausgebildete elektrisch leitfähige Schicht 706'' (leitende Gate-Schicht z. B. aus Polysilizium, einem Metall oder einem anderen geeigneten elektrisch leitfähigen Material).
  • Das Gate 706 kann so auf bzw. über dem ersten Body-Bereich 704 und dem zweiten Body-Bereich 705 ausgebildet sein, dass der erste Body-Bereich 704 und der zweite Body-Bereich 705 von den beiden Seitenflächen der Finne 709 aus angesteuert werden können (Double-Gate-Struktur). Alternativ kann das Gate 706 so ausgebildet sein, dass der erste Body-Bereich 704 und der zweite Body-Bereich 705 von den beiden Seitenflächen und der Deckfläche der Finne 709 aus angesteuert werden können (Triele-Gate-Struktur bzw. Multi-Gate-Struktur).
  • Der in 7A gezeigte Drain-Extended-MOS-Feldeffekttransistor 700 ist als Drain-Extended-NMOS-Feldeffekttransistor (DE-NMOS-FET) ausgebildet, d. h. als N-Kanal-MOS-Feldeffekttransistor mit einem lateral erweiterten Drain-Bereich (Extended Drain). Anschaulich dient dabei der unter dem Gate 706 ausgebildete niedrigdotierte (N–) erste Body-Bereich 704 als Verlängerung des aus dem hochdotierten (N+) ersten Anschluss-Bereich 702 gebildeten Drain-Bereiches.
  • Das Dotieren des ersten Anschluss-Bereiches 702 und/oder des zweiten Anschluss-Bereiches 703 kann nach dem Bilden des Gate-Bereiches 706 erfolgen. In diesem Fall dient das Gate 706 anschaulich als Maske bei der HDD-Dotierung der Anschluss-Bereiche 702 bzw. 703. Auf diese Weise kann eine Selbst-Ausrichtung (self-alignment) des Drain-Bereiches (bzw. des hochdotierten (N+) ersten Anschluss-Bereiches 702) und/oder des verlängerten Drain-Bereiches (i. e. des niedrigdotierten (N–) ersten Body-Bereiches 704) erreicht werden. Anschaulich weist der Drain-Extended-MOS-Feldeffekttransistor 700 in diesem Fall eine selbstausgerichtete (self-aligned) Device-Struktur auf.
  • 7B zeigt eine Querschnittsansicht eines Drain-Extended-MOS-Feldeffekttransistors (DE-MOS-FETs) 720 gemäß einem Ausführungsbeispiel der Erfindung. Der DE-MOS-FET 720 unterscheidet sich von dem in 7A gezeigten DE-MOS-FET 700 dadurch, dass eine Fin-Struktur 729 des DE-MOS-FETs 720 einen stark p-dotierten (P+) ersten Anschluss-Bereich 722 und einen stark p-dotierten (P+) zweiten Anschluss-Bereich 723 aufweist, sowie einen schwach p-dotierten (P–) ersten Body-Bereich 724 und einen schwach n-dotierten (N–) zweiten Body-Bereich 725, wobei der erste Body-Bereich 724 und der zweite Body-Bereich 725 zwischen dem ersten Anschluss-Bereich 722 und dem zweiten Anschluss-Bereich 723 ausgebildet sind, derart, dass der erste Body-Bereich 724 zwischen dem ersten Anschluss-Bereich 722 und dem zweiten Body-Bereich 725 ausgebildet ist und dass der zweite Body-Bereich 725 zwischen dem ersten Body-Bereich 724 und dem zweiten Anschluss-Bereich 723 ausgebildet ist.
  • Der DE-MOS-FET 720 ist anschaulich als Drain-Extended-PMOS-Feldeffekttransistor (DE-PMOS-FET) ausgebildet, d. h. als P-Kanal-MOS-Feldeffekttransistor mit einem lateral erweiterten Drain-Bereich (Extended Drain), wobei der schwach p-dotierte (P–) erste Body-Bereich 724 als Verlängerung des aus dem ersten Anschluss-Bereich 722 (und dem ersten elektrischen Kontakt 702b) gebildeten Drain-Bereiches (durch ”Drain” in 7B gekennzeichnet) des Transistors 720 dient. Der Drain-Extended-PMOS-Feldeffekttransistor (DE-PMOS-FET) kann unter Verwendung ähnlicher Prozessschritte hergestellt werden, wie bereits im Zusammenhang mit 7A beschrieben worden ist.
  • 8A zeigt eine Querschnittsansicht eines Drain-Extended-MOS-Feldeffekttransistors (DE-MOS-FETs) 800 gemäß einem Ausführungsbeispiel der Erfindung. Der DE-MOS-FET 800 ist als Drain-Extended-NMOS-Feldeffekttransistor (DE-NMOS-FET) ausgebildet und unterscheidet sich von dem in 7A gezeigten DE-MOS-FET (bzw. DE-NMOS-FET) 700 dadurch, dass bei dem DE-NMOS-FET 800 ein mit einem Gate-Anschluss G elektrisch gekoppelter Gate-Bereich 806 (welcher Gate-Bereich 806 eine elektrisch isolierende Schicht 806' und eine auf der elektrisch isolierenden Schicht 806' ausgebildete elektrisch leitfähige Schicht 106'' aufweist) auf bzw. über dem zweiten Body-Bereich 705 und auf bzw. über einem ersten Teilbereich des ersten Body-Bereiches 704 ausgebildet ist. Mit anderen Worten ist das Gate 806 nur auf bzw. über einem ersten Teilbereich des ersten Body-Bereiches 704 ausgebildet, so dass ein zweiter Teilbereich (gekennzeichnet durch den Doppelpfeil 808 in 8A) der Länge Z (gemessen entlang der Längsachse der Fin-Struktur 709) des ersten Body-Bereiches 704 nicht von dem Gate-Bereich 806 bedeckt ist. Mit Hilfe des Abstandes Z kann der Wert für die maximal zulässige Drain-Spannung erhöht werden, da ein Spannungsabfall auftritt entlang des niedriger dotierten (N–) ersten Body-Bereiches 704. Allgemein ist es bei einem DE-MOS-Transistor notwendig, die maximale Spannung, welcher über ein Gate-Oxid hinweg abfällt, zu beschränken. Mit zunehmendem Wert des Parameters Z (= Länge des von dem Gate-Bereich 806 unbedeckten Abschnitts des ersten Body-Bereiches 704) kann der Wert für die maximale Spannung erhöht werden. Mit anderen Worten sind mit zunehmendem Wert Z höhere maximale Spannungsabfälle zwischen Gate und Drain möglich. Die Länge Z kann ungefähr 50 nm bis 2000 nm betragen.
  • Die Ausrichtung des Drain-Bereiches (bzw. des hochdotierten (N+) ersten Anschluss-Bereiches 702) und/oder des verlängerten Drain-Bereiches (i. e. des niedrigdotierten (N–) ersten Body-Bereiches 704) kann bei dem DE-NMOS-FET 800 mit Hilfe einer Maske erreicht werden. Anschaulich weist der Drain-Extended-NMOS-Feldeffekttransistor 800 in diesem Fall eine masken-ausgerichtete (mask-aligned) Device-Struktur auf.
  • Wie bei den im Zusammenhang mit 7A und 7B beschriebenen Ausführungsbeispielen können der erste Anschluss-Bereich 702 und/oder der zweite Anschluss-Bereich 703 des DE-MOS-FETs 800 silizidiert sein. Das Ausbilden einer Silizid-Schicht kann nach dem Bilden des Gates 806 erfolgen, wobei eine Silizidierung des nicht von dem Gate 806 bedeckten zweiten Teilbereiches des ersten Body-Bereiches 704 zum Beispiel mit Hilfe einer Maske blockiert werden kann, wie durch den Bereich 810 in 8A dargestellt ist.
  • 8B zeigt eine Querschnittsansicht eines Drain-Extended-MOS-Feldeffekttransistors (DE-MOS-FETs) 820 gemäß einem Ausführungsbeispiel der Erfindung. Der DE-MOS-FET 820 unterscheidet sich von dem in 8A gezeigten DE-MOS-FET 800 dadurch, dass der DE-MOS-FET 820 als Drain-Extended-PMOS-Feldeffekttransistor 820, i. e. als P-Kanal-MOS-Feldeffekttransistor mit einem lateral erweiterten Drain-Bereich, ausgebildet ist. Der schwach p-dotierte (P–) erste Body-Bereich 724 bildet dabei eine Verlängerung (extension) des aus dem stark p-dotierten (P+) ersten Anschluss-Bereich 722 gebildeten Drains des Transistors 820.
  • 9 zeigt eine Layout-Darstellung einer als Feldeffekttransistor-Anordnung ausgebildeten elektronischen Bauelement-Anordnung 900' basierend auf einer MuGFET-Technologie gemäß einem Ausführungsbeispiel der Erfindung. Die Feldeffekttransistor-Anordnung 900' weist eine Multi-Fin-Struktur 908 mit einer Mehrzahl von parallel geschalteten Drain-Extended-NMOS-Feldeffekttransistoren (DE-NMOS-FETs) 900 auf, wobei jeder DE-NMOS-FET 900 eine Fin-Struktur 909 aufweist. Jede Finne 909 weist einen stark n-dotierten (N+) ersten Anschluss-Bereich 702 und einen stark n-dotierten (N+) zweiten Anschluss-Bereich 703 auf, sowie einen schwach n-dotierten (N–) ersten Body-Bereich 704 und einen schwach p-dotierten (P–) zweiten Body-Bereich 705. Der schwach n-dotierte (N–) erste Body-Bereich 704 und der schwach p-dotierte (P–) zweite Body-Bereich 705 sind zwischen dem stark n-dotierten (N+) ersten Anschluss-Bereich 702 und dem stark n-dotierten (N+) zweiten Anschluss-Bereich 703 ausgebildet, derart, dass der schwach n-dotierte (N–) erste Body-Bereich 704 zwischen dem stark n-dotierten (N+) ersten Anschluss-Bereich 702 und dem schwach p-dotierten (P–) zweiten Body-Bereich 705 ausgebildet ist und dass ferner der schwach p-dotierte (P–) zweite Body-Bereich 705 zwischen dem schwach n-dotierten (N–) ersten Body-Bereich 704 und dem stark n-dotierten (N+) zweiten Anschluss-Bereich 703 ausgebildet ist. Die Fin-Strukturen 909 weisen daher eine ähnliche Struktur auf wie die in 7A bzw. 8A gezeigten Fin-Strukturen 709 bzw. 809.
  • Die ersten Anschluss-Bereiche 702 der Fin-Strukturen 909 sind mittels einer Mehrzahl erster elektrischer Kontakte 702b gemeinsam elektrisch kontaktiert, und die zweiten Anschluss-Bereiche 703 sind mittels einer Mehrzahl zweiter elektrischer Kontakte 703b gemeinsam elektrisch kontaktiert. Die ersten Anschluss-Bereiche 702 bilden zusammen mit den ersten elektrischen Kontakten 702b einen Drain-Bereich (mit ”Drain” in 9 bezeichnet) der Feldeffekttransistor-Anordnung 900', während die zweiten Anschluss-Bereiche 703 zusammen mit den zweiten elektrischen Kontakten 703b einen Source-Bereich (mit ”Source” in 9 bezeichnet) der Feldeffekttransistor-Anordnung 900' bilden.
  • Die Multi-Fin-Struktur 908 der Feldeffekttransistor-Anordnung 900' weist einen Gate-Bereich bzw. Gate (durch die Gate-Elektrode 906 in 9 gekennzeichnet) auf, welches Gate 906 auf bzw. über den schwach p-dotierten (P–) zweiten Body-Bereichen 705 und auf bzw. über einem ersten Teilbereich des schwach n-dotierten (N–) ersten Body-Bereiches 704 jedes einzelnen der parallel geschalteten DE-NMOS-FETs 900 (bzw. der jeweiligen Fin-Strukturen 909) ausgebildet ist. Mit anderen Worten weisen die in der Feldeffekttransistor-Anordnung 900' ausgebildeten DE-NMOS-FETs 900 ein gemeinsames Gate 906 auf, welches anschaulich über die Fin-Strukturen 909 der Multi-Fin-Struktur 908 gewickelt ist. Das Gate 906 kann dabei so eingerichtet sein, wie es beispielsweise im Zusammenhang mit dem in 8A gezeigten Drain-Extended-NMOS-Feldeffekttransistor 800 beschrieben wurde. Das Gate 906 weist ferner einen elektrischen Anschluss G auf, mit welchem Anschluss G das Gate 906 elektrisch kontaktiert werden kann.
  • Die hochdotierten (N+) Anschluss-Bereiche 702 und 703 der Feldeffekttransistor-Anordnung 900' können als masken-ausgerichtete (mask-aligned) Bereiche ausgebildet werden. Ferner können der erste Anschluss-Bereich 702 und/oder der zweite Anschluss-Bereich 703 silizidiert werden zum Verringern eines Kontaktwiderstandes zwischen den elektrischen Kontakten 702b bzw. 703b und den Anschluss-Bereichen 702 bzw. 703, wobei die Silizidierung in dem gekennzeichneten Bereich 910 (zum Beispiel mit Hilfe einer Maske) blockiert werden kann.
  • In einer alternativen (nicht gezeigten) Ausgestaltung der Erfindung kann das Gate 906 auch den jeweiligen ersten Body-Bereich 704 jedes DE-NMOS-FETs 900 (bzw. der entsprechenden Fin-Struktur 909) überdecken (vgl. 7A), und die hochdotierten (N+) Anschluss-Bereiche 702 und 703 können als selbst-ausgerichtete (self-aligned) Bereiche ausgebildet werden. Ferner können in der Feldeffekttransistor-Anordnung 900' anstelle von DE-NMOS-FETs eine Mehrzahl von DE-PMOS-FETs (wie z. B. die in 7B bzw. 8B gezeigten DE-PMOS-FETs 720 bzw. 820) parallel geschaltet sein.
  • Im Folgenden werden anhand der 10A bis 10E verschiedene Prozessschritte eines Verfahrens zum Herstellen eines elektronischen Bauelementes gemäß einem Beispiel beschrieben, wobei das elektronische Bauelement beispielhaft als Thyristor in einer FD-SOI-Technologie ausgebildet wird.
  • 10A zeigt das elektronische Bauelement 1000 bzw. den Thyristor 1000 während eines ersten Prozessschrittes des Verfahrens, bei dem in einem Halbleitersubstrat (Silizium-Substrat) eine vergrabene Oxidschicht (Buried Oxide, BOX) 1001 gebildet wird. Das Substrat weist eine intrinsische Leitfähigkeit auf, so dass oberhalb der vergrabenen Oxidschicht 1001 eine Schicht 1007' mit intrinsischer Leitfähigkeit (intrinsische Schicht 1007') gebildet wird.
  • 10B zeigt den Thyristor 1000 während eines anderen Prozessschrittes des Verfahrens, bei dem auf der intrinsischen Schicht 1007' eine elektrisch isolierende Schicht (Gate-Dielektrikum) 1006', z. B. eine Oxidschicht (Gate-Oxid), gebildet wird und auf der elektrisch isolierenden Schicht 1006' eine elektrisch leitende Gate-Schicht 1006'' (z. B. aus Polysilizium, einem Metall oder einem anderen geeigneten elektrisch leitfähigen Material) gebildet wird.
  • 10C zeigt den Thyristor 1000 während eines anderen Prozessschrittes des Verfahrens, bei dem Material der elektrisch isolierenden Schicht 1006' und der elektrisch leitfähigen Schicht 1006'' entfernt wird, derart, dass mehrere voneinander getrennte Gate-Bereiche 1006 auf bzw. über der intrinsischen Schicht 1007' gebildet werden. Mit anderen Worten werden mittels Strukturierens der elektrischen isolierenden Schicht 1006' und der elektrisch leitfähigen Schicht 1006'' (zum Beispiel unter Verwendung eines Lithographie-Verfahrens und eines Ätz-Verfahrens) mehrere voneinander getrennte Gate-Bereiche 1006 gebildet, wobei die Gate-Bereiche 1006 auf bzw. über einem Teilbereich 1007 der intrinsischen Schicht 1007' gebildet werden, welcher Teilbereich 1007 anschaulich als Body-Bereich 1007 des Thyristors 1000 dient.
  • Die Gate-Bereiche 1006 sind durch Zwischenbereiche 1011 voneinander getrennt, in welchen Zwischenbereichen 1011 kein Gate-Material ausgebildet ist. Anschaulich betrachtet bleiben Teilbereiche der intrinsischen Schicht 1007' frei.
  • Die getrennten Gate-Bereiche 1006 können so gebildet werden, dass zwei benachbarte Gate-Bereiche 1006 einen Abstand X aufweisen, welcher beispielsweise kleiner sein kann als die minimale Merkmalsgröße (Minimum Feature Size) F der verwendeten Technologie. Der Abstand X kann einige 10 nm betragen, zum Beispiel 15 nm bis 60 nm.
  • Ferner können die getrennten Gate-Bereiche 1006 so gebildet werden, dass einer oder mehrere der Gate-Bereiche 1006 eine Länge L aufweist, welche Länge L beispielsweise kleiner sein kann als die minimale Merkmalsgröße F der verwendeten Technologie. Die Länge L eines Gate-Bereiches 1006 kann 5 nm bis 200 nm betragen, beispielsweise einige 10 nm, zum Beispiel 15 nm bis 60 nm.
  • Anschaulich bilden die Gate-Bereiche 1006 zusammen mit den Zwischenbereichen 1011 eine geschlitzte Gate-Maske (slotted gate mask) 1017 bzw. ein geschlitztes Gate 1017. In dem gezeigten Beispiel weist die Gate-Maske 1017 sieben voneinander durch Zwischenräume 1011 getrennte Gate-Bereiche 1006 auf, wobei ein zentraler Gate-Bereich 1006 eine Länge von typischerweise größer als 2L aufweisen kann, während die anderen sechs Gate-Bereiche die Länge L aufweisen. Ferner weisen jeweils zwei benachbarte Gate-Bereiche 1006 einen Abstand X auf.
  • Die in 10C gezeigte Struktur der geschlitzten Gate-Maske 1017, i. e. die Anzahl, Größe und der Abstand der Gate-Bereiche 1006 bzw. Zwischenräume 1011, ist beispielhaft. Alternativ kann die Gate-Maske 1017 eine andere Schlitz-Struktur aufweisen.
  • 10D zeigt den Thyristor 1000 während eines anderen Prozessschrittes des Verfahrens, bei dem die freien Teilbereiche (d. h. die unterhalb der Zwischenbereiche 1011 ausgebildeten Teilbereiche) des (intrinsischen) Body-Bereiches 1007 mittels Einbringens von Dotierstoffatomen dotiert werden. Das Einbringen der Dotierstoffe erfolgt dabei durch die zwischen den getrennten Gate-Bereichen 1006 ausgebildeten Zwischenräume 1011 hindurch. In dem gezeigten Beispiel erfolgt das Dotieren mit Hilfe eines HDD-Implantations-Verfahrens, wobei eine Mehrzahl von ersten schwach n-dotierten (N–) Teilbereichen 1004a mittels einer N+-Implantation (durch ”N+ implant” in 10D gekennzeichnet) in einer einem (nachfolgend gebildeten, vgl. 10E) ersten Anschluss-Bereich 1002 benachbarten ersten Hälfte des (intrinsischen) Body-Bereiches 1007 gebildet wird, und eine Mehrzahl von zweiten schwach p-dotierten (P–) Teilbereichen 1005a mittels P+-Implantation (durch ”P+ implant” in 10D gekennzeichnet) in einer einem (nachfolgend gebildeten, vgl. 10E) zweiten Anschluss-Bereich 1003 benachbarten zweiten Hälfte des (intrinsischen) Body-Bereiches 1007 gebildet wird.
  • Anschaulich erfolgt das Dotieren der intrinsischen Schicht 1007' bzw. des in der intrinsischen Schicht 1007' ausgebildeten (intrinsischen) Body-Bereiches 1007 (genauer der ersten Teilbereiche 1004a und der zweiten Teilbereiche 1005a) durch die geschlitzte Gate-Maske 1017 hindurch, wobei die Dotierung direkt unterhalb der Gate-Bereiche 1006 blockiert wird. Mit anderen Worten wird der (intrinsische) Body-Bereich 1007 nur lokal dotiert (unterhalb der Zwischenbereiche 1011), bzw. die Dotierstoffatome werden nur lokal (in die freiliegenden Teilbereiche 1004a bzw. 1005a des (intrinsischen) Body-Bereiches 1007) implantiert.
  • Aufgrund eines sich in dem (intrinsischen) Body-Bereich 1007 ausbildenden Dotierstoff-Konzentrationsgefälles zwischen den dotierten Teilbereichen 1004a bzw. 1005a und den angrenzenden undotierten Teilbereichen des (intrinsischen) Body-Bereiches 1007 kann es zu einer Ausdiffusion (out-diffusion) der in den (intrinsischen) Body-Bereich 1007 eingebrachten Dotierstoffatome kommen. Mit anderen Worten können sich die Dotierstoffprofile der dotierten Teilbereiche 1004a bzw. 1005a auch in die maskierten Teilbereiche unterhalb der Gate-Bereiche 1006 ausdehnen. Mittels der lateralen Ausdiffusion der Dotierstoffatome können anschaulich ein verdünnter schwach n-dotierter erster Body-Teilbereich 1004 und ein verdünnter schwach p-dotierter zweiter Body-Teilbereich 1005 in dem intrinsischen Body-Bereich 1007 nebeneinander gebildet werden. Die verdünnten schwach dotierten Body-Teilbereiche 1004 bzw. 1005 werden auch als ”Diluted Body Regions” bezeichnet. Anschaulich weist der erste Body-Teilbereich 1004 eine gemusterte bzw. verdünnte N-Implantation auf, und der zweite Body-Teilbereich 1005 weist eine gemusterte bzw. verdünnte P-Implantation auf.
  • 10E zeigt den Thyristor 1000 während eines anderen Prozessschrittes des Verfahrens, bei dem in der intrinsischen Schicht 1007' ein erster Anschluss-Bereich 1002 und ein zweiter Anschluss-Bereich 1003 gebildet werden. Der erste Anschluss-Bereich 1002 wird als stark p-dotierter (P+) Bereich 1002 ausgebildet, und der zweite Anschluss-Bereich 1003 wird als stark n-dotierter (N+) Bereich ausgebildet. In dem gezeigten Beispiel erfolgt das Dotieren des ersten Anschluss-Bereiches 1002 und des zweiten Anschluss-Bereiches 1003 jeweils mit Hilfe eines HDD-Implantations-Verfahrens (durch ”P+ implant” bzw. ”N+ implant” in 10E gekennzeichnet), wobei die Gate-Bereiche 1006 während des Dotierens bzw. des Implantierens der Dotierstoffatome als Maske dienen können.
  • Die Dotierstoffkonzentration in dem ersten Anschluss-Bereich 1002 und/oder in dem zweiten Anschluss-Bereich 1003 kann ungefähr größer als 1020 cm–3 sein.
  • 10F zeigt den Thyristor 1000 während eines anderen Prozessschrittes des Verfahrens, bei dem auf dem ersten Anschluss-Bereich 1002 ein erster elektrischer Kontakt 1002b gebildet wird, und bei dem weiterhin auf dem zweiten Anschluss-Bereich 1003 ein zweiter elektrischer Kontakt 1003b gebildet wird. Der erste Anschluss-Bereich 1002 kann mittels des ersten elektrischen Kontaktes 1002b elektrisch kontaktiert werden und bildet anschaulich eine Anode des Thyristors 1000 (durch ”Anode” in 10F gekennzeichnet). Entsprechend kann der zweite Anschluss-Bereich 1003 mittels des zweiten elektrischen Kontaktes 1003b elektrisch kontaktiert werden und bildet anschaulich eine Kathode des Thyristors 1000 (durch ”Cathode” in 10F gekennzeichnet).
  • Die Gate-Bereiche 1006 können als potentialfreie Gate-Bereiche 1006 (elektrisch freischwebende Gates bzw. Floating Gates) ausgebildet werden. Alternativ können einer oder mehrere der Gate-Bereiche 1006 elektrisch kontaktiert werden (zum Beispiel mittels eines oder mehrerer elektrischer Gate-Anschlüsse, vgl. 11) und zum Beispiel als Steuer-Gates für eine verbesserte Triggerung des Thyristors 1000 verwendet werden.
  • 11 zeigt eine Querschnittsansicht eines Thyristors 1100, welcher mittels eines Verfahrens zum Herstellen eines elektronischen Bauelementes gemäß einem Beispiel hergestellt wird. Das Verfahren weist zunächst im Wesentlichen dieselben Prozessschritte auf, wie im Zusammenhang mit den 10A bis 10C beschrieben wurde, wobei im Unterschied zu der in 10C gezeigten Thyristor-Struktur 1000 bei dem in 11 gezeigten Thyristor 1100 eine Mehrzahl von voneinander getrennten Gate-Bereichen 1106 so gebildet wird, dass alle Gate-Bereiche 1106 in etwa dieselbe Länge L' aufweisen, und dass ferner jeweils zwei benachbarte Gate-Bereiche 1106 einen Abstand X' aufweisen. Die Werte für die Länge L' und den Abstand X' können in derselben Größenordnung liegen wie im Zusammenhang mit 10C für die Länge L bzw. den Abstand X beschrieben wurde. Die Gate-Bereiche 1106 sind durch Zwischenbereiche 1111 voneinander getrennt.
  • Bei dem Verfahren zum Herstellen des Thyristors 1100 werden in einem zu dem in 10D gezeigten Prozessschritt analogen Prozessschritt die freiliegenden Teilbereiche (d. h. die unterhalb der Zwischenbereiche 1111 ausgebildeten Teilbereiche) des intrinsischen Body-Bereiches 1007 mittels Einbringens von Dotierstoffatomen dotiert, wobei das Einbringen der Dotierstoffe durch die zwischen den getrennten Gate-Bereichen 1106 ausgebildeten Zwischenräume 1111 hindurch erfolgt. Im Unterschied zu dem in 10D gezeigten Prozessschritt erfolgt gemäß dem hier beschriebenen Beispiel des Verfahrens das Dotieren mit Hilfe eines Halo-Implantations-Verfahrens, wobei die Mehrzahl von ersten schwach n-dotierten (N–) Teilbereichen 1004a mittels einer N-Halo-Implantation (durch ”N halo implant” in 11 gekennzeichnet) in der dem ersten Anschluss-Bereich 1002 benachbarten ersten Hälfte des (intrinsischen) Body-Bereiches 1007 gebildet wird, und die Mehrzahl von zweiten schwach p-dotierten (P–) Teilbereichen 1005a mittels einer P-Halo-Implantation (durch ”P halo implant” in 11 gekennzeichnet) in der dem zweiten Anschluss-Bereich 1003 benachbarten zweiten Hälfte des (intrinsischen) Body-Bereiches 1007 gebildet wird.
  • Anschaulich erfolgt das Dotieren des intrinsischen Body-Bereiches 1007 bzw. der Teilbereiche 1004a und 1005a mittels Einbringens von Halo-Implants durch eine geschlitzte Gate-Maske 1117 hindurch, wodurch, wie oben im Zusammenhang mit 10D beschrieben, ein verdünnter schwach n-dotierter erster Body-Teilbereich (”diluted body region”) 1004 und ein verdünnter schwach p-dotierter zweiter Body-Teilbereich 1005 in dem intrinsischen Body-Bereich 1007 des Thyristors 1100 nebeneinander gebildet werden.
  • Das Einbringen der Halo-Implants bzw. die Halo-Implantation kann unter einem Implantations-Winkel von beispielsweise 5° bis 80° erfolgen. Anschaulich treffen die Dotierstoff-Atome schräg auf die Oberfläche des Body-Bereiches 1007. Aufgrund eines Abschattungseffekts der Gate-Bereiche 1106 bzw. des Gate-Stacks während einer schrägen Implantation ist das Verwenden eines Halo-Implantations-Verfahrens besonders effektiv zum Ausbilden der verdünnten Body-Teilbereiche 1004 bzw. 1005.
  • In einem anderen, zu dem in 10E gezeigten Prozessschritt analogen, Prozessschritt des Verfahrens wird mittels einer P+-Implantation (durch ”P+ implant” in 11 gekennzeichnet) der stark p-dotierte (P+) erste Anschluss-Bereich 1002 gebildet, und mittels einer N+-Implantation (durch ”N+ implant” in 11 gekennzeichnet) wird der stark n-dotierte (N+) zweite Anschluss-Bereich 1003 gebildet.
  • In einem anderen Prozessschritt des Verfahrens wird auf dem ersten Anschluss-Bereich 1002 ein erster elektrischer Kontakt 1002b gebildet, und auf dem zweiten Anschluss-Bereich 1003 wird ein zweiter elektrischer Kontakt 1003b gebildet. Der erste Anschluss-Bereich 1002 kann mittels des ersten elektrischen Kontaktes 1002b elektrisch kontaktiert werden und bildet anschaulich eine Anode des Thyristors 1100 (durch ”Anode” in 11 gekennzeichnet). Entsprechend kann der zweite Anschluss-Bereich 1003 mittels des zweiten elektrischen Kontaktes 1003b elektrisch kontaktiert werden und bildet anschaulich eine Kathode des Thyristors (durch ”Cathode” in 11 gekennzeichnet).
  • In einem anderen Prozessschritt des Verfahrens werden die über dem verdünnten schwach n-dotierten ersten Body-Teilbereich 1004 des Thyristors 1100 ausgebildeten Gate-Bereiche 1006 mittels eines ersten elektrischen Gate-Anschlusses G1 gemeinsam elektrisch kontaktiert, und die über dem verdünnten schwach p-dotierten zweiten Body-Teilbereich 1005 des Thyristors 110 ausgebildeten Gate-Bereiche 1006 werden mittels eines zweiten elektrischen Gate-Anschlusses G2 gemeinsam elektrisch kontaktiert. Mittels Anlegens eines ersten elektrischen Potentials an die über dem verdünnten schwach n-dotierten ersten Body-Teilbereich 1004 ausgebildeten Gate-Bereiche 1106 und/oder mittels Anlegens eines zweiten elektrischen Potentials an die über dem verdünnten schwach p-dotierten zweiten Body-Teilbereich 1005 ausgebildeten Gate-Bereiche 1106 können das Oberflächenpotential des verdünnten schwach n-dotierten Body-Bereiches 1104 und/oder das Oberflächenpotential des verdünnten schwach p-dotierten Body-Bereiches 1105 gesteuert werden, womit zum Beispiel eine verbesserte Triggerung des Thyristors 1100 erreicht werden kann.
  • Im Folgenden werden anhand der 12A bis 12D verschiedene Prozessschritte eines Verfahrens zum Herstellen eines elektronischen Bauelementes gemäß einem Beispiel beschrieben, wobei das elektronische Bauelement beispielhaft als Drain-Extended-MOS-Feldeffekttransistor (DE-MOS-FET) in einer MuGFET-Technologie ausgebildet wird.
  • 12A zeigt das elektronische Bauelement 1200 bzw. den Drain-Extendend-MOS-Feldeffekttransistor (DE-MOS-FET) 1200 während eines ersten Prozessschrittes des Verfahrens, bei dem in einem Halbleitersubstrat (z. B. einem Silizium-Substrat, nicht gezeigt) eine vergrabene Oxidschicht (Buried Oxide, BOX) 1201 gebildet wird. Das Substrat kann eine intrinsische Leitfähigkeit aufweisen. Alternativ kann das Substrat als schwach p-dotiertes Substrat, z. B. mit einer Dotierstoffkonzentration von weniger als ungefähr 1016 cm–3, ausgebildet sein. Oberhalb der vergrabenen Oxidschicht 1201 wird daher eine Schicht 1207' ausgebildet, welche Schicht 1207' eine intrinsische Leitfähigkeit aufweisen kann oder alternativ schwach p-dotiert (P–) sein kann (durch ”i (P–)” in 12A gekennzeichnet). In der nachfolgenden Beschreibung wird angenommen, dass die Schicht 1207' als intrinsische Schicht ausgebildet ist. Die Schicht 1207' wird so strukturiert, dass sie eine Fin-Struktur bzw. Steg-Struktur 1209 aufweist.
  • 12B zeigt den DE-MOS-FET 1200 während eines anderen Prozessschrittes des Verfahrens, bei dem auf der intrinsischen Schicht 1207' bzw. der Fin-Struktur 1209 eine elektrisch isolierende Schicht (Gate-Dielektrikum) 1206', z. B. eine Oxidschicht (Gate-Oxid), gebildet wird und auf der elektrisch isolierenden Schicht 1206' eine elektrisch leitende Gate-Schicht 1206'' (z. B. aus Polysilizium, einem Metall oder einem anderen geeigneten elektrisch leitfähigen Material) gebildet wird.
  • 12C zeigt den DE-MOS-FET 1200 während eines anderen Prozessschrittes des Verfahrens, bei dem Material der elektrisch isolierenden Schicht 1206' und der elektrisch leitenden Gate-Schicht 1206'' entfernt wird, derart, dass mehrere voneinander getrennte Gate-Bereiche 1206a bzw. 1206b auf bzw. über der intrinsischen Schicht 1207' gebildet werden. Mit anderen Worten werden mittels Strukturierens der elektrischen isolierenden Schicht 1206' und der elektrisch leitfähigen Schicht 1206'' (zum Beispiel unter Verwendung eines Lithographie-Verfahrens und eines Ätz-Verfahrens) mehrere voneinander getrennte Gate-Bereiche 1206a bzw. 1206b gebildet, wobei die Gate-Bereiche 1206a bzw. 1206b auf bzw. über einem Teilbereich 1207 der intrinsischen Schicht 1207' gebildet werden, welcher Teilbereich 1207 anschaulich als Body-Bereich 1207 des DE-MOS-FETs 1200 dient. Gemäß dem gezeigten Beispiel wird ein erster Gate-Bereich 1206a gebildet, welcher eine Länge L'' aufweist, sowie eine Mehrzahl von zweiten Gate-Bereichen 1206b, welche zweiten Gate-Bereiche eine Länge L''' aufweisen.
  • Die Gate-Bereiche 1206a bzw. 1206b sind durch Zwischenbereiche 1211 voneinander getrennt, in welchen Zwischenbereichen 1211 kein Gate-Material ausgebildet ist. Durch das Entfernen des Gate-Materials werden anschaulich Teilbereiche der (intrinsischen) Schicht 1207' freigelegt, welche von der elektrisch isolierenden Schicht 1206' bzw. der elektrisch leitfähigen Schicht 1206'' verdeckt waren.
  • Die getrennten Gate-Bereiche 1206a, 1206b können so gebildet werden, dass zwei benachbarte zweite Gate-Bereiche 1206b und/oder der erste Gate-Bereich 1206a und ein zu dem ersten Gate-Bereich 1206a benachbarter zweiter Gate-Bereich 1206b einen Abstand X'' aufweisen, welcher Abstand X'' beispielsweise kleiner sein kann als die minimale Merkmalsgröße (Minimum Feature Size) F der verwendeten Technologie. Der Abstand X'' kann einige 10 nm betragen, zum Beispiel 15 nm bis 60 nm.
  • Der erste Gate-Bereich 1206a kann eine Länge L'' aufweisen, welche für die jeweilige verwendete Technologie üblich ist, beispielsweise Minimum Feature Size F oder größer (z. B. 30 nm bis 600 nm).
  • Ferner können die zweiten Gate-Bereiche 1206b so gebildet werden, dass einer oder mehrere der zweiten Gate-Bereiche 1206b eine Länge L''' aufweist, welche Länge L''' beispielsweise kleiner sein kann als die minimale Merkmalsgröße F der verwendeten Technologie. Die Länge L''' eines zweiten Gate-Bereiches 1206b kann ungefähr 5 nm bis 200 nm betragen, beispielsweise einige 10 nm, zum Beispiel 15 nm bis 60 nm.
  • Anschaulich bilden der erste Gate-Bereich 1206a und die zweiten Gate-Bereiche 1206b zusammen mit den Zwischenbereichen 1211 eine geschlitzte Gate-Maske (slotted gate mask) 1217.
  • Die in 12C gezeigte Struktur der geschlitzten Gate-Maske 1217, i. e. die Anzahl, Größe und der Abstand der Gate-Bereiche 1206a, 1206b bzw. der Zwischenräume 1211, ist beispielhaft. Alternativ kann die Gate-Maske 1217 eine andere Schlitz-Struktur aufweisen.
  • 12D zeigt den DE-MOS-FET 1200 während eines anderen Prozessschrittes des Verfahrens, bei dem die freiliegenden Teilbereiche (d. h. die unterhalb der Zwischenbereiche 1211 ausgebildeten Teilbereiche) des intrinsischen Body-Bereiches 1207 mittels Einbringens von Dotierstoffatomen dotiert werden. Das Einbringen der Dotierstoffe erfolgt durch die zwischen den getrennten Gate-Bereichen 1206a bzw. 1206b ausgebildeten Zwischenräume 1211 hindurch. In dem gezeigten Beispiel erfolgt das Dotieren mit Hilfe eines Halo-Implantations-Verfahrens, wobei eine Mehrzahl von schwach n-dotierten (N–) Teilbereichen 1204a mittels einer N-Halo-Implantation (durch ”N halo implant” in 12D gekennzeichnet) in einem, einem ersten Anschluss-Bereich 1202 (nicht gezeigt, vgl. 12E) benachbarten Teilbereich des Body-Bereiches 1207 gebildet wird.
  • Anschaulich erfolgt das Dotieren des Body-Bereiches 1207 (genauer der Teilbereiche 1204a) durch die geschlitzte Gate-Maske 1217 hindurch, wobei die Dotierung unterhalb des ersten Gate-Bereiches 1206a und unterhalb der zweiten Gate-Bereiche 1206b blockiert wird. Mit anderen Worten wird der Body-Bereich 1207 nur lokal dotiert (unterhalb der Zwischenbereiche 1211), bzw. die Dotierstoffatome werden nur lokal (in die freiliegenden Teilbereiche 1204a des Body-Bereiches 1207) implantiert.
  • Aufgrund eines sich in dem Body-Bereich 1207 ausbildenden Dotierstoff-Konzentrationsgefälles zwischen den dotierten Teilbereichen 1204a des Body-Bereiches 1207 und den angrenzenden undotierten Teilbereichen des Body-Bereiches 1207 kann es zu einer Ausdiffusion (out-diffusion) der in den Body-Bereich 1207 eingebrachten Dotierstoffatome kommen. Mit anderen Worten können sich die Dotierstoffprofile der dotierten Teilbereiche 1204a in die maskierten Teilbereiche unterhalb der zweiten Gate-Bereiche 1206b ausdehnen. Mittels der lateralen Ausdiffusion der Dotierstoffatome wird ein verdünnter schwach n-dotierter erster Body-Teilbereich 1204 (”Diluted Body Region”) in dem Body-Bereich 1207 gebildet. Der verdünnte schwach n-dotierte erste Body-Teilbereich 1204 weist anschaulich eine gemusterte bzw. verdünnte N-Implantation auf und dient als erweiterter Drain-Bereich 1204 des DE-MOS-FETs 1200.
  • Unterhalb des ersten Gate-Bereiches 1206a verbleibt ein intrinsischer (bzw. schwach p-dotierter) zweiter Body-Teilbereich 1205 in dem Body-Bereich 1207, welcher zweite Body-Teilbereich 1205 anschaulich als Kanalbereich 1205 des DE-MOS-FETs 1200 dient.
  • Gemäß dem in 12D gezeigten Beispiel erfolgt das Einbringen von Halo-Implants nur im Bereich der geschlitzten Gate-Maske 1217 (wie durch ”N halo implant” gekennzeichnet). Alternativ kann eine Halo-Implantation über dem gesamten Device bzw. DE-MOS-FET 1200 erfolgen, wobei in diesem Fall Halo-Implants auch in die rechts und links neben dem Body-Bereich 1207 ausgebildeten Teilbereiche der intrinsischen Schicht 1207' (d. h. in die als Anschluss-Bereiche des DE-MOS-FETs 1200 auszubildenden Teilbereiche der intrinsischen Schicht 1207', vgl. 12E) eingebracht werden können.
  • 12E zeigt den DE-MOS-FET 1200 während eines anderen Prozessschrittes des Verfahrens, bei dem in der intrinsischen (bzw. schwach p-dotierten) Schicht 1207' mittels Einbringens von Dotierstoffatomen ein stark n-dotierter (N+) erster Anschluss-Bereich 1202 und ein stark n-dotierter (N+) zweiter Anschluss-Bereich 1203 gebildet werden. Das Dotieren des ersten Anschluss-Bereiches 1202 und des zweiten Anschluss-Bereiches 1203 erfolgt mit Hilfe eines HDD-Implantations-Verfahrens (Highly Doped Drain) bzw. eines Source/Drain-Implantations-Verfahrens (durch ”N+ implant” in 12E gekennzeichnet), wobei der erste Gate-Bereich 1206a und/oder die zweiten Gate-Bereiche 1206b als Maske dienen können. Die Dotierstoffkonzentration in dem ersten Anschluss-Bereich 1202 und/oder in dem zweiten Anschluss-Bereich 1203 kann ungefähr mehr als 1020 cm–3 betragen.
  • 12F zeigt den DE-MOS-FET 1200 während eines anderen Prozessschrittes des Verfahrens, bei dem eine Silizidierung des ersten Anschluss-Bereiches 1202 und des zweiten Anschluss-Bereiches 1203 erfolgt, derart, dass auf dem ersten Anschluss-Bereich 1202 (bzw. in einem oberen Teilbereich des ersten Anschluss-Bereiches 1202) eine erste Silizid-Schicht 1202a gebildet wird und dass auf dem zweiten Anschluss-Bereich 1203 (bzw. in einem oberen Teilbereich des zweiten Anschluss-Bereiches 1203) eine zweite Silizid-Schicht 1203a gebildet wird. Ferner wird auf dem geschlitzten Gate 1217 (d. h. auf dem ersten Gate-Bereich 1206a und auf den zweiten Gate-Bereichen 1206b) sowie auf bzw. in den schwach n-dotierten Teilbereichen 1204a, welche schwach n-dotierten Teilbereiche 1204a unterhalb der Zwischenbereiche 1211 ausgebildet sind, eine dritte Silizid-Schicht 1207a gebildet.
  • Weiterhin wird auf der auf dem ersten Anschluss-Bereich 1202 ausgebildeten ersten Silizid-Schicht 1202a ein erster elektrischer Kontakt 1202b gebildet, und auf der auf dem zweiten Anschluss-Bereich 1203 ausgebildeten zweiten Silizid-Schicht 1203a wird ein zweiter elektrischer Kontakt 1203b gebildet. Der stark n-dotierte (N+) erste Anschluss-Bereich 1202 kann mittels des ersten elektrischen Kontaktes 1202b elektrisch kontaktiert werden und bildet anschaulich einen Drain-Bereich des DE-MOS-FETs 1200 (durch ”Drain” in 12F gekennzeichnet). Entsprechend kann der zweite Anschluss-Bereich 1203 mittels des zweiten elektrischen Kontaktes 1203b elektrisch kontaktiert werden und bildet anschaulich einen Source-Bereich des DE-MOS-FETs 1200 (durch ”Source” in 12F gekennzeichnet).
  • Der erste Gate-Bereich 1206a wird mittels eines elektrischen Gate-Anschlusses G elektrisch kontaktiert und dient anschaulich als Gate 1206a des DE-MOS-FETs 1200.
  • Der DE-MOS-FET 1200 weist einen stark n-dotierten ersten Anschluss-Bereich 1202 (Drain), einen stark n-dotierten zweiten Anschluss-Bereich 1203 (Source), einen intrinsischen (bzw. schwach p-dotierten) Kanalbereich 1205, ein Gate 1206a sowie einen erweiterten Drain-Bereich 1204 auf. Der DE-MOS-FET 1200 ist daher anschaulich als N-Kanal-Drain-Extended-MOS-Feldeffekttransistor 1200 bzw. DE-NMOS-FET 1200 ausgebildet.
  • 13 zeigt einen N-Kanal-Drain-Extended-MOS-Feldeffekttransistor 1300 (DE-NMOS-FET 1300), welcher mittels eines Verfahrens zum Herstellen eines elektronischen Bauelementes gemäß einem Beispiel hergestellt werden kann.
  • Das Verfahren zum Herstellen des in 13 gezeigten DE-NMOS-FETs 1300 unterscheidet sich von dem im Zusammenhang mit den 12A bis 12F beschriebenen Verfahren dadurch, dass das Ausbilden der dritten Silizid-Schicht 1207a bei dem DE-NMOS-FET 1300 verhindert wird. Mit anderen Worten wird anschaulich eine Silizidierung des erweiterten Drain-Bereiches 1204 zwischen den Gate-Bereichen 1206a, 1206b bzw. eine Silizidierung der unterhalb der Zwischenbereiche 1211 ausgebildeten dotierten Teilbereiche 1204a verhindert bzw. blockiert, und praktischerweise wird auch eine Silizidierung der Gates blockiert. In 13 ist schematisch der Umriss 1310 des Silizid-blockierten Bereiches dargestellt.
  • Das Blockieren der Silizidierung kann mit Hilfe einer Maske erfolgen. Ferner kann eine Silizidierung des erweiterten Drain-Bereiches 1204 blockiert werden, da sich in bzw. unterhalb der sehr schmalen Öffnungen 1211 der Gate-Maske 1217 kein Silizid ausbildet (zum Beispiel bedingt durch Materialeigenschaften, Korngröße, etc.). Mit anderen Worten können die Zwischenräume 1211 so schmal sein, dass sich darin kein Silizid ausbildet.
  • Dadurch, dass eine Silizidierung des erweiterten Drain-Bereiches 1204 blockiert wird, kann ein unerwünschter elektrischer Stromfluss nahe der Oberfläche vermieden werden.
  • 14 zeigt einen N-Kanal-Drain-Extended-MOS-Feldeffekttransistor 1400 (DE-NMOS-FET 1400), welcher mittels eines Verfahrens zum Herstellen eines elektronischen Bauelementes gemäß einem Beispiel hergestellt werden kann.
  • Das Verfahren zum Herstellen des in 14 gezeigten DE-NMOS-FETs 1400 unterscheidet sich von dem im Zusammenhang mit den 12A bis 12F beschriebenen Verfahren dadurch, dass zum Ausbilden der schwach n-dotierten Teilbereiche 1204a des erweiterten Drain-Bereiches 1204 sowohl ein Halo-Implantations-Verfahren als auch ein HDD-Implantations-Verfahren (bzw. Source/Drain-Implantations-Verfahren) verwendet werden. Mit anderen Worten werden in dem gezeigten Beispiel sowohl N-Halo-Implants (nicht gezeigt, vgl. 12D) als auch N+-Implants (in 14 repräsentativ durch ”N+ implant” gekennzeichnet) zum Ausbilden der schwach n-dotierten Teilbereiche 1204a verwendet.
  • 15 zeigt einen N-Kanal-Drain-Extended-MOS-Feldeffekttransistor 1500 (DE-NMOS-FET 1500), welcher mittels eines Verfahrens zum Herstellen eines elektronischen Bauelementes gemäß einem Beispiel hergestellt werden kann.
  • Das Verfahren zum Herstellen des in 15 gezeigten DE-NMOS-FETs 1500 unterscheidet sich von dem im Zusammenhang mit 14 beschriebenen Verfahren dadurch, dass das Ausbilden der dritten Silizid-Schicht 1207a bei dem DE-NMOS-FET 1500 verhindert wird. Mit anderen Worten wird eine Silizidierung des erweiterten Drain-Bereiches 1204 bzw. der unterhalb der Zwischenbereiche 1211 ausgebildeten dotierten Teilbereiche 1204a verhindert bzw. blockiert. In 15 ist schematisch der Umriss 1310 des Silizid-blockierten Bereiches dargestellt. Das Blockieren der Silizidierung kann mit Hilfe einer Maske erfolgen. Dadurch, dass eine Silizidierung des erweiterten Drain-Bereiches 1204 blockiert wird, kann ein unerwünschter elektrischer Stromfluss nahe der Oberfläche vermieden werden.
  • Die in 12F bis 15 dargestellten Drain-Extended-MOS-Feldeffekttransistoren sind als N-Kanal-Drain-Extended-MOS-Feldeffekttransistoren (DE-NMOS-FETs) ausgebildet. Alternativ können in analoger Weise auch P-Kanal-Drain-Extended-MOS-Feldeffekttransistoren (DE-PMOS-FETs) gebildet werden. Allgemein kann ein Verfahren zum Herstellen eines elektronischen Bauelementes sowohl für NMOS-Strukturen als auch für PMOS-Strukturen verwendet werden.
  • Ferner können alle vorgenannten, in einer MugFET-Technologie realisierten Ausführungsbeispiele der Erfindung alternativ auch in einer Silizium-auf-Isolator-Technologie (SOI-Technologie) realisiert werden.

Claims (14)

  1. Verfahren zum Herstellen eines Drain-Extended-MOS-Feldeffekttransistors, bei dem • auf bzw. über einem Substrat eine Fin-Struktur gebildet wird; • in der Fin-Struktur ein erster dotierter Anschluss-Bereich und ein zweiter dotierter Anschluss-Bereich gebildet werden, wobei der erste Anschluss-Bereich und der zweite Anschluss-Bereich einen ersten Leitfähigkeitstyp aufweisen; • ein erster Body-Bereich und ein zweiter Body-Bereich zwischen dem ersten Anschluss-Bereich und dem zweiten Anschluss-Bereich gebildet werden, wobei der erste Body-Bereich zwischen dem ersten Anschluss-Bereich und dem zweiten Body-Bereich gebildet wird, und wobei der zweite Body-Bereich zwischen dem ersten Body-Bereich und dem zweiten Anschluss-Bereich gebildet wird; • der erste Body-Bereich und der zweite Body-Bereich mittels Einbringens von Dotierstoffatomen dotiert werden, derart, dass der erste Body-Bereich den ersten Leitfähigkeitstyp aufweist, und dass der zweite Body-Bereich einen zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp aufweist; • ein Gate-Bereich auf bzw. über dem zweiten Body-Bereich und auf bzw. über zumindest einem Teilbereich des ersten Body-Bereiches gebildet wird.
  2. Verfahren gemäß Anspruch 1, wobei das Dotieren des ersten Body-Bereiches und/oder des zweiten Body-Bereiches mit Hilfe eines Vt-Implantations-Verfahrens erfolgt.
  3. Verfahren gemäß einem der Ansprüche 1 oder 2, wobei der erste Anschluss-Bereich, der erste Body-Bereich und der zweite Anschluss-Bereich n-dotiert werden, und wobei der zweite Body-Bereich p-dotiert wird, so dass ein Drain-Extended-NMOS-Feldeffekttransistor gebildet wird.
  4. Verfahren gemäß einem der Ansprüche 1 oder 2, wobei der erste Anschluss-Bereich, der erste Body-Bereich und der zweite Anschluss-Bereich p-dotiert werden, und wobei der zweite Body-Bereich n-dotiert wird, so dass ein Drain-Extended-PMOS-Feldeffekttransistor gebildet wird.
  5. Verfahren gemäß einem der Ansprüche 1 bis 4, wobei der Gate-Bereich so gebildet wird, dass ein Teilbereich des ersten Body-Bereiches von dem Gate-Bereich frei bleibt.
  6. Verfahren gemäß Anspruch 5, wobei die Länge des von dem Gate-Bereich freien Tei1bereiches 50 nm bis 2000 nm beträgt.
  7. Verfahren gemäß einem der Ansprüche 1 bis 6, wobei einer oder mehrere der folgenden Bereiche silizidiert werden: • der erste Anschluss-Bereich; • der zweite Anschluss-Bereich; • der Gate-Bereich.
  8. Verfahren gemäß Anspruch 7, wobei eine Maske verwendet wird, mit deren Hilfe eine Silizidierung des von dem Gate-Bereich freien Teilbereiches des ersten Body-Bereiches blockiert wird.
  9. Drain-Extended-MOS-Feldeffekttransistor (700, 720, 800, 820), • mit einer Fin-Struktur (709, 729), welche aufweist: – einen ersten dotierten Anschluss-Bereich (702, 722) und einen zweiten dotierten Anschluss-Bereich (703, 723), welche auf bzw. über einem Substrat (701) ausgebildet sind, wobei der erste Anschluss-Bereich (702, 722) und der zweite Anschluss-Bereich (703, 723) einen ersten Leitfähigkeitstyp aufweisen; – einen ersten dotierten Body-Bereich (704, 724) und einen zweiten dotierten Body-Bereich (705, 725), welche zwischen dem ersten Anschluss-Bereich (702, 722) und dem zweiten Anschluss-Bereich (703, 723) ausgebildet sind, wobei der erste Body-Bereich (704, 724) zwischen dem ersten Anschluss-Bereich (702, 722) und dem zweiten Body-Bereich (705, 725) ausgebildet ist, wobei der zweite Body-Bereich (705, 725) zwischen dem ersten Body-Bereich (704, 724) und dem zweiten Anschluss-Bereich (703, 723) ausgebildet ist, und wobei der erste Body-Bereich (704, 724) den ersten Leitfähigkeitstyp aufweist und der zweite Body-Bereich (705, 725) einen zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp aufweist; • mit einem Gate-Bereich (706, 806), welcher auf bzw. über dem zweiten Body-Bereich (705, 725) und auf bzw. über zumindest einem Teilbereich des ersten Body-Bereiches (704, 724) ausgebildet ist.
  10. Drain-Extended-MOS-Feldeffekttransistor (700, 800) gemäß Anspruch 9, wobei der erste Anschluss-Bereich (702, 722), der erste Body-Bereich (704, 724) und der zweite Anschluss-Bereich (703, 723) n-dotiert sind, und wobei der zweite Body-Bereich (705, 725) p-dotiert ist, so dass der Drain-Extended-MOS-Feldeffekttransistor (700, 800) als ein Drain-Extended-NMOS-Feldeffekttransistor ausgebildet ist.
  11. Drain-Extended-MOS-Feldeffekttransistor (720, 820) gemäß Anspruch 9, wobei der erste Anschluss-Bereich (702, 722), der erste Body-Bereich (704, 724) und der zweite Anschluss-Bereich (703, 723) p-dotiert sind, und wobei der zweite Body-Bereich (705, 725) n-dotiert ist, so dass der Drain-Extended-MOS-Feldeffekttransistor (720, 820) als ein Drain-Extended-PMOS-Feldeffekttransistor ausgebildet ist.
  12. Drain-Extended-MOS-Feldeffekttransistor (800, 820) gemäß einem der Ansprüche 9 bis 11, wobei der Gate-Bereich (806) so ausgebildet ist, dass ein Teilbereich des ersten Body-Bereiches (704, 724) von dem Gate-Bereich (806) frei bleibt.
  13. Drain-Extended-MOS-Feldeffekttransistor (800, 820) gemäß Anspruch 12, wobei die Länge des von dem Gate-Bereich (806) freien Teilbereiches ungefähr 50 nm bis 2000 nm beträgt.
  14. Elektronische Bauelement-Anordnung, mit einer Mehrzahl von parallel geschalteten Drain-Extended-MOS-Feldeffekttransistoren (900) gemäß einem der Ansprüche 9 bis 13.
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