DE102006055151A1 - Semiconductor component e.g. power diode, has semiconductor substrate, and semiconductor region i.e. buried semiconductor region, of one conductor type, which extends from one semiconductor area to another semiconductor area - Google Patents

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Abstract

The component has a semiconductor substrate (8) of one conductor type, and two semiconductor areas (1, 2) of another conductor type complementary to the conductor type of the substrate, where the areas are spaced apart from each other. A semiconductor region (6) i.e. buried semiconductor region, of the latter conductor type extends from the semiconductor area (1) to the semiconductor area (2). The semiconductor region has an impurity charge and/or impurity concentration smaller than the two semiconductor areas. An independent claim is also included for a method for producing a semiconductor component.

Description

HINTERGRUNDBACKGROUND

Um die Gefahr von elektrischen Durchbrüchen bei hochsperrenden Bauelementen wie beispielsweise Leistungsdioden oder Leistungshalbleitern abzumildern, wurden für planare pn-Übergänge mit inhomogenen Randbereichen Lösungsansätze entwickelt, um das elektrische Feld möglichst gleichmäßig innerhalb des Randbereichs abzubauen. Man spricht daher bei solchen Anordnungen auch von einem "Randabschluss" oder einer "Randstruktur".Around the risk of electrical breakdowns in high-blocking components such as mitigating power diodes or power semiconductors, were for planar pn junctions with developed inhomogeneous boundary areas solutions, to the electric field as possible even within of the edge area. One speaks therefore with such arrangements also from a "border closure" or a "border structure".

Einer dieser Lösungsansätze sieht so genannte "Feldringe" vor. Zusätzliche Feldringe führen zu einer Spannungsaufteilung über dem Randbereich und daher zu einer erhöhten Spannungsfestigkeit des Bauteils.one sees this approach so-called "field rings" ago. additional Field rings lead to a voltage distribution over the edge area and therefore to an increased dielectric strength of Component.

Weitere Lösungsansätze sehen unter anderem Feldplatten, vorgelagerte Zonen (JTE, Junction Termination Extension; VLD, Variation of Lateral Doping), das RESURF-Prinzip (Reduced Surface Field), floatende Metallringe über dem Halbleiter und verschiedene Arten von Passivierungsschichten, beispielsweise α-Si, SIPOS (Semi-Insulating Polysilicon) und DLC (Diamond Like Carbon), vor.Further See solutions including field plates, upstream zones (JTE, junction termination extension; VLD, Variation of Lateral Doping), the RESURF principle (Reduced Surface Field), floating metal rings over the semiconductor and various Types of passivation layers, for example α-Si, SIPOS (Semi-Insulating Polysilicon) and DLC (Diamond Like Carbon).

Häufig werden für hochsperrende Bauelemente floatende Feldringe, kontaktiert mit ein- oder mehrstufigen Feldplatten eingesetzt. Solche Randabschlüsse haben jedoch einen hohen Flächenbedarf. Außerdem verbleiben an den Ecken des pn-Übergangs, beispielsweise am Rand einer p-Wanne, und an jedem Feldring elektrische Feldüberhöhungen. Diese treten bereits bei statischer Sperrbelastung auf und verstärken sich teilweise noch dramatisch beim dynamischen Abschalten des Bauelements. Durch mehrstufige Feldplatten lassen sich Feldüberhöhungen im Halbleitersubstrat bis zu einem gewissen Grad abschwächen. Allerdings treten dabei an den Feldplattenkanten Streufelder auf, die sowohl in dielektrischen Schichten auf dem Halbleitersubstrat als auch im Halbleiter selbst zu zusätzlichen Feldspitzen führen können. Um die gewünschten Eigenschaften zu erreichen, müssen Länge und Abstand der jeweiligen Feldplatten richtig dimensioniert werden, was relativ aufwändig ist. Auch bei optimaler Dimensionierung kann mit dieser Art von Randabschluss nicht die volle Volumendurchbruchspannung erreichen werden. Dabei bedeutet Volumendurchbruchsspannung die Durchbruchsspannung des Bauelements im Innenbereich, wo der pn-Übergang eben ist.Become frequent for high-barrier Components floating field rings, contacted with single or multi-stage Field plates used. However, such edge statements have a high Space requirements. Furthermore remain at the corners of the pn junction, for example, at the edge of a p-well, and at each field ring electrical Field increases. These occur even at static blocking load and strengthen sometimes even more dramatic during dynamic shutdown of the device. Multi-level field plates allow field elevations in the semiconductor substrate mitigate to some extent. However, there are at the field plate edges stray fields, which in both dielectric Layers on the semiconductor substrate as well as in the semiconductor itself to additional Lead field peaks can. To the desired To achieve properties Length and distance of respective field plates are dimensioned correctly, which is relative costly is. Even with optimal sizing can with this kind of edge termination will not reach the full volume breakdown voltage. there Volumetric breakdown voltage means the breakdown voltage of the Component in the interior, where the pn junction is flat.

Halbleiterbauelemente sind beispielsweise aus DE 100 01 868 , DE 10 2004 007 196 , DE 10 2004 013 405 , DE 10 2004 040 523 , DE 10 2004 057 792 , DE 103 39 488 , US 6 472 722 , US 2002/0149052 und US 2006/0051923 bekannt.Semiconductor devices are made, for example DE 100 01 868 . DE 10 2004 007 196 . DE 10 2004 013 405 . DE 10 2004 040 523 . DE 10 2004 057 792 . DE 103 39 488 . US 6,472,722 . US 2002/0149052 and US 2006/0051923 known.

ZUSAMMENFASSUNGSUMMARY

In einem Ausführungsbeispiel wird ein Halbleiterbauelement bereitgestellt. Das Halbleiterbauelement weist ein Halbleitersubstrat vom ersten Leitungstyp; zumindest ein erstes Halbleitergebiet vom zum ersten Leitungstyp komplementären zweiten Leitungstyp, das im Halbleitersubstrat angeordnet ist; zumindest ein zweites Halbleitergebiet vom zweiten Leitungstyp, das im Halbleitersubstrat angeordnet und vom ersten Halbleitergebiet beabstandet ist; und eine ausräumbare Halbleiterzone vom zweiten Leitungstyp auf, welche sich zumindest vom ersten bis zum zweiten Halbleitergebiet erstreckt.In an embodiment a semiconductor device is provided. The semiconductor device has a semiconductor substrate of the first conductivity type; at least one first semiconductor region of the second conductivity type complementary to the first conductivity type, which is arranged in the semiconductor substrate; at least a second one Semiconductor region of the second conductivity type, in the semiconductor substrate arranged and spaced from the first semiconductor region; and a depletable Semiconductor zone of the second conductivity type, which at least extends from the first to the second semiconductor region.

Durch die ausräumbare Halbleiterzone werden Feldüberhöhungen am ersten und zweiten Halbleitergebiet wirksam abgeschwächt. Weiterhin können bei schnellen Einschaltvorgängen über die ausräumbare Halbleiterzone Ladungsträger vom zweiten Halbleitergebiet abfließen, so dass erheblich weniger freie Ladungsträger im zweiten Halbleitergebiet verbleiben und daher dort nicht zu Feldspitzen beitragen können. Darüber hinaus gestattet das Halbleiterbauelement den Einsatz von vergleichsweise einfach strukturierten Feldplatten, so dass auf aufwendig dimensionierte Feldplatten oder sogar auf Feldplatten insgesamt verzichtet werden kann. Dadurch vereinfacht sich erheblich die Prozessführung zur Herstellung des Halbleiterbauelements, wodurch sich Kosten einsparen lassen.By the cleanable Semiconductor zone will field overshoots at attenuated first and second semiconductor region effectively. Farther can at fast power-on over the depletable Semiconductor zone charge carriers drain from the second semiconductor region, so that considerably less free charge carrier remain in the second semiconductor region and therefore not there to field peaks can contribute. About that In addition, the semiconductor device allows the use of comparatively Simply structured field plates, allowing for elaborately dimensioned Field plates or even on field plates altogether be omitted can. This considerably simplifies the process management for Production of the semiconductor device, which saves costs to let.

KURZBESCHREIBUNG DER FIGURENBRIEF DESCRIPTION OF THE FIGURES

Im Folgenden wird die Erfindung anhand von in den anhängenden Figuren gezeigten Ausführungsbeispielen beschrieben, aus denen sich weitere Vorteile und Modifikationen ergeben. Die Erfindung ist jedoch nicht auf die konkret beschriebenen Ausführungsbeispiele beschränkt, sondern kann in geeigneter Weise modifiziert und abgewandelt werden. Es liegt im Rahmen der Erfindung, einzelne Merkmale und Merkmalskombination eines Ausführungsbeispiels mit Merkmalen und Merkmalkombinationen eines anderen Ausführungsbeispiels zu kombinieren.in the Below, the invention with reference to in the attached Figures shown embodiments described, which gives further advantages and modifications result. The invention is not, however, specifically described embodiments limited, but may be modified and modified as appropriate. It is within the scope of the invention, individual features and feature combination an embodiment with features and feature combinations of another embodiment to combine.

1 zeigt ein Ausführungsbeispiel mit einem ersten und einem zweiten Halbleitergebiet und einer ausräumbaren Halbleiterzone. 1 shows an embodiment with a first and a second semiconductor region and a removable semiconductor zone.

2 zeigt ein Ausführungsbeispiel mit einem ersten und einem zweiten Halbleitergebiet, einer vergrabenen ausräumbaren Halbleiterzone und einem vierten Halbleitergebiet, das einen Kanalstopper bildet. 2 shows an exemplary embodiment with a first and a second semiconductor region, a buried expandable semiconductor zone and a fourth semiconductor region, which forms a channel stopper.

3 zeigt ein Ausführungsbeispiel mit einem ersten, zweiten und dritten Halbleitergebiet und einer ausräumbaren Halbleiterzone an der Oberfläche eines Halbleitersubstrats. 3 shows an embodiment with a first, second and third semiconductor region and a removable semiconductor zone on the surface of a semiconductor substrate.

4 zeigt ein Ausführungsbeispiel eines lateralen Halbleiterbauelements mit einem ersten, zweiten, dritten und vierten Halbleitergebiet und einer ausräumbaren Halbleiterzone, welche das erste, zweite und dritte Halbleitergebiet miteinander verbindet. 4 shows an embodiment of a lateral semiconductor device having a first, second, third and fourth semiconductor region and a removable semiconductor zone, which connects the first, second and third semiconductor region with each other.

5 zeigt eine Draufsicht auf die Oberfläche des in 4 gezeigten Ausführungsbeispiels. 5 shows a plan view of the surface of in 4 shown embodiment.

6 zeigt die Wirkungsweise der ausräumbaren Halbleiterzone anhand eines Ausführungsbeispiels mit einem ersten, zweiten und dritten Halbleitergebiet und einer ausräumbaren Halbleiterzone, die das erste, zweite und dritte Halbleitersubstrat miteinander verbindet. 6 shows the mode of action of the expandable semiconductor zone based on an embodiment with a first, second and third semiconductor region and a removable semiconductor zone which connects the first, second and third semiconductor substrate together.

7 zeigt eine dreidimensionale Ansicht einer Modellstruktur eines lateralen Halbleiterbauelements, die für Simulationen verwendet wurde. 7 shows a three-dimensional view of a model structure of a lateral semiconductor device that has been used for simulations.

8 zeigt eine Simulation der Potentialverteilung der Modellstruktur mit einer ausräumbaren Halbleiterzone an der Oberfläche des Halbleitersubstrats. 8th shows a simulation of the potential distribution of the model structure with a removable semiconductor zone on the surface of the semiconductor substrate.

9 zeigt eine Simulation der Potentialverteilung der Modellstruktur mit einer vergrabenen ausräumbaren Halbleiterzone. 9 shows a simulation of the potential distribution of the model structure with a buried emptying semiconductor zone.

10 zeigt eine Prinzipdarstellung der Feldverteilung über einem ebenen pn-Übergang. 10 shows a schematic representation of the field distribution over a planar pn junction.

11 zeigt die Ausdehnung der Verarmungszone im Randbereich eines planaren pn-Übergangs. 11 shows the extent of the depletion zone in the edge region of a planar pn junction.

12A bis 12C zeigen einzelne Verfahrensschritte zur Herstellung eines Halbleiterbauelements. 12A to 12C show individual process steps for the production of a semiconductor device.

AUSFÜHRLICHE BESCHREIBUNGDETAILED DESCRIPTION

Nachfolgend sollen einige Ausführungsbeispiele erläutert werden. Dabei sind gleiche strukturelle Merkmale in den Figuren mit gleichen Bezugszeichen gekennzeichnet.following should some examples explained become. Here are the same structural features in the figures marked with the same reference numerals.

Zur Verbesserung der Sperreigenschaften von pn-Übergängen und insbesondere zur Verbesserung der Durchbruchseigenschaften von Leistungshalbleitern im Randbereich von planaren pn-Übergängen ist eine ausräumbare Halbleiterzone vorgesehen. Zum besseren Verständnis wird zunächst auf 1 verwiesen, die einen Randbereich 20 eines Halbleitersubstrats 8 zeigt. Das Halbleitersubstrat 8 weist einen Rand 16 auf, der die äußere Kante des Halbleitersubstrats 8 bildet. Das Halbleitersubstrat 8 erstreckt sich lateral und hat in lateraler Richtung eine erheblich größere Ausdehnung als in vertikaler Richtung (Dickenrichtung). Beispielsweise ist das Halbleitersubstrat 8 eine dünne Kristallscheibe, die durch geeignete Trennverfahren aus einem Halbleiterwafer ausgeschnitten wurde.In order to improve the barrier properties of pn junctions and in particular to improve the breakdown properties of power semiconductors in the edge region of planar pn junctions, a removable semiconductor zone is provided. For better understanding, first up 1 referenced, which is a border area 20 a semiconductor substrate 8th shows. The semiconductor substrate 8th has an edge 16 on, which is the outer edge of the semiconductor substrate 8th forms. The semiconductor substrate 8th extends laterally and has a significantly greater extent in the lateral direction than in the vertical direction (thickness direction). For example, the semiconductor substrate 8th a thin crystal disk cut out of a semiconductor wafer by suitable separation techniques.

Ein Innenbereich 18 ist vom Rand 16 beabstandet. Zwischen dem Innenbereich 18 und dem Rand 16 erstreckt sich der Randbereich 20. Die Ausdehnung des Innenbereichs 18 wird in etwa durch eine zum Rand 20 hin weisende Kante 38 eines ersten Halbleitergebiets 1 definiert. Bei dem ersten Halbleitergebiet 1 handelt es sich beispielsweise um einen Haupt- oder Lastübergang eines Leistungshalbleiters. Dieser Haupt- oder Lastübergang hat eine im Vergleich zum Randbereich 20 erheblich größere laterale Ausdehnung. In 1 ist zum besseren Verständnis lediglich ein äußerer Teilausschnitt des Halbleitersubstrats 8 dargestellt. Das Halbleitersubstrat 8 und damit auch das erste Halbleitergebiet 1 erstrecken sich in 1 noch weiter nach links.An interior area 18 is from the edge 16 spaced. Between the interior 18 and the edge 16 extends the edge area 20 , The extent of the interior area 18 will be roughly through to the edge 20 pointing edge 38 a first semiconductor region 1 Are defined. In the first semiconductor region 1 For example, this is a main or load transition of a power semiconductor. This main or load transition has one compared to the edge area 20 significantly larger lateral extent. In 1 is for better understanding, only an outer partial section of the semiconductor substrate 8th shown. The semiconductor substrate 8th and thus also the first semiconductor region 1 extend into 1 still further to the left.

Das erste Halbleitergebiet 1 bildet zusammen mit dem Halbleitersubstrat 8 zumindest in einem Teilabschnitt einen vertikalen pn-Übergang. Der vertikale pn-Übergang, d.h. die Grenzfläche zwischen erstem Halbleitergebiet 1 und Halbleitersubstrat 8, erstreckt sich im wesentlichen parallel zur lateralen Erstreckung des Halbleitersubstrats. Am Rand des ersten Halbleitergebiets 1 ist dagegen die Grenzfläche zwischen erstem Halbleitergebiet 1 und Halbleitersubstrat 8 gekrümmt. Der pn-Übergang ist dort nicht mehr vertikal, sondern dessen Ausrichtung ändert sich lokal.The first semiconductor area 1 forms together with the semiconductor substrate 8th at least in a subsection a vertical pn junction. The vertical pn junction, ie the interface between the first semiconductor region 1 and semiconductor substrate 8th , extends substantially parallel to the lateral extent of the semiconductor substrate. At the edge of the first semiconductor region 1 on the other hand, is the interface between the first semiconductor region 1 and semiconductor substrate 8th curved. The pn junction is no longer vertical there, but its orientation changes locally.

Im Halbleitersubstrat 8 ist eine Halbleiterzone 6 angeordnet, die sich vom ersten Halbleitergebiet 1 zumindest bis zu einem zweiten Halbleitergebiet 2 erstreckt. Der Deutlichkeit wegen, ist die Halbleiterzone 6 gestrichelt dargestellt. Das erste und zweite Halbleitergebiet 1, 2 sind lateral voneinander beabstandet, d.h. sie berühren sich nicht, und erstrecken sich von einer ersten Oberfläche 10 des Halbleitersubstrats 8 aus in vertikaler Richtung in das Halbleitersubstrat 8 bis zu einer gewissen Tiefe. Das erste und zweite Halbleitersubstrat 1, 2 sind demnach im Halbleitersubstrat 8 an dessen erster Oberfläche 10 angeordnet. Der ersten Oberfläche 10 gegenüberliegend weist das Halbleitersubstrat 8 eine zweite Oberfläche 22 auf. Die erste Oberfläche 10 wird häufig auch als Hauptfläche des Halbleitersubstrats 8 bezeichnet, da das Halbleiterbauelement im wesentlich an dieser Oberfläche aufgebaut wird. Die erste und zweite Oberfläche 10, 22 des Halbleitersubstrats 8 liegen parallel zu dessen lateraler Erstreckung. Das erste Halbleitergebiet 1 hat entlang einer Linie, die in lateraler Erstreckung des Halbleitersubstrats 8 verläuft, eine größere Ausdehnung als das zweite Halbleitergebiet 2. Die laterale Ausdehnung des zweiten Halbleitergebiets 2 liegt etwa zwischen 3 μm und 50 μm. Diese Ausdehnung hängt auch von der Art und Weise der Herstellung ab. Die laterale Ausdehnung des ersten Halbleitergebiets kann bei Leistungshalbleitern dagegen bis zu mehreren Zentimetern betragen. Die lateral Ausdehnung ist auch von der zu schaltenden Stromstärke abhängig, da hohe Ströme entsprechend größere Flächen benötigen.In the semiconductor substrate 8th is a semiconductor zone 6 arranged, extending from the first semiconductor region 1 at least up to a second semiconductor region 2 extends. For clarity, is the semiconductor zone 6 shown in dashed lines. The first and second semiconductor regions 1 . 2 are laterally spaced from each other, ie they do not contact each other and extend from a first surface 10 of the semiconductor substrate 8th from in the vertical direction in the semiconductor substrate 8th to a certain depth. The first and second semiconductor substrates 1 . 2 are therefore in the semiconductor substrate 8th at its first surface 10 arranged. The first surface 10 opposite, the semiconductor substrate 8th a second surface 22 on. The first surface 10 is often used as the main surface of the semiconductor substrate 8th referred to as the semiconductor device is essentially built on this surface. The first and second surface 10 . 22 of the semiconductor substrate 8th lie parallel to its lateral extent. The first semiconductor area 1 has along a line in the lateral extent of the semiconductor substrate 8th runs, a greater extent than the second half Head area 2 , The lateral extent of the second semiconductor region 2 is about between 3 microns and 50 microns. This extent also depends on the manner of production. By contrast, the lateral extent of the first semiconductor region can be up to several centimeters in the case of power semiconductors. The lateral extent is also dependent on the current to be switched, since high currents require correspondingly larger areas.

Das zweite Halbleitergebiet 2 bildet im vorliegenden Ausführungsbeispiel beispielsweise einen Feldring oder eine Feldzone, die beispielsweise in Draufsicht auf die erste Oberfläche 10 des Halbleitersubstrats 8 um das erste Halbleitergebiet 1 verläuft. Das zweite Halbleitergebiet 2 bildet dann einen geschlossenen Ring um das erste Halbleitergebiet 1. Zwischen Rand 16 und erstem Halbleitergebiet 1 ist daher umlaufend um das erste Halbleitergebiet 1 das zweite Halbleitergebiet 2 angeordnet. Damit ist auch der Innenbereich 18 vollständig vom Randbereich 20 umgeben. Das zweite Halbleitergebiet 2 hat die Funktion, die elektrischen Verhältnisse am äußeren Rand des ersten Halbleitergebiets 1 zu verbessern.The second semiconductor region 2 forms in the present embodiment, for example, a field ring or a field zone, for example, in plan view of the first surface 10 of the semiconductor substrate 8th around the first semiconductor region 1 runs. The second semiconductor region 2 then forms a closed ring around the first semiconductor region 1 , Between edge 16 and first semiconductor region 1 is therefore circumferential around the first semiconductor region 1 the second semiconductor region 2 arranged. This is also the interior 18 completely from the edge area 20 surround. The second semiconductor region 2 has the function of the electrical conditions at the outer edge of the first semiconductor region 1 to improve.

Typischerweise sind das erste und zweite Halbleitergebiet 1, 2 hochdotierte Gebiete im Vergleich zum eher schwach dotierten Halbleitersubstrat 8. Das erste und zweite Halbleitergebiet 1, 2 kann beispielsweise eine mittlere Störstellenkonzentration von etwa 1016/cm3 aufweisen. Diese Störstellenkonzentration wird an der Oberfläche des Halbleitersubstrats erreicht und nimmt mit der Tiefe ab. Typischerweise liegt die Störstellenkonzentration des ersten und zweiten Halbleitergebiets 1, 2 an der Oberfläche etwa zwischen 1015/cm3 und 1019/cm3. Im Gegensatz dazu ist das Halbleitersubstrat 8 schwach dotiert und weist eine Störstellenkonzentration von etwa 1012/cm3 bis etwa 1015/cm3 auf. Das Halbleitersubstrat 8 ist dabei vom ersten Leitungstyp, hingegen sind das erste und zweite Halbleitergebiet 1, 2 vom zum ersten Leitungstyp komplementären zweiten Leitungstyp.Typically, the first and second semiconductor regions 1 . 2 highly doped regions compared to the rather weakly doped semiconductor substrate 8th , The first and second semiconductor regions 1 . 2 may for example have a mean impurity concentration of about 10 16 / cm 3 . This impurity concentration is reached at the surface of the semiconductor substrate and decreases with the depth. Typically, the impurity concentration of the first and second semiconductor regions is 1 . 2 at the surface approximately between 10 15 / cm 3 and 10 19 / cm 3 . In contrast, the semiconductor substrate is 8th weakly doped and has an impurity concentration of about 10 12 / cm 3 to about 10 15 / cm 3 . The semiconductor substrate 8th is of the first conductivity type, whereas the first and second semiconductor regions are 1 . 2 of the second conductivity type complementary to the first conductivity type.

Die Halbleiterzone 6, die vom zweiten Leitungstyp ist, weist dagegen eine geringe Störstellenkonzentration auf, so dass die Halbleiterzone 6 ausgeräumt wird, wenn der pn-Lastübergang zwischen erstem Halbleitergebiet 1 und Halbleitersubstrat 8 in Sperrrichtung betrieben wird. Unter ausräumbarer Halbleiterzone wird ein Halbleitergebiet verstanden, das eine Ladungsträgermenge an Störstellen (Störstellenladung) aufweist, die im wesentlichen gleich oder kleiner als die Durchbruchsladung ist. Die Ladungsträgermenge und die Durchbruchsladung werden dabei als Dosis angegeben, d.h. sie haben die Einheit Ladung/Fläche. Die Durchbruchsladung ist über die Poisson-Gleichung mit der kritischen Durchbruchsfeldstärke verknüpft, die für jedes Halbleitermaterial einen typischen Wert aufweist, der noch zusätzlich von der Störstellenkonzentration abhängt. Konkret wird dies im Zusammenhang mit 10 erläutert.The semiconductor zone 6 , which is of the second conductivity type, on the other hand, has a low impurity concentration, so that the semiconductor region 6 is eliminated when the pn load transition between the first semiconductor region 1 and semiconductor substrate 8th is operated in the reverse direction. By removable semiconductor zone is meant a semiconductor region having a charge carrier amount of impurity (impurity charge) substantially equal to or smaller than the breakdown charge. The charge carrier quantity and the breakdown charge are given as a dose, ie they have the unit charge / area. The breakdown charge is linked via the Poisson equation with the critical breakdown field strength, which has a typical value for each semiconductor material, which additionally depends on the impurity concentration. Specifically, this is related to 10 explained.

Typischerweise weist die Halbleiterzone 6 eine Störstellenkonzentration (Einheit pro Volumeneinheit) auf, die um einen Faktor von gleich oder größer 102, gleich oder größer 103 oder sogar gleich oder größer 104 geringer ist als die Störstellenkonzentration des ersten oder zweiten Halbleitergebiets 1, 2. Günstig ist, wenn die Halbleiterzone 6 eine um den Faktor 103 bis 104 geringere Störstellenkonzentration als das erste und zweite Halbleitergebiet 1, 2 hat. Die Halbleiterzone 6 ist dann um diesen Faktor schwächer dotiert. Dadurch soll erreicht werden, dass die Halbleiterzone 6 beim Betreiben des pn-Übergangs in Sperrrichtung vollständig ausgeräumt wird. Im Gegensatz dazu werden das erste und zweite Halbleitergebiet 1 und 2 nicht völlig ausgeräumt. Dazu ist deren Störstellenkonzentration zu hoch. Weiterhin hat die Halbleiterzone 6 in vertikaler Richtung typischerweise nur eine geringe Ausdehnung. Bevorzugt ist die vertikale Ausdehnung der Halbleiterzone 6 geringer als die vertikale Ausdehnung des ersten und zweiten Halbleitergebiets 1, 2. Beispielsweise kann die vertikale Ausdehnung der Halbleiterzone 6 etwa 5 μm betragen. Ein bevorzugter Bereich für die vertikale Ausdehnung der Halbleiterzone 6 liegt zwischen 2 um und 10 μm. Das erste und zweite Halbleitergebiet 1, 2 erstrecken sich ausgehend von der ersten Oberfläche 10 anwendungsabhängig bis in eine Tiefe von etwa 3-50 μm. Dabei erstrecken sich die Halbleitergebiete bei höheren Spannungsklassen tiefer in des Halbleitersubstrat als bei kleineren Spannungsklassen. Die vertikale Ausdehnung von Halbleitergebieten 1, 2 und Halbleiterzone 6 wird beispielsweise zum einen durch die Implantationsbedingungen und zum anderen durch den sich daran anschließenden Temperaturschritt bestimmt.Typically, the semiconductor zone 6 an impurity concentration (unit per unit volume) smaller than the impurity concentration of the first or second semiconductor region by a factor equal to or greater than 10 2 , equal to or greater than 10 3, or even equal to or greater than 10 4 1 . 2 , It is favorable if the semiconductor zone 6 a lower by a factor of 10 3 to 10 4 lower impurity concentration than the first and second semiconductor region 1 . 2 Has. The semiconductor zone 6 is then weaker by this factor. This is intended to ensure that the semiconductor zone 6 completely cleared when operating the pn junction in the reverse direction. In contrast, the first and second semiconductor regions become 1 and 2 not completely cleared. In addition, their impurity concentration is too high. Furthermore, the semiconductor zone has 6 in the vertical direction typically only a small extent. The vertical extent of the semiconductor zone is preferred 6 less than the vertical extent of the first and second semiconductor regions 1 . 2 , For example, the vertical extent of the semiconductor zone 6 be about 5 microns. A preferred range for the vertical extension of the semiconductor zone 6 is between 2 μm and 10 μm. The first and second semiconductor regions 1 . 2 extend from the first surface 10 depending on the application, to a depth of approx. 3-50 μm. At higher voltage classes, the semiconductor regions extend deeper in the semiconductor substrate than in smaller voltage classes. The vertical extent of semiconductor regions 1 . 2 and semiconductor zone 6 is determined, for example, on the one hand by the implantation conditions and on the other hand by the subsequent temperature step.

Im Ausführungsbeispiel gemäß 1 ist die Halbleiterzone 6 vergraben, d.h. sie ist von der ersten Oberfläche 10 des Halbleitersubstrats 8 beabstandet. Somit verbleibt zwischen der Halbleiterzone 6 und der ersten Oberfläche 10 ein Bereich des Halbleitersubstrats 8 vom ersten Leitungstyp. Das Maximum der Störstellenkonzentration der Halbleiterzone 6 kann dabei etwa auf Höhe des vertikalen pn-Übergangs des ersten Halbleitergebiets 1 liegen, d.h. beispielsweise in einer Tiefe von etwa 5 μm.In the embodiment according to 1 is the semiconductor zone 6 buried, ie it is from the first surface 10 of the semiconductor substrate 8th spaced. Thus remains between the semiconductor zone 6 and the first surface 10 a region of the semiconductor substrate 8th of the first conductivity type. The maximum of the impurity concentration of the semiconductor zone 6 can be approximately at the level of the vertical pn junction of the first semiconductor region 1 lie, ie for example at a depth of about 5 microns.

Wie in 2 gezeigt, kann auf der ersten Oberfläche 10 des Halbleitersubstrats 8 oberhalb des ersten und zweiten Halbleitergebiets 1, 2 jeweils eine optionale Feldplatte 12, 14 angeordnet sein, die mit dem jeweiligen Halbleitergebiet 1, 2 elektrisch leitend verbunden ist. Die Feldplatten 12, 14 dienen der zusätzlichen Abschwächung von elektrischen Feldüberhöhungen im Halbleitersubstrat.As in 2 shown on the first surface 10 of the semiconductor substrate 8th above the first and second semiconductor regions 1 . 2 one optional field plate each 12 . 14 be arranged with the respective semiconductor region 1 . 2 is electrically connected. The field plates 12 . 14 serve the additional attenuation of electrical field elevations in the semiconductor substrate.

Die Feldplatten 12, 14 können ein- oder mehrstufig sein. Die Feldplatte 12 ist mit dem ersten Halbleitergebiet 1 elektrisch leitend verbunden und liegt daher auf dem elektrischen Potential, das an das erste Halbleitergebiet 1 extern angelegt ist. Im Gegensatz dazu wird das zweite Halbleitergebiet 2 nicht mit einem festen externen Potential beaufschlagt wird. Das zweite Halbleitergebiet 2 ist beispielsweise ein floatender Feldring. Daher floatet (befindet sich nicht auf festem elektrischen Potential) auch die mit dem Halbleitergebiet 2 elektrisch leitend verbundene Feldplatte 14.The field plates 12 . 14 can be single or multi-level. The field plate 12 is with the first semiconductor region 1 electrically connected and is therefore at the electrical potential that is applied to the first semiconductor region 1 is externally created. In contrast, the second semiconductor region becomes 2 is not subjected to a fixed external potential. The second semiconductor region 2 is for example a floating field ring. Therefore, the one with the semiconductor region also floats (is not at fixed electrical potential) 2 electrically conductive field plate 14 ,

Feldüberhöhungen am ersten und zweiten Halbleitergebiet 1, 2 lassen sich auch durch mehrstufige Feldplatten abschwächen. Allerdings ist es mit Feldplatten nur bedingt möglich, elektrische Feldüberhöhungen am Rand des ersten und zweiten Halbleitergebiets 1, 2 gleichmäßig zu vermeiden, die bei statischer Sperrbelastung auftreten und sich teilweise noch dramatisch beim dynamischen Abschalten des Halbleiterbauelements verstärken. Die Wirksamkeit von Feldplatten hängt dabei wesentlich von deren geometrischer Ausgestaltung und insbesondere deren Abstand von der Oberfläche des Halbleitersubstrats ab. Dabei gilt, je näher die Feldplatte an der Oberfläche liegt, umso wirksamer wird zwar das Feldmaximum an den Ecken der Halbleitergebiete (Hauptgebiet und an Feldringe) abgeschwächt, umso größer wird aber die Feldspitze im Halbleiter unter der Kante am Ende der Feldplatte. Daher muss die Länge und Abstand der jeweiligen Feldplatte richtig dimensioniert werden.Field elevations at the first and second semiconductor region 1 . 2 can also be weakened by multi-level field plates. However, it is only possible with field plates to a limited extent, electrical field peaks at the edge of the first and second semiconductor region 1 . 2 uniformly avoid, which occur at static blocking load and sometimes even amplify dramatically during dynamic shutdown of the semiconductor device. The effectiveness of field plates depends essentially on their geometric configuration and in particular their distance from the surface of the semiconductor substrate. The closer the field plate is to the surface, the more effectively the field maximum at the corners of the semiconductor regions (main region and field rings) is attenuated, but the field peak in the semiconductor under the edge at the end of the field plate increases. Therefore, the length and distance of the respective field plate must be properly dimensioned.

Weiterhin ist in 2 ein viertes Halbleitergebiet 4 gezeigt, das vom zweiten Halbleitergebiet 2 beabstandet ist. Das vierte Halbleitergebiet 4 ist im Halbleitersubstrat 8 vom ersten Halbleitergebiet 1 aus gesehen hinter dem zweiten Halbleitergebiet 2 angeordnet. Das vierte Halbleitergebiet 4 ist in diesem Ausführungsbeispiel vom ersten Leitungstyp und erstreckt sich von der Oberfläche 10 des Halbleitersubstrats 8 in vertikaler Richtung bis zu einer gewissen Tiefe. Bei diesem in 2 gezeigten Ausführungsbeispiel bildet das vierte Halbleitergebiet 4 beispielsweise einen sogenannten Kanalstopper. Derartige Kanalstopper werden im Randbereich 20 und insbesondere am Rand 16 von Halbleitersubstraten 8 vorgesehen, um die Ausdehnung der Raumladungszone gegen den Rand 16 zu begrenzen. Typischerweise ist das vierte Halbleitergebiet 4 im Vergleich zum Halbleitersubstrat 8 hoch dotiert.Furthermore, in 2 a fourth semiconductor region 4 shown, that of the second semiconductor region 2 is spaced. The fourth semiconductor area 4 is in the semiconductor substrate 8th from the first semiconductor region 1 from behind the second semiconductor region 2 arranged. The fourth semiconductor area 4 is in this embodiment of the first conductivity type and extends from the surface 10 of the semiconductor substrate 8th in the vertical direction to a certain depth. In this in 2 the embodiment shown forms the fourth semiconductor region 4 For example, a so-called channel stopper. Such channel stoppers are in the edge area 20 and especially at the edge 16 of semiconductor substrates 8th provided to the extent of the space charge zone against the edge 16 to limit. Typically, the fourth semiconductor region 4 in comparison to the semiconductor substrate 8th highly endowed.

Zusätzlich ist in 2 eine Kontaktschicht 24 dargestellt, die auf der zweiten Oberfläche 22 des Halbleitersubstrats 8 angeordnet ist. Mittels der Kontaktschicht 24 kann das Halbleitersubstrat 8 kontaktiert werden. Bei beispielsweise hochsperrenden Dioden bildet die Kontaktschicht 24 die Kathode, während als Anode ebenfalls eine Kontaktschicht aufgebracht wird, die mit der Feldplatte 12 und dem ersten Halbleitergebiet 1 (Hauptgebiet) elektrisch leitend verbunden ist. Eine zwischen Anode und Kathode angelegte Spannung führt dann je nach deren Polarität zu einem Sperren oder Durchlassen des pn-Übergangs zwischen erstem Halbleitergebiet 1 und Halbleitersubstrat 8.Additionally is in 2 a contact layer 24 shown on the second surface 22 of the semiconductor substrate 8th is arranged. By means of the contact layer 24 can the semiconductor substrate 8th be contacted. For example, high-blocking diodes forms the contact layer 24 the cathode, while as the anode also a contact layer is applied, with the field plate 12 and the first semiconductor region 1 (Main area) is electrically conductively connected. A voltage applied between the anode and the cathode then leads, depending on their polarity, to a blocking or transmission of the pn junction between the first semiconductor region 1 and semiconductor substrate 8th ,

Eine erhebliche Verbesserung der Sperreigenschaften eines Halbleiterbauelements wird durch die ausräumbare Halbleiterzone 6 erreicht. In 2 ist zum besseren Verständnis beispielhaft die Dotierung der einzelnen Strukturen im Halbleitersubstrat 8 dargestellt. Dabei bedeutet "n" ein schwach dotiertes n-leitendes Gebiet, "n+" ein stark dotiertes n-leitendes Gebiet, "p+" ein stark dotiertes p-leitendes Gebiet und "p–" ein schwach dotiertes p-leitendes Gebiet. P-leitend bedeutet, dass die Majoritätsladungsträger Löcher sind während dies bei n-leitenden Gebieten Elektronen sind. Das erste und zweite Halbleitergebiet 1, 2 sind p+-dotiert, die Halbleiterzone 6 ist p–-dotiert, das Halbleitersubstrat ist n–-dotiert und das vierte Halbleitergebiet 4 (hier Kanalstopper) ist n+-dotiert. Durch die Halbleiterzone 6 werden zusätzliche Ladungen und insbesondere feste Störstellen in das Halbleitersubstrat 8 eingebracht. Damit stehen mehr feste Störstellen zur Verfügung, an denen Feldlinien enden, die sonst bis zum ersten oder zweiten Halbleitergebiet 1, 2 reichen würden und dort zu lokalen elektrischen Feldstärkenspitzen führen. Dadurch wird die Spannungsfestigkeit im Randbereich des ersten Halbleitergebiets 1 verbessert, wodurch sich insgesamt die effektiv erreichbare Sperrspannung des in 2 gezeigten Diodenübergangs erheblich erhöht. Für den Fachmann ist es selbstverständlich, dass die hier beschriebenen Ausführungsbeispiele auch für in einem p-Halbleitersubstrat eingebettete n-Halbleitergebiete gelten, d.h. "n" und "p" können entsprechend ausgetauscht werden.A significant improvement in the barrier properties of a semiconductor device is achieved by the erodible semiconductor zone 6 reached. In 2 is for better understanding, for example, the doping of the individual structures in the semiconductor substrate 8th shown. Here, "n" means a lightly doped n-type region, "n + " a heavily doped n-type region, "p + " a heavily doped p-type region, and "p - " a weakly doped p-type region. P-type means that the majority carriers are holes, while in n-type regions these are electrons. The first and second semiconductor regions 1 . 2 are p + doped, the semiconductor zone 6 is p - doped, the semiconductor substrate is n - doped and the fourth semiconductor region 4 (here channel stopper) is n + -doped. Through the semiconductor zone 6 become additional charges and in particular solid impurities in the semiconductor substrate 8th brought in. Thus, more solid impurities are available at which field lines end, which otherwise ends up in the first or second semiconductor region 1 . 2 range and lead there to local electric field strength peaks. As a result, the dielectric strength in the edge region of the first semiconductor region 1 improved, resulting in a total of the effectively achievable blocking voltage of in 2 shown diode junction significantly increased. For the person skilled in the art, it goes without saying that the exemplary embodiments described here also apply to n-type semiconductor regions embedded in a p-type semiconductor substrate, ie "n" and "p" can be exchanged accordingly.

Im Sperrfall ist die Halbleiterzone 6 bei genügend hoher Sperrspannung ausgeräumt, d.h. es stehen dort keine freien Majoritätsladungsträger zum Ladungstransport zur Verfügung. Die Halbleiterzone hat dann einen hohen elektrischen Widerstand. Daher sind das erste und zweite Halbleitergebiet 1, 2 im Sperrfall elektrisch gegeneinander isoliert. Dadurch kann das zweite Halbleitergebiet 2 gegenüber dem auf festem Potential befindlichen ersten Halbleitergebiet 1 floaten.In the case of blocking, the semiconductor zone is 6 cleared at sufficiently high reverse voltage, ie there are no free majority carriers for charge transport available. The semiconductor zone then has a high electrical resistance. Therefore, the first and second semiconductor regions 1 . 2 electrically isolated from each other in the blocking case. As a result, the second semiconductor region 2 opposite to the first semiconductor region located at a fixed potential 1 float.

Wie sich gezeigt hat, hat die Halbleiterzone 6 einen weiteren Vorteil. Beim schnellen Einschalten des Halbleiterbauelements bzw. des pn-Übergangs können Ladungen auf jeder Feldplatte verbleiben, da der pn-Übergang des zweiten Halbleitergebiets 2 beim Einschalten kurzzeitig sperrgepolt ist. Dadurch können ebenso sehr hohe elektrische Feldspitzen, jedoch an den zum ersten Halbleitergebiet 1 weisenden innenseitigen Kanten 17 der Feldplatten 14 auftreten. Derartige Feldspitzen sind insbesondere in Dielektrikas (hier nicht dargestellt) ausgeprägt, die auf der ersten Oberfläche 10 des Halbleitersubstrats 8 angeordnet sind. Zusätzlich können die elektrischen Feldspitzen auch im Halbleitersubstrat 8 auftreten, was zu einer Zerstörung des pn-Übergangs und damit des Halbleiterbauelements führen kann. Der negative Einfluss solcher Feldspitzen an zum ersten Halbleitergebiet 1 weisenden Kanten wurde in konventionellen Halbleiterbauelementen nicht ausreichend berücksichtigt. Die Halbleiterzone 6 verhindert dagegen solche elektrischen Feldspitzen.As it turns out, the semiconductor zone has 6 another advantage. When the semiconductor component or the pn junction is switched on rapidly, charges may remain on each field plate since the pn junction of the second semiconductor region 2 When switching on briefly Sperrpolpolt is. As a result, very high electric field peaks, but at the first semiconductor region 1 pointing inside edges 17 the field plates 14 on to step. Such field peaks are particularly pronounced in dielectrics (not shown here), which on the first surface 10 of the semiconductor substrate 8th are arranged. In addition, the electric field peaks can also be in the semiconductor substrate 8th occur, which can lead to destruction of the pn junction and thus of the semiconductor device. The negative influence of such field peaks on to the first semiconductor region 1 pointing edges have not been sufficiently considered in conventional semiconductor devices. The semiconductor zone 6 prevents such electric field peaks.

Im Durchlassfall bzw. beim Umschalten von Sperr- in Durchlassrichtung füllt sich die Halbleiterzone 6 zumindest teilweise wieder mit Majoritätsladungsträgern, so dass eine zumindest teilweise elektrisch leitende Verbindung zwischen dem ersten und zweiten Halbleitergebiet 1 und 2 hergestellt wird. Dadurch können Ladungen, die beispielsweise im Sperrfall auf dem zweiten Halbleitergebiet 2 verblieben sind und von dort nicht abfließen konnten, zum ersten Halbleitergebiet 1 fließen. In Durchlassfall or when switching from reverse to forward direction fills the semiconductor zone 6 at least partially again with majority charge carriers, so that an at least partially electrically conductive connection between the first and second semiconductor region 1 and 2 will be produced. As a result, charges, for example, in the case of blocking in the second semiconductor region 2 remained and could not flow away from there, to the first semiconductor area 1 flow.

In 3 ist ein weiteres Ausführungsbeispiel gezeigt. Bei diesem Ausführungsbeispiel ist im Vergleich zur 2 ein drittes Halbleitergebiet 3 vom zweiten Leitungstyp lateral zum zweiten Halbleitergebiet 2 beabstandet angeordnet, so dass das zweite Halbleitergebiet 2 zwischen dem ersten und dritten Halbleitergebiet liegt. Die zweiten und dritten Halbleitergebiete 2, 3 bilden hier Feldringe, die um das erste Halbleitergebiet 1 verlaufen. Dabei kann der laterale Abstand zwischen dem zweiten und dritten Halbleitergebiet 2, 3 größer als der laterale Abstand zwischen dem ersten und zweiten Halbleitergebiet 1, 2 sein. Dadurch wird die Wirkung der Feldringe verbessert. Ein Kanalstopper ist in diesem Ausführungsbeispiel nicht dargestellt, kann jedoch bei Bedarf hinzugefügt werden. Die ausräumbare Halbleiterzone 6 ist hier beispielsweise an der ersten Oberfläche 10 des Halbleitersubstrats 10 angeordnet und verbindet das erste Halbleitergebiet 1 mit dem zweiten und dritten Halbleitergebiet 2, 3. Wie sich gezeigt hat, gestattet diese Variante ebenfalls, elektrische Feldspitzen wirksam zu vermeiden. Gegebenenfalls können noch weitere Feldringe, beispielsweise 20 bis 50 Feldringe, vorgesehen werden.In 3 another embodiment is shown. In this embodiment, in comparison to 2 a third semiconductor region 3 of the second conductivity type laterally to the second semiconductor region 2 spaced so that the second semiconductor region 2 lies between the first and third semiconductor region. The second and third semiconductor regions 2 . 3 form field rings surrounding the first semiconductor region 1 run. In this case, the lateral distance between the second and third semiconductor region 2 . 3 greater than the lateral distance between the first and second semiconductor regions 1 . 2 be. This improves the effect of the field rings. A channel stopper is not shown in this embodiment, but may be added as needed. The excavable semiconductor zone 6 is here for example at the first surface 10 of the semiconductor substrate 10 arranged and connects the first semiconductor region 1 with the second and third semiconductor regions 2 . 3 , As has been shown, this variant also allows to effectively avoid electric field spikes. If appropriate, further field rings, for example 20 to 50 field rings, can be provided.

1 bis 3 zeigen vertikale Halbleiterbauelemente. Bei diesen ist insbesondere das erste Halbleitergebiet 1 mit einem Anschluss (z.B. Anode) sowie die zweite Oberfläche 22 (Rückseite) mit einem Anschluss bzw. Kontaktschicht 24 (z.B. Kathode) verbunden, um diese jeweils elektrisch zu kontaktieren. 1 to 3 show vertical semiconductor devices. These are in particular the first semiconductor region 1 with a connection (eg anode) as well as the second surface 22 (Back) with a connection or contact layer 24 (eg, cathode) connected to each to contact electrically.

In 4 ist ein Ausführungsbeispiel eines lateralen Halbleiterbauelements, beispielsweise eines Leistungstransistors, gezeigt, bei dem die ausräumbare Halbleiterzone 6, die hier wieder eine vergrabene Zone ist, das erste Halbleitergebiet 1 mit dem zweiten Halbleitergebiet 2 und dem optionalen dritten Halbleitergebiet 3 verbindet. Beabstandet zum zweiten und dritten Halbleitergebiet 2, 3 und zur Halbleiterzone 6 ist ein viertes Halbleitergebiet 4 angeordnet. Erstes, zweites und optionales drittes Halbleitergebiet 1 bis 3 sowie die Halbleiterzone 6 sind vom zweiten Leitungstyp im Gegensatz zum Halbleitersubstrat 8 und dem vierten Halbleitergebiet 4, die vom ersten Leitungstyp sind. Typischerweise ist das vierte Halbleitergebiet 4 im Gegensatz zum Halbleitersubstrat 8 hoch dotiert und stellt in diesem Ausführungsbeispiel eine Anschlusszone zum Kontaktieren einer Driftzone 15 dar. Bei lateralen Leistungstransistoren bildet das vierte Halbleitersubstrat 4 typischerweise Drain. Das vierte Halbleitergebiet 4 ist hier insbesondere mit einem Anschluss D (Drainanschluss) zum Kontaktieren des vierten Halbleitergebiets 4 verbunden, wobei der Anschluss D an der Oberfläche des vierten Halbleitergebiets 4 angeordnet ist. Zwischen der dem vierten Halbleitergebiet 4 zugewandten rechten Kante 38 des ersten Halbleitergebiets 1 und der dem ersten Halbleitergebiet 1 zugewandten linke Kante 43 des vierten Halbleitergebiets 4 erstreckt sich die Driftzone 15, die in diesem Ausführungsbeispiel ein lightly doped drain-Gebiet darstellt, in das das zweite und dritte Halbleitergebiet 2, 3 als Feldringe oder Feldzonen eingebettet sind. Es versteht sich von selbst, dass anwendungsabhängig mehr als ein Feldring bzw. Feldzone (zweites Halbleitergebiet), beispielsweise zwei Feldringe bzw. Feldzonen (zweites und drittes Halbleitergebiet) oder noch mehr Feldzonen bzw. Feldringe, in der Driftzone 15 eingebettet sein können.In 4 is an embodiment of a lateral semiconductor device, such as a power transistor, shown in which the auseräumbare semiconductor zone 6 , which again is a buried zone here, the first semiconductor area 1 with the second semiconductor region 2 and the optional third semiconductor region 3 combines. Spaced to the second and third semiconductor region 2 . 3 and to the semiconductor zone 6 is a fourth semiconductor area 4 arranged. First, second and optional third semiconductor region 1 to 3 as well as the semiconductor zone 6 are of the second conductivity type as opposed to the semiconductor substrate 8th and the fourth semiconductor region 4 which are of the first conductivity type. Typically, the fourth semiconductor region 4 in contrast to the semiconductor substrate 8th highly doped and in this embodiment provides a connection zone for contacting a drift zone 15 In lateral power transistors forms the fourth semiconductor substrate 4 typically drain. The fourth semiconductor area 4 is here in particular with a connection D (drain connection) for contacting the fourth semiconductor region 4 connected, wherein the terminal D at the surface of the fourth semiconductor region 4 is arranged. Between the fourth semiconductor region 4 facing right edge 38 of the first semiconductor region 1 and the first semiconductor region 1 facing left edge 43 of the fourth semiconductor region 4 extends the drift zone 15 , which in this embodiment represents a lightly doped drain region into which the second and third semiconductor regions 2 . 3 embedded as field rings or field zones. It goes without saying that depending on the application more than one field ring or field zone (second semiconductor region), for example two field rings or field zones (second and third semiconductor region) or even more field zones or field rings, in the drift zone 15 can be embedded.

Ein fünftes Halbleitergebiet 5 vom ersten Leitungstyp ist im ersten Halbleitergebiet 1 angeordnet und bildet dort Source. Insbesondere ist hier das fünfte Halbleitergebiet 5 mit einem Anschluss S (Sourceanschluss) zum Kontaktieren des fünften Halbleitergebiets 5 verbunden, wobei der Anschluss S an der Oberfläche des fünften Halbleitergebiets 5 angeordnet ist. Das fünfte Halbleitergebiet 5 ist von der zum vierten Halbleitergebiet 4 weisenden Kante 38 des ersten Halbleitergebiets 1, an welcher die Driftzone 15 beginnt, beabstandet. Damit stellt das erste Halbleitergebiet 1 einen Kanalbereich 37 (Bodygebiet) zwischen dem fünften Halbleitergebiet 5 und der Driftzone 15 dar, der über eine Gateelektrode 27, die oberhalb des Kanalbereichs 37 des ersten Halbleitergebiets 1 angeordnet ist, geschaltet werden kann. Das erste Halbleitergebiet 1 weist in dieser Ausführungsform keinen Anschluss auf. Die Driftzone 15 dient zum Abbau der hohen Spannung zwischen Source und Drain. Typischerweise ist das fünfte Halbleitergebiet im Vergleich zum Halbleitersubstrat 8 und dem ersten Halbleitergebiet 1 hoch dotiert.A fifth semiconductor area 5 of the first conductivity type is in the first semiconductor region 1 arranged and forms there Source. In particular, here is the fifth semiconductor region 5 with a terminal S (source terminal) for contacting the fifth semiconductor region 5 connected, wherein the terminal S on the surface of the fifth semiconductor region 5 is arranged. The fifth semiconductor area 5 is from the fourth semiconductor area 4 pointing edge 38 of the first semiconductor region 1 at which the drift zone 15 starts, spaced. This is the first semiconductor area 1 a channel area 37 (Body region) between the fifth semiconductor region 5 and the drift zone 15 which is via a gate electrode 27 that are above the channel area 37 of the first semiconductor region 1 is arranged, can be switched. The first semiconductor area 1 has no connection in this embodiment. The drift zone 15 serves to reduce the high voltage between source and drain. Typically, the fifth semiconductor region is compared to the semiconductor substrate 8th and the first semiconductor region 1 highly endowed.

Das Halbleitersubstrat 8 weist unterhalb eines ersten Halbleiterbereich 8a vom ersten Leitungstyp einen zweiten Halbleiterbereichs 8b vom zweiten Leitungstyp auf. Der zweite Halbleiterbereich 8b ist zur zweiten Oberfläche 22 des Halbleitersubstrats 8 gewandt und dient dem Abbau der Drainspannung in vertikaler Richtung. Das erste bis fünfte Halbleitergebiet 1 bi 5 sind an der ersten Oberfläche 10 im ersten Halbleiterbereich 8a eingebettet. Die Halbleiterzone 6 ist dagegen bevorzugt vollständig im ersten Halbleiterbereich 8a vergraben. Der zweite Halbleiterbereich 8b stellt hier einen tief vergraben Halbleiterbereich dar, der unterhalb der Halbleiterzone 6 und den Halbleitergebieten 1 bis 5 angeordnet und zu diesen beabstandet ist. Halbleiterbereich 8a ist im vorliegenden Ausführungsbeispiel n- oder n–-dotiert und Halbleiterbereich 8b p–-dotiert. Alternativ kann der Halbleiterbereich 8b auch n–-dotiert sein. Halbleitersubstrate mit vertikal übereinander angeordneten komplementären Halbleiterbereichen lassen sich beispielsweise durch Epitaxie herstellen.The semiconductor substrate 8th points below egg nes first semiconductor region 8a of the first conductivity type, a second semiconductor region 8b of the second conductivity type. The second semiconductor area 8b is to the second surface 22 of the semiconductor substrate 8th turned and serves to reduce the drain voltage in the vertical direction. The first to fifth semiconductor area 1 bi 5 are at the first surface 10 in the first semiconductor area 8a embedded. The semiconductor zone 6 On the other hand, it is preferably completely in the first semiconductor region 8a buried. The second semiconductor area 8b here represents a deeply buried semiconductor region, which is below the semiconductor zone 6 and the semiconductor regions 1 to 5 arranged and spaced therefrom. Semiconductor region 8a is in the present embodiment n- or n - doped and semiconductor region 8b p - doped. Alternatively, the semiconductor region 8b also be n - doped. Semiconductor substrates with vertically stacked complementary semiconductor regions can be produced for example by epitaxy.

Die in 4 gezeigte Struktur stellt damit ein laterales Halbleiterbauelement mit einem lateralen pn-Übergang dar. Im Gegensatz zu einem vertikalen Halbleiterbauelement sind bei lateralen Halbleiterbauelementen das vierte und fünfte Halbleitergebiet 4, 5 mit jeweils einem Anschluss versehen, das erste Halbleitergebiet 1 dagegen nicht.In the 4 The structure shown thus represents a lateral semiconductor component with a lateral pn junction. In contrast to a vertical semiconductor component, the fourth and fifth semiconductor regions are in the case of lateral semiconductor components 4 . 5 each provided with a connection, the first semiconductor region 1 not.

In 4 nicht dargestellt, lediglich an einer Stelle stellvertretend mit einer punktierten Linie, sind Feldplatten, die in Gräben angeordnet sind. Solche Gräben zeigt 5, welche eine Draufsicht auf die erste Oberfläche 10 des Halbleitersubstrats 8 darstellt. Zur Veranschaulichung der räumlichen Anordnung wird ein Bezugskoordinatensystem gewählt, wobei die erste Oberfläche 10 hier in der XZ-Ebene liegt. Diese Ebene zeigt 5. 4 zeigt dagegen einen Schnitt in XY-Ebene. Senkrecht zur XZ-Ebene, d.h. in XY-Ebene, erstreckt sich ein Graben 29 in –Y-Richtung. Der Graben 29 reicht in X-Richtung bis fast an das vierte Halbleitersubstrat 4 (Drain) heran. Im Graben 29 sind Feldplatten 12 und 14 dargestellt, die sich parallel zu den Grabenwänden in die Tiefe des Halbleitersubstrats 8 erstrecken. Die Feldplatte 12 ist dabei mit dem ersten Halbleitergebiet 1 und je eine Feldplatte 14 mit dem zweiten bzw. dritten Halbleitergebiet 2, 3 verbunden. Die Feldplatten 12, 14 im Graben 29 unterstützen das Ausräumen der vergrabenen Halbleiterzone 6 unter Sperrbedingungen. Die Feldplatte 12 kann auch direkt mit dem Source- oder Gatepotential verbunden sein.In 4 not shown, merely representative at one point with a dotted line, are field plates which are arranged in trenches. Such trenches shows 5 , which is a plan view of the first surface 10 of the semiconductor substrate 8th represents. To illustrate the spatial arrangement, a reference coordinate system is selected, wherein the first surface 10 here in the XZ plane. This level shows 5 , 4 on the other hand shows a section in XY plane. Perpendicular to the XZ plane, ie in the XY plane, a trench extends 29 in -Y direction. The ditch 29 extends in the X direction almost to the fourth semiconductor substrate 4 (Drain) zoom. In the ditch 29 are field plates 12 and 14 represented parallel to the trench walls in the depth of the semiconductor substrate 8th extend. The field plate 12 is doing with the first semiconductor region 1 and one field plate each 14 with the second or third semiconductor region 2 . 3 connected. The field plates 12 . 14 in the ditch 29 assist the clearing out of the buried semiconductor zone 6 under blocking conditions. The field plate 12 can also be connected directly to the source or gate potential.

Die in 5 gezeigte Struktur ist spiegelsymmetrisch bezüglich der Ebene 31, die hier parallel zur XY-Ebene liegt. Zum besseren Verständnis ist in 5 die in 4 gezeigte Schnittebene entlang von AA' eingezeichnet.In the 5 The structure shown is mirror-symmetric with respect to the plane 31 which is parallel to the XY plane here. For better understanding is in 5 in the 4 Plotted section along AA 'drawn.

Die Feldplatten 12, 14 sind jeweils mit einer Kontaktstruktur 45 mit den jeweils zugehörigen Halbleitergebieten 1 bis 3 elektrisch leitend verbunden. Die Kontaktstrukturen 45 sind dabei nur im oberflächennahen Bereich angeordnet. Dagegen erstrecken sich die Feldplatten 12, 14 erheblich weiter in die Tiefe des Grabens 29.The field plates 12 . 14 are each with a contact structure 45 with the respectively associated semiconductor regions 1 to 3 electrically connected. The contact structures 45 are arranged only in the near-surface area. In contrast, the field plates extend 12 . 14 considerably further into the depth of the trench 29 ,

Bei dem in 4 und 5 gezeigten Ausführungsbeispiel sind das erste Halbleitergebiet 1 p-dotiert, das zweite und dritte Halbleitergebiet 2, 3 p+- oder p-dotiert, das vierte und fünfte Halbleitergebiet 4 und 5 n+-dotiert, die Halbleiterzone 6 p–-dotiert und der erste Halbleiterbereich 8a n–-dotiert. Der zweite Halbleiterbereich 8b ist p–-dotiert.At the in 4 and 5 The embodiment shown are the first semiconductor region 1 p-doped, the second and third semiconductor region 2 . 3 p + - or p-doped, the fourth and fifth semiconductor region 4 and 5 n + -doped, the semiconductor zone 6 p - doped and the first semiconductor region 8a n - doped. The second semiconductor area 8b is p - doped.

Die Wirkungsweise der ausräumbaren Halbleiterzone 6 soll ohne sich einschränken zu wollen nachfolgend am Beispiel eines Randabschlusses eines vertikalen pn-Übergangs erläutert werden. Dazu dient 6, die den Randbereich einer Leistungsdiode zeigt. Eine Anodenelektrode 28 ist auf der ersten Oberfläche 10 des Halbleitersubstrats 8 im Bereich des ersten, hier p+-dotierten, Halbleitergebiets 1 angeordnet. Gegenüberliegend auf der zweiten Oberfläche 22 des Halbleitersubstrats 8 ist eine Kathode 30 mit dem hier n dotierten Halbleitersubstrat 8 verbunden. Zwischen Anode 28 und Kathode 30 liegt eine Sperrspannung an. Das zweite und dritte Halbleitergebiet 2, 3 sind wie das erste Halbleitergebiet 1 p+-dotiert. Die Halbleiterzone 6 ist hier wieder vergraben und im Vergleich zu den Halbleitergebieten 1 bis 3 schwach p-dotiert. Das erste Halbleitergebiet 1 stellt hier wieder einen pn-Lastübergang dar, während das zweite und dritte Halbleitergebiet 2, 3 jeweils einen Feldring bildet. Die Ausdehnung der Verarmungs- oder Raumladungszone 32 im Sperrfall im n–-Halbleitersubstrat 8 und im ersten, zweiten und dritten Halbleitergebiet 1 bis 3 ist punktiert dargestellt. Dabei ist erkennbar, dass sich die Raumladungszone 32 erheblich weiter im schwach dotierten Halbleitersubstrat 8 als in den stark dotierten Halbleitergebieten 1 bis 3 ausdehnt. Der Grund liegt darin, dass die Ladungsbilanz in der Raumladungszone 32 immer Null sein muss, d.h. dass immer genauso viele positive wie negative feste Ladungen vorhanden sein müssen. Dies kann jedoch nur erreicht werden, wenn sich die Raumladungszone 32 tiefer in das schwächer dotierte Halbleitersubstrat 8 ausdehnt.The mode of action of the expandable semiconductor zone 6 is to be explained without limiting itself, using the example of an edge termination of a vertical pn junction. Serves 6 showing the edge area of a power diode. An anode electrode 28 is on the first surface 10 of the semiconductor substrate 8th in the region of the first, here p + -doped, semiconductor region 1 arranged. Opposite on the second surface 22 of the semiconductor substrate 8th is a cathode 30 with the n doped semiconductor substrate here 8th connected. Between anode 28 and cathode 30 is a blocking voltage. The second and third semiconductor area 2 . 3 are like the first semiconductor area 1 p + doped. The semiconductor zone 6 is buried here again and in comparison to the semiconductor areas 1 to 3 weakly p-doped. The first semiconductor area 1 again represents a pn load transition, while the second and third semiconductor region 2 . 3 each forms a field ring. The extent of the depletion or space charge zone 32 in the blocking case in the n - semiconductor substrate 8th and in the first, second and third semiconductor regions 1 to 3 is shown dotted. It can be seen that the space charge zone 32 significantly further in the lightly doped semiconductor substrate 8th as in the heavily doped semiconductor regions 1 to 3 expands. The reason is that the charge balance in the space charge zone 32 must always be zero, ie that there must always be just as many positive and negative fixed charges. However, this can only be achieved if the space charge zone 32 deeper into the weaker doped semiconductor substrate 8th expands.

Wie in 6 angedeutet, ist die Raumladungszone 32 unsymmetrisch bezüglich der linken Kanten 41 und der rechten Kanten 39 des zweiten und dritten Halbleitergebiets 2, 3. Dies liegt daran, dass an den linken Kanten 41 der pn-Übergang lokal in Durchlassrichtung liegt und daher die Raumladungszone 32 dort bis an die jeweils linke Kante 41 heranreicht.As in 6 indicated, is the space charge zone 32 unbalanced with respect to the left edges 41 and the right edges 39 of the second and third semiconductor regions 2 . 3 , This is because on the left edges 41 the pn junction is local in the forward direction and therefore the space charge zone 32 there to the left edge 41 zoom ranges.

Die elektrischen Feldlinien beginnen und enden an festen Ladungen, welche durch die Störstellen bereitgestellt werden. Im n–-Halbleitersubstrat 8 sind es feste positive Ladungen oder Rümpfe 34 und in den p-dotierten Halbleitergebieten 1 bis 3 und der p-dotierten Halbleiterzone 6 feste negative Ladungen oder Rümpfe 36. Ein Teil der Feldlinien, die durch Pfeile dargestellt sind, endet an festen negativen Ladungen 36, die durch die Halbleiterzone 6 bereitgestellt werden. Dadurch wird die Feldstärke insbesondere an Kanten 38, 39 der ersten bis dritten Halbleitergebiete 1 bis 3 vermindert und dort auftretende elektrische Feldüberhöhungen vermieden.The electric field lines begin and end at fixed charges, which through the Störstel be provided. In the n - semiconductor substrate 8th they are solid positive charges or hulls 34 and in the p-doped semiconductor regions 1 to 3 and the p-type semiconductor region 6 solid negative charges or hulls 36 , Part of the field lines, represented by arrows, ends at fixed negative charges 36 passing through the semiconductor zone 6 to be provided. As a result, the field strength is particularly at edges 38 . 39 the first to third semiconductor regions 1 to 3 diminished and there occurring electrical field overshoots avoided.

Die elektrischen Potentiale der Feldringe, d.h. des zweiten und dritten Halbleitergebiets 2 und 3, stellen sich von selbst auf Werte ein, die zwischen den Potentialen von Anode 28 und Kathode 30 liegen. Liegt beispielsweise Anode 28 auf 0 V und Kathode auf 300 V so liegt das zweite Halbleitergebiet 2 beispielsweise bei etwa 100 V und das dritte Halbleitergebiet beispielsweise bei 200 V. Elektrisch mit den zweiten und dritten Halbleitergebieten 2 und 3 verbundene optionale Feldplatten befinden sich dann auf dem gleichen elektrischen Potential wie die mit ihnen verbundenen Halbleitergebiete. Dadurch wird ein gleichmäßiger Spannungsabfall insbesondere entlang der ersten Oberfläche 10 erreicht. Insgesamt lässt sich die Wahrscheinlichkeit für das Auftreten von elektrischen Durchbrüchen an Kanten 38, 39 und in gekrümmten Bereichen der pn-Übergange erheblich verringern und die effektive Durchbruchsspannung deutlich erhöhen. Im Ergebnis ergibt sich eine deutliche Verbesserung des Sperrverhaltens der Bauelemente. Die erreichbaren Durchbruchsspannungen sind höher als 75-80% der Volumendurchbruchsspannung und können bis an Werte nahe der Volumendurchbruchsspannung heranreichen.The electrical potentials of the field rings, ie the second and third semiconductor region 2 and 3 , by themselves adjust to values that are between the potentials of anode 28 and cathode 30 lie. For example, is an anode 28 to 0 V and cathode to 300 V so is the second semiconductor region 2 for example, at about 100 V and the third semiconductor region, for example at 200 V. Electrically with the second and third semiconductor regions 2 and 3 connected optional field plates are then at the same electrical potential as the semiconductor regions connected to them. This results in a uniform voltage drop, especially along the first surface 10 reached. Overall, the probability of the occurrence of electrical breakdowns on edges can be 38 . 39 and significantly reduce in curved areas of the pn junctions and significantly increase the effective breakdown voltage. The result is a significant improvement in the blocking behavior of the components. The achievable breakdown voltages are higher than 75-80% of the volume breakdown voltage and can approach values close to the volume breakdown voltage.

Besonders deutlich wird die Verbesserung im Vergleich zu 11 ersichtlich, die einen planaren pn-Übergang ohne Randabschluss zeigt. An Kante 38 tritt eine starke Feldüberhöhung auf, die dort zu einem elektrischen Durchbruch weit unterhalb der Volumendurchbruchsspannung führt.The improvement compared to 11 which shows a planar pn junction without edge termination. On edge 38 occurs a strong field overshoot, which leads there to an electrical breakdown well below the volume breakdown voltage.

7 zeigt eine dreidimensionale Modellstruktur eines lateralen pn-Übergangs für die Simulation der elektrischen Verhältnisse. Diese Modellstruktur ähnelt dem in 4 und 5 gezeigten Ausführungsbeispiel. Zu sehen sind links das Bodygebiet (erste Halbleitergebiet) 40 und rechts Drain 50. Dazwischen liegt das zu Drain 50 und Bodygebiet 40 schwach komplementär dotierte Halbleitersubstrat 42, in dem Feldringe 46 eingebracht sind. Die Feldringe 46 weisen Vertiefungen 48 auf, die mit einem elektrisch leitenden Material, beispielsweise Polysilizium, gefüllt sind und den Kontakt zu Feldplatten 44 herstellen. Die Feldplatten 44 liegen dabei parallel zu vertikalen Oberflächen von Grabenwänden im Halbleitersubstrat 42, die sich in die Tiefe des Halbleitersubstrats erstrecken. Die Hauptfläche 10 des Halbleitersubstrats liegt hier wieder in XZ_Ebene und der Graben erstreckt sich in –YX-Richtung. Die in 7 gezeigte YX-Ebene entspricht etwa der Symmetrieebene 31 in 5. 7 shows a three-dimensional model structure of a lateral pn junction for the simulation of the electrical conditions. This model structure is similar to the one in 4 and 5 shown embodiment. On the left you can see the body area (first semiconductor area) 40 and right drain 50 , In between this is the drain 50 and body area 40 weakly complementary doped semiconductor substrate 42 in which field rings 46 are introduced. The field rings 46 have depressions 48 on, which are filled with an electrically conductive material, such as polysilicon, and the contact with field plates 44 produce. The field plates 44 lie parallel to vertical surfaces of trench walls in the semiconductor substrate 42 which extend into the depth of the semiconductor substrate. The main area 10 of the semiconductor substrate is here again in XZ_Ebene and the trench extends in the -YX direction. In the 7 YX plane shown corresponds approximately to the plane of symmetry 31 in 5 ,

Die Simulationsergebnisse sind an Hand von Schnittebenen entlang der Symmetrieebene in den 8 und 9 gezeigt. Die jeweils der Simulation zu Grunde gelegte Struktur ist oberhalb der Ergebnisse, welche den Verlauf der elektrischen Potentiale zeigen, dargestellt. Die der Simulation zu Grunde gelegten Dotierkonzentrationen wurden jeweils auf maximale Durchbruchsspannung optimiert. In 8 ist die ausräumbare Halbleiterzone 52 an der Oberfläche des Halbleitersubstrats 42 angeordnet. Im Gegensatz dazu ist die ausräumbare Halbleiterzone 52 in 9 vergraben. Aus dem Vergleich der Simulationsergebnisse ergibt sich, dass eine vergrabene Halbleiterzone 52 im Vergleich zu einer an der Oberfläche angeordneten Halbleiterzone Feldstärkeüberhöhungen effektiver vermeiden kann. Zu erkennen ist dies insbesondere beim Vergleich des Potentialverlaufs in der rechten oberen Ecke. Bei der an der Oberfläche angeordneten Halbleiterzone 52 verdichten sich die Potentiallinien zu Drain 50 hin. Bei der vergrabenen Halbleiterzone 52 sind die Potentiallinien dagegen deutlich weniger dicht und entlang der Oberfläche des Halbleitersubstrats 42 eher äquidistant. Dies bedeutet, dass das elektrische Feld dort gleichmäßig abfällt. Feldstärkespitzen werden so vermieden. Durch die vergrabene Halbleiterzone 52 konnte eine Verbesserung der Sperrfähigkeit beispielsweise von 181 V auf 275 V, also um 52 % erreicht werden. Die Wirkung der ausräumbaren Halbleiterzone ist daher insbesondere bei Leistungshalbleitern von großem Vorteil, die für hohe Sperrspannungen ausgelegt sind.The simulation results are based on cutting planes along the plane of symmetry in the 8th and 9 shown. The structure of the simulation is shown above the results showing the course of the electrical potentials. The doping concentrations on which the simulation was based were optimized for maximum breakdown voltage. In 8th is the excavable semiconductor zone 52 on the surface of the semiconductor substrate 42 arranged. In contrast, the salvageable semiconductor zone 52 in 9 buried. The comparison of the simulation results shows that a buried semiconductor zone 52 Compared to a surface mounted semiconductor zone can avoid field strength peaks more effectively. This can be seen in particular when comparing the potential curve in the upper right corner. In the surface of the semiconductor zone arranged 52 the potential lines condense to drain 50 out. In the buried semiconductor zone 52 On the other hand, the potential lines are much less dense and along the surface of the semiconductor substrate 42 rather equidistant. This means that the electric field drops evenly there. Field strength peaks are thus avoided. Through the buried semiconductor zone 52 For example, an improvement in blocking capability from 181 V to 275 V, or 52%, could be achieved. The effect of the erodible semiconductor zone is therefore of great advantage, in particular in the case of power semiconductors, which are designed for high blocking voltages.

Der Begriff Durchbruchsladung soll nachfolgend mit Bezug auf 10 erläutert werden. 10 zeigt im oberen Teil den schematisch angedeuteten typischen Verlauf des elektrischen Feldes über einen ebenen, abrupten pn-Übergang bei der Durchbruchsspannung. Im unteren Teil der 10 ist dazu ein pn-Übergang 54 dargestellt, der von einem stark p-dotiertem Gebiet (p+) 56 und einem schwach n-dotiertem Gebiet (n–) 58 gebildet wird. Auf Grund der unterschiedlichen Dotierung hat die Verarmungszone, deren Ränder mit 59 bezeichnet sind, eine unterschiedliche Ausdehnung in den beiden Gebieten 56 und 58. Mit wD ist die Ausdehnung im n–-Gebiet 58 und mit wA die Ausdehnung im p+-Gebiet 56 bezeichnet. Die Störstellenkonzentration ist dagegen mit NA für das p+-Gebiet 56 und mit ND für das n–-Gebiet 58 angegeben. Aus der Poisson-Gleichung folgt NA·wA = ND·wD (1) The term breakthrough charge is intended below with reference to 10 be explained. 10 shows in the upper part of the schematically indicated typical course of the electric field over a flat, abrupt pn junction at the breakdown voltage. In the lower part of the 10 is a pn-transition 54 represented by a heavily p-doped region (p + ) 56 and a weakly n-doped region (n - ) 58 is formed. Due to the different doping has the depletion zone whose edges with 59 are designated, a different extent in the two areas 56 and 58 , With w D the expansion is in the n - region 58 and w A is the extent in the p + region 56 designated. On the other hand, the impurity concentration is N A for the p + region 56 and with N D for the n - region 58 specified. From the Poisson equation follows N A · w A = N D · w D (1)

Aus der Poisson-Gleichung folgt weiterhin

Figure 00160001
so dass sich die Durchbruchsladung ND·wD zu ND·wD = krit·ε/q (3)ergibt, wobei Ekrit die kritische Feldstärke ist, bei der ein Volumendurchbruch auftritt, ε das Produkt aus absoluter und relativer Dielektrizitätskonstante und q die Elementarladung ist.From the Poisson equation follows
Figure 00160001
so that the breakdown charge N D · w D to N D · w D = k rit · Ε / q (3) where E crit is the critical field strength at which volume breakthrough occurs, ε is the product of absolute and relative dielectric constant, and q is the elementary charge.

Die kritische Feldstärke Ekrit variiert mit der Störstellenkonzentration (Grunddotierung des Halbleitersubstrats) und nimmt mit abnehmender Grunddotierung ab. Die Grunddotierung bestimmt damit die Spannungsklasse. So ist beispielsweise die Grunddotierung für eine Spannungsklasse von 1200 V etwa 6·1013/cm3. Ekrit ist dann etwa 230 kV/cm. Bei einer Spannungsklasse von etwa 10 kV ist die Grunddotierung entsprechend geringer, so dass dann Ekrit etwa 165 kV/cm ist und die Durchbruchsladung etwa 1,1·1012/cm2 beträgt. Bei einer Spannungsklasse von etwa 100 V liegt dagegen Ekrit etwa zwischen 350 kV/cm und 400 kV/cm und die Durchbruchsladung beträgt etwa 2,4·1012/cm2. Allgemein gilt, das für hochsperrende Siliziumbauelemente Ekrit etwa 250 kV/cm oder kleiner ist, so dass sich damit eine Durchbruchsladung von etwa 1,6·1012 cm–2 oder kleiner ergibt. Für Niederspannungsbauelemente liegt Ekrit deutlich höher, so dass die Durchbruchsladung bei einigen 1012/cm2 liegen kann. Daher ist bei Siliziumhalbleiterbauelementen bevorzugt, wenn die Durchbruchsladung in der Halbleiterzone 6 kleiner als 5·1012/cm2 und insbesondere kleiner als 3·1012/cm2 ist. Andere Halbleitermaterialien weisen andere kritische Feldstärken auf. Damit sichergestellt ist, dass die ausräumbare Halbleiterzone im Sperrfall vollständig von freien Ladungsträgern geräumt werden kann, wird daher bei auf Siliziumhalbleitern basierenden Halbleiterbauelementen eine Ladungsträgerkonzentration von weniger als der Durchbruchsladung eingestellt. Dies lässt sich leicht durch die für die Herstellung der ausräumbaren Halbleiterzone verwendeten Implantationsdosis einstellen. Es versteht sich von selbst, dass die Ausführungsbeispiele nicht auf Siliziumhalbleiter beschränkt sind, sondern auch auf alle anderen Halbleitermaterialien wie etwa Germanium, Siliziumcarbid oder III-V-Halbleiter anwendbar sind.The critical field strength E crit varies with the impurity concentration (basic doping of the semiconductor substrate) and decreases with decreasing fundamental doping. The basic doping thus determines the voltage class. For example, the basic doping for a voltage class of 1200 V is about 6 × 10 13 / cm 3 . E crit is then about 230 kV / cm. With a voltage class of about 10 kV, the basic doping is correspondingly lower, so that then E crit about 165 kV / cm and the breakdown charge is about 1.1 · 10 12 / cm 2 . With a voltage class of about 100 V, on the other hand, E crit is between about 350 kV / cm and 400 kV / cm and the breakdown charge is about 2.4 · 10 12 / cm 2 . In general, the high-blocking silicon devices E crit about 250 kV / cm or less, so that thus results in an breakdown charge of about 1.6 · 10 12 cm -2 or smaller. For low-voltage components E crit is significantly higher, so that the breakdown charge can be at some 10 12 / cm 2 . Therefore, in silicon semiconductor devices, it is preferable that the breakdown charge in the semiconductor region 6 is less than 5 x 10 12 / cm 2 and especially less than 3 x 10 12 / cm 2 . Other semiconductor materials have other critical field strengths. In order to ensure that the emmeable semiconductor zone can be completely cleared of free charge carriers in the blocking case, a charge carrier concentration of less than the breakdown charge is therefore set in the case of semiconductor devices based on silicon semiconductors. This can easily be adjusted by the implantation dose used for the production of the evacuable semiconductor zone. It goes without saying that the embodiments are not limited to silicon semiconductors but are also applicable to all other semiconductor materials such as germanium, silicon carbide or III-V semiconductors.

Sofern die Störstellenkonzentration N räumlich inhomogen ist, ergibt sich die Durchbruchladung aus einer eindimensionalen Integration über N(x).Provided the impurity concentration N spatial is inhomogeneous, the breakdown charge results from a one-dimensional Integration over N (x).

Bei den vorstehend beschriebenen Halbleiterbauelementen handelt es sich insbesondere um Leistungshalbleiterbauelemente, die sowohl als vertikale als auch als laterale Bauelemente ausgeführt sein können.at The semiconductor devices described above are In particular, power semiconductor devices that are both vertical as well as being designed as lateral components.

Nachfolgend soll mit Bezug auf 12A bis 12C ein Herstellungsverfahren zur Herstellung eines Halbleiterbauelements beschrieben werden.Below is with reference to 12A to 12C a manufacturing method for producing a semiconductor device will be described.

In 12A wird ein Halbleitersubstrat 60 vom ersten Leitungstyp, beispielsweise ein schwach n-dotiertes Siliziumsubstrat, mit einer ersten Oberfläche 61 bereitgestellt. Mittels einer ersten Implantationsmaske 62 werden Dotierstoffe, beispielsweise Bor, vom zum ersten Leitungstyp komplementären zweiten Leitungstyp in die erste Oberfläche 61 mit einer ersten Implantationsdosis 68 von beispielsweise etwa 1014/cm2 eingebracht. Dabei werden die Dotierstoffe bis zu einer gewissen Tiefe implantiert. Durch einen nachfolgenden Ausheilschritt wird ein erstes Dotierungsgebiet 64 und ein dazu lateral beabstandetes zweites Dotierungsgebiet 66 geschaffen. Der Ausheilschritt dient zum Ausheilen von Kristallgitterschäden, die durch die Implantation hervorgerufen wurden, und dem Eintreiben und Aktivieren der Dotierstoffe. Die laterale Ausdehnung der Dotierungsgebiete 64 und 66 hängt zum einen von der Struktur der ersten Implantationsmaske 62 und zum anderen von der Dauer und der Temperatur des Ausheilschritts ab. In Abhängigkeit von der gewählten Temperatur können die Dotierungsstoffe unterschiedlich weit in das Halbleitersubstrat 60 eindiffundieren und vergrößern dadurch sowohl die laterale als auch die vertikale Ausdehnung der Dotierungsgebiete 64 und 66. So kann ein anfängliches Dotierungsgebiet mit einer lateralen Ausdehnung von etwa 10-15 μm durch den Ausheilschritt auf etwa 20-50 μm ausgedehnt werden.In 12A becomes a semiconductor substrate 60 of the first conductivity type, for example a weakly n-doped silicon substrate, with a first surface 61 provided. By means of a first implantation mask 62 Dopants, such as boron, from the second conductivity type complementary to the first conductivity type in the first surface 61 with a first implantation dose 68 for example, about 10 14 / cm 2 introduced. The dopants are implanted to a certain depth. By a subsequent annealing step, a first doping region 64 and a second doped region laterally spaced therefrom 66 created. The annealing step serves to heal crystal lattice damage caused by the implantation and to drive and activate the dopants. The lateral extent of the doping regions 64 and 66 depends, on the one hand, on the structure of the first implantation mask 62 and second, the duration and temperature of the annealing step. Depending on the selected temperature, the dopants may vary widely in the semiconductor substrate 60 diffuse and thereby increase both the lateral and the vertical extent of the doping regions 64 and 66 , Thus, an initial doping region having a lateral extent of about 10-15 μm can be extended by the annealing step to about 20-50 μm.

Anschließend folgt, wie in 12B gezeigt, die Implantation von Dotierstoffen vom zweiten Leitungstyp, beispielsweise Bor, mit einer zweiten Implantationsdosis 72 unter Verwendung einer zweiten Implantationsmaske 70. Dadurch wird eine vergrabene Halbleiterzone 74 gebildet. Zu diesem Zweck ist die verwendete Implantationsenergie höher als die zur Bildung des ersten und zweiten Halbleitergebiets 64 und 66 verwendete Implantationsenergie, so dass die Dotierstoffe tiefer in das Halbleitersubstrat 60 bis etwa auf Höhe des pn-Übergangs zwischen den Halbleitergebieten 64, 66 und dem Halbleitersubstrat 60 implantiert werden. Die zweite Implantationsdosis 72 ist erheblich geringer als die erste Implantationsdosis 68, beispielsweise um einen Faktor gleich oder größer 102 oder gleich oder größer 103. Die zweite Implantationsdosis 72 liegt bei Siliziumsubstraten unterhalb der Durchbruchsladung, bevorzugt unterhalb von 1012/cm2. Ein Ausheilschritt kann sich anschließen.Then follows, as in 12B shown, the implantation of second conductivity type dopants, such as boron, with a second implantation dose 72 using a second implantation mask 70 , This becomes a buried semiconductor zone 74 educated. For this purpose, the implantation energy used is higher than that for forming the first and second semiconductor regions 64 and 66 used implantation energy, so that the dopants deeper into the semiconductor substrate 60 to about the same level as the pn junction between the semiconductor regions 64 . 66 and the semiconductor substrate 60 be implanted. The second implantation dose 72 is significantly lower than the first implantation dose 68 For example, by a factor equal to or greater than 10 2 or equal to or greater than 10 3 . The second implantation dose 72 is below the breakdown charge for silicon substrates, preferably below 10 12 / cm 2 . An annealing step may follow.

Abschließend können noch, wie in 12C gezeigt, auf der ersten Oberfläche 61 Feldplatten 76 gebildet werden, die mit dem ersten und zweiten Halbleitergebiet 64, 66 elektrisch leitend verbunden sind. Außerdem kann auf einer der ersten Oberfläche 61 gegenüberliegenden zweiten Oberfläche 78 des Halbleitersubstrats 60 eine Kontaktschicht 80 aufgebracht werden.Finally, as in 12C shown on the first surface 61 field plates 76 formed with the first and second semiconductor region 64 . 66 are electrically connected. Also, on one of the first surface 61 opposite second surface 78 of the semiconductor substrate 60 a contact layer 80 be applied.

Abweichend vom vorstehend beschriebenen Prozessverlauf kann auch zuerst die vergrabene Halbleiterzone 74 und dann das erste und zweite Halbleitergebiet 64, 66 gebildet werden. Außerdem ist es möglich, das erste und zweite Halbleitergebiet nacheinander zu schaffen. Ebenso kann lediglich ein einziger Ausheilschritt vorgesehen sein, mit dem das erste und zweite Halbleitergebiet 64, 66 und die vergrabene Halbleiterzone 74 ausgeheilt werden. Darüber hinaus kann das erste und zweite Halbleitergebiet 64, 66 auch durch Ausdiffusion von Dotierstoffen aus einer auf die erste Oberfläche 61 abgeschiedenen hochdotierten Schicht hergestellt werden.Notwithstanding the process described above, the buried semiconductor zone can also first 74 and then the first and second semiconductor regions 64 . 66 be formed. In addition, it is possible to provide the first and second semiconductor regions in succession. Likewise, only a single annealing step can be provided, with which the first and second semiconductor region 64 . 66 and the buried semiconductor region 74 be healed. In addition, the first and second semiconductor regions 64 . 66 also by outdiffusion of dopants from one to the first surface 61 deposited highly doped layer are produced.

11
erstes Halbleitergebiet/Lastübergang/Bodygebietfirst Semiconductor region / load transient / body region
22
zweites Halbleitergebiet/Feldringsecond Semiconductor field / field ring
22
Feldringfield ring
33
drittes Halbleitergebiet/Feldringthird Semiconductor field / field ring
44
viertes Halbleitergebiet/Kanalstopper/Drainfourth Semiconductor region / channel stopper / drain
55
fünftes Halbleitergebiet/Sourcefifth semiconductor region / source
66
HalbleiterzoneSemiconductor zone
88th
HalbleitsubstratHalbleitsubstrat
8a8a
n-Halbleitersubstratn-type semiconductor substrate
8b8b
p-Halbleitersubstratp-type semiconductor substrate
1010
erste Oberfläche des Halbleitersubstratsfirst surface of the semiconductor substrate
1212
Feldplattefield plate
1414
Feldplattefield plate
1515
Driftzone (LDD)drift region (LDD)
1616
Randedge
1717
Innenkante der Feldplatte 14 Inner edge of the field plate 14
1818
Innenbereichinterior
2020
Randbereichborder area
2222
zweite Oberfläche des Halbleitersubstratssecond surface of the semiconductor substrate
2424
Kontaktschichtcontact layer
2626
Feldplattefield plate
2727
Gateelektrodegate electrode
2828
Anodeanode
2929
Grabendig
3030
Kathodecathode
3131
Spiegelachsemirror axis
3232
Raumladungszone/VerarmungszoneSpace charge region / depletion zone
3434
feste positive Ladungenfirm positive charges
3636
feste negative Ladungenfirm negative charges
3737
Kanalbereichchannel area
3838
Kanteedge
3939
Kanteedge
4040
Bodygebiet (erstes Halbleitergebiet)Body area (first semiconductor region)
4141
Innenkanteinner edge
4242
HalbleitersubstratSemiconductor substrate
4343
Kante des vierten Halbleitergebietsedge of the fourth semiconductor region
4444
Feldplattefield plate
4545
KontaktstrukturContact structure
4646
Feldringfield ring
4848
Vertiefungdeepening
5050
Draindrain
5252
HalbleiterzoneSemiconductor zone
5454
pn-Übergangpn junction
5656
p-Gebietp-type region
5858
n-Gebietn-region
5959
Verarmungszone/RaumladungszoneDepletion zone / space charge region
6060
HalbleitersubstratSemiconductor substrate
6161
erste Oberflächefirst surface
6262
erste Implantationsmaskefirst implantation mask
6464
erstes Halbleitergebietfirst Semiconductor region
6666
zweites Halbleitergebietsecond Semiconductor region
6868
erste Implantationsdosisfirst implantation dose
7070
zweite Implantationsmaskesecond implantation mask
7272
zweite Implantationsdosissecond implantation dose
7474
HalbleiterzoneSemiconductor zone
7676
Feldplattefield plate
7878
zweite Oberflächesecond surface
8080
Kontaktschichtcontact layer

Claims (33)

Halbleiterbauelement aufweisend: – ein Halbleitersubstrat (8) vom ersten Leitungstyp; – zumindest ein erstes Halbleitergebiet (1) vom zum ersten Leitungstyp komplementären zweiten Leitungstyp, das im Halbleitersubstrat (8) angeordnet ist; – zumindest ein zweites Halbleitergebiet (2) vom zweiten Leitungstyp, das im Halbleitersubstrat (8) angeordnet und vom ersten Halbleitergebiet (1) beabstandet ist; und – eine ausräumbare Halbleiterzone (6) vom zweiten Leitungstyp, welche sich zumindest vom ersten bis zum zweiten Halbleitergebiet erstreckt.Semiconductor device comprising: - a semiconductor substrate ( 8th ) of the first conductivity type; At least a first semiconductor region ( 1 ) of the first conductivity type complementary second conductivity type in the semiconductor substrate ( 8th ) is arranged; At least one second semiconductor region ( 2 ) of the second conductivity type, which in the semiconductor substrate ( 8th ) and from the first semiconductor region ( 1 ) is spaced; and - a removable semiconductor zone ( 6 ) of the second conductivity type, which extends at least from the first to the second semiconductor region. Halbleiterbauelement nach Anspruch 1, wobei die Halbleiterzone (6) eine vergrabene Halbleiterzone ist.Semiconductor component according to Claim 1, in which the semiconductor zone ( 6 ) is a buried semiconductor region. Halbleiterbauelement nach Anspruch 1 oder 2, wobei die Halbleiterzone (6) eine geringere Störstellenladung und/oder Störstellenkonzentration als das erste und zweite Halbleitergebiet (1, 2) aufweist.Semiconductor component according to Claim 1 or 2, the semiconductor zone ( 6 ) a lower impurity charge and / or impurity concentration than the first and second semiconductor regions ( 1 . 2 ) having. Halbleiterbauelement nach Anspruch 3, wobei die Störstellenkonzentration in der Halbleiterzone (6) um wenigstens einen Faktor 102 und insbesondere um wenigstens einen Faktor 103 kleiner als die Störstellenkonzentration des zweiten Halbleitergebiets (2) ist.Semiconductor device according to claim 3, wherein the impurity concentration in the semiconductor zone ( 6 ) by at least a factor 10 2 and in particular by at least a factor 10 3 smaller than the impurity concentration of the second semiconductor region ( 2 ). Halbleiterbauelement nach einem der vorherigen Ansprüche, wobei das Halbleitersubstrat (8) eine erste Oberfläche (10) aufweist und das erste und zweite Halbleitergebiet (1, 2) jeweils an der ersten Oberfläche (10) angeordnet sind.Semiconductor component according to one of the preceding claims, wherein the semiconductor substrate ( 8th ) a first surface ( 10 ) and the first and second semiconductor region ( 1 . 2 ) each at the first surface ( 10 ) are arranged. Halbleiterbauelement nach einem der vorherigen Ansprüche, wobei das erste Halbleitergebiet (1) zusammen mit dem Halbleitersubstrat (8) zumindest in einem Teilabschnitt einen vertikalen pn-Übergang bildet, der sich im wesentlichen parallel zur lateralen Erstreckung des Halbleitersubstrats (8) erstreckt.Semiconductor component according to one of the preceding claims, wherein the first semiconductor region ( 1 ) together with the semiconductor substrate ( 8th ) forms a vertical pn junction at least in a subsection which extends substantially parallel to the lateral extent of the semiconductor substrate ( 8th ). Halbleiterbauelement nach Anspruch 6, wobei das Maximum der Störstellenkonzentration der Halbleiterzone (6) etwa auf Höhe des vertikalen pn-Übergangs des ersten Halbleitergebiets (1) liegt.Semiconductor component according to claim 6, wherein the maximum of the impurity concentration of the semiconductor zone ( 6 ) approximately at the level of the vertical pn junction of the first semiconductor region ( 1 ) lies. Halbleiterbauelement nach einem der vorherigen Ansprüche, wobei entlang einer Linie, die in lateraler Erstreckung des Halbleitersubstrats (8) verläuft, das erste Halbleitergebiet (1) eine größere Ausdehnung als das zweite Halbleitergebiet (2) hat.Semiconductor component according to one of the preceding claims, wherein along a line extending in the lateral extent of the semiconductor substrate ( 8th ), the first semiconductor region ( 1 ) has a greater extent than the second semiconductor region ( 2 ) Has. Halbleiterbauelement nach einem der vorherigen Ansprüche, weiterhin aufweisend zumindest ein drittes Halbleitergebiet (3) vom zweiten Leitungstyp, das im Halbleitersubstrat (8) so angeordnet ist, dass das zweite Halbleitergebiet (2) zwischen erstem und drittem Halbleitergebiet (1, 3) angeordnet und von diesen jeweils beabstandet ist.Semiconductor component according to one of the preceding claims, further comprising at least one third semiconductor region ( 3 ) of the second conductivity type, which in the semiconductor substrate ( 8th ) is arranged so that the second semiconductor region ( 2 ) between the first and third semiconductor regions ( 1 . 3 ) and spaced therefrom. Halbleiterbauelement nach Anspruch 9, wobei sich die Halbleiterzone (6) zumindest vom ersten bis zum dritten Halbleitergebiet (1, 3) erstreckt.Semiconductor component according to Claim 9, in which the semiconductor zone ( 6 ) at least from the first to the third semiconductor region ( 1 . 3 ). Halbleiterbauelement nach einem der vorherigen Ansprüche, weiterhin aufweisend zumindest ein viertes Halbleitergebiet (4) vom ersten Leitungstyp, das im Halbleitersubstrat (8) vom ersten Halbleitergebiet (1) aus gesehen hinter dem zweiten bzw. dritten Halbleitergebiet (2 bzw. 3) angeordnet und vom zweiten bzw. drittem Halbleitergebiet (2 bzw. 3) beabstandet ist.Semiconductor component according to one of the preceding claims, further comprising at least one fourth semiconductor region ( 4 ) of the first conductivity type, which in the semiconductor substrate ( 8th ) from the first semiconductor region ( 1 ) seen behind the second or third semiconductor region ( 2 respectively. 3 ) and from the second or third semiconductor region ( 2 respectively. 3 ) is spaced. Halbleiterbauelement nach Anspruch 11, wobei die Halbleiterzone (6) vom vierten Halbleitergebiet (4) beabstandet ist.Semiconductor component according to claim 11, wherein the semiconductor zone ( 6 ) of the fourth semiconductor region ( 4 ) is spaced. Halbleiterbauelement nach Anspruch 11 oder 12, wobei ein fünftes Halbleitergebiet (5) vom ersten Leitungstyp im ersten Halbleitergebiet (1) angeordnet ist.A semiconductor device according to claim 11 or 12, wherein a fifth semiconductor region ( 5 ) of the first conductivity type in the first semiconductor region ( 1 ) is arranged. Halbleiterbauelement nach einem der Ansprüche 11 bis 13, wobei eine Driftzone (15) zwischen dem ersten und vierten Halbleitergebiet (1, 4) angeordnet ist, in welcher das zweite bzw. dritte Halbleitergebiet (2, 3) angeordnet ist bzw. sind.Semiconductor component according to one of claims 11 to 13, wherein a drift zone ( 15 ) between the first and fourth semiconductor regions ( 1 . 4 ) in which the second or third semiconductor region ( 2 . 3 ) is arranged or are. Halbleiterbauelement nach Anspruch 14, wobei das fünfte Halbleitergebiet (5) von der Driftzone (15) beabstandet ist, so dass ein Kanalbereich (37) im ersten Halbleitergebiet (1) zwischen fünftem Halbleitergebiet (5) und Driftzone (15) verbleibt.A semiconductor device according to claim 14, wherein the fifth semiconductor region ( 5 ) from the drift zone ( 15 ), so that a channel region ( 37 ) in the first semiconductor region ( 1 ) between the fifth semiconductor region ( 5 ) and drift zone ( 15 ) remains. Halbleiterbauelement nach Anspruch 15, wobei oberhalb des Kanalbereichs (37) eine Gateelektrode (27) angeordnet ist.Semiconductor component according to claim 15, wherein above the channel region ( 37 ) a gate electrode ( 27 ) is arranged. Halbleiterbauelement nach einem der vorherigen Ansprüche, wobei auf dem Halbleitersubstrat (8) zumindest eine Feldplatte (14) angeordnet ist, die mit dem zweiten Halbleitergebiet (2) verbunden ist.Semiconductor component according to one of the preceding claims, wherein on the semiconductor substrate ( 8th ) at least one field plate ( 14 ) arranged with the second semiconductor region ( 2 ) connected is. Halbleiterbauelement nach einem der vorherigen Ansprüche, wobei die Halbleiterzone (6) eine Störstellenladung kleiner als als die Durchbruchsladung für das Halbleitersubstrat ist.Semiconductor component according to one of the preceding claims, wherein the semiconductor zone ( 6 ) An impurity charge is less than the breakdown charge for the semiconductor substrate. Halbleiterbauelement nach einem der vorherigen Ansprüche, wobei das Halbleitersubstrat (8) eine der ersten Oberfläche (10) gegenüberliegende zweite Oberfläche (22) aufweist, an welcher eine Kontaktschicht (24) angeordnet ist.Semiconductor component according to one of the preceding claims, wherein the semiconductor substrate ( 8th ) one of the first surface ( 10 ) opposite second surface ( 22 ), on which a contact layer ( 24 ) is arranged. Halbleiterbauelement aufweisend: – ein Halbleitersubstrat (8) vom ersten Leitungstyp mit einem Innenbereich (18) und einem Rand (16) sowie einem zwischen Innenbereich (18) und Rand (16) liegenden Randbereich (20); – zumindest ein erstes Halbleitergebiet (1) vom zum ersten Leitungstyp komplementären zweiten Leitungstyp, das im Halbleitersubstrat (8) angeordnet ist und sich in Richtung der lateralen Erstreckung des Halbleitersubstrats (8) bis an den Randbereich (20) erstreckt; – ein zweites Halbleitergebiet (2) vom zweiten Leitungstyp, das im Randbereich (20) des Halbleitersubstrats (8) angeordnet und vom ersten Halbleitergebiet (1) beabstandet ist; – eine ausräumbare Halbleiterzone (6) vom zweiten Leitungstyp, welche das erste und das zweite Halbleitergebiet (1, 2) miteinander verbindet.Semiconductor device comprising: - a semiconductor substrate ( 8th ) of the first conductivity type with an interior area ( 18 ) and a border ( 16 ) as well as between indoor area ( 18 ) and edge ( 16 ) edge area ( 20 ); At least a first semiconductor region ( 1 ) of the first conductivity type complementary second conductivity type in the semiconductor substrate ( 8th ) is arranged and in the direction of the lateral extent of the semiconductor substrate ( 8th ) to the edge area ( 20 ) extends; A second semiconductor region ( 2 ) of the second conductivity type, which is in the edge region ( 20 ) of the semiconductor substrate ( 8th ) and from the first semiconductor region ( 1 ) is spaced; A removable semiconductor zone ( 6 ) of the second conductivity type, which the first and the second semiconductor region ( 1 . 2 ) connects to each other. Halbleiterbauelement nach Anspruch 20, wobei die Halbleiterzone (6) eine geringere Störstellenladung und/oder Störstellenkonzentration als das erste und zweite Halbleitergebiet (1, 2) aufweist.Semiconductor component according to claim 20, wherein the semiconductor zone ( 6 ) a lower impurity charge and / or impurity concentration than the first and second semiconductor regions ( 1 . 2 ) having. Halbleiterbauelement nach Anspruch 21, wobei die Störstellenkonzentration in der Halbleiterzone (6) um wenigstens einen Faktor 102 und insbesondere um wenigstens einen Faktor 103 kleiner als die Störstellenkonzentration des ersten und zweiten Halbleitergebiets (1, 2) ist.A semiconductor device according to claim 21, wherein the impurity concentration in the semiconductor region ( 6 ) by at least a factor 10 2 and in particular by at least a factor 10 3 smaller than the impurity concentration of the first and second semiconductor regions ( 1 . 2 ). Halbleiterbauelement nach einem der Ansprüche 20 bis 22, wobei das Halbleitersubstrat (8) eine erste Oberfläche (10) aufweist, an welcher das erste und das zweite Halbleitergebiet (1, 2) angeordnet sind.Semiconductor component according to one of Claims 20 to 22, the semiconductor substrate ( 8th ) a first surface ( 10 ), on which the first and the second semiconductor region ( 1 . 2 ) are arranged. Halbleiterbauelement nach Anspruch 23, wobei das Halbleitersubstrat (8) eine der ersten Oberfläche (10) gegenüberliegende zweite Oberfläche (22) aufweist, an welcher eine Kontaktschicht (24) angeordnet ist.A semiconductor device according to claim 23, wherein the semiconductor substrate ( 8th ) one of the first surface ( 10 ) opposite second surface ( 22 ), on which a contact layer ( 24 ) is arranged. Halbleiterbauelement aufweisend: – ein Halbleitersubstrat (8) vom ersten Leitungstyp; – zumindest ein erstes Halbleitergebiet (1) vom zum ersten Leitungstyp komplementären zweiten Leitungstyp, das im Halbleitersubstrat (8) angeordnet ist; – zumindest ein viertes Halbleitergebiet (4) vom ersten Leitungstyp, das im Halbleitersubstrat (8) angeordnet und vom ersten Halbleitergebiet (1) beabstandet ist; – zumindest ein zweites Halbleitergebiet (2) vom zweiten Leitungstyp, das im Halbleitersubstrat (8) zwischen erstem und viertem Halbleitergebiet (1, 4) angeordnet und von diesen jeweils beabstandet ist; und – eine ausräumbare Halbleiterzone (6) vom zweiten Leitungstyp, welche sich zumindest vom ersten Halbleitergebiet (1) bis zum zweiten Halbleitergebiet (2) erstreckt, wobei – die Halbleiterzone (6) vom vierten Halbleitergebiet (4) beabstandet ist, so dass ein Halbleiterbereich (15) vom ersten Leitungstyp zwischen der Halbleiterzone (6) und dem dritten Halbleitergebiet (3) verbleibt.Semiconductor device comprising: - a semiconductor substrate ( 8th ) of the first conductivity type; At least a first semiconductor region ( 1 ) of the first conductivity type complementary second conductivity type in the semiconductor substrate ( 8th ) is arranged; At least one fourth semiconductor region ( 4 ) of the first conductivity type, which in the semiconductor substrate ( 8th ) and from the first semiconductor region ( 1 ) is spaced; At least one second semiconductor region ( 2 ) of the second conductivity type, which in the semiconductor substrate ( 8th ) between the first and fourth semiconductor regions ( 1 . 4 ) and spaced therefrom; and - a removable semiconductor zone ( 6 ) of the second conductivity type, which at least from the first semiconductor region ( 1 ) to the second semiconductor region ( 2 ), wherein - the semiconductor zone ( 6 ) of the fourth semiconductor region ( 4 ), so that a semiconductor region ( 15 ) of the first conductivity type between the semiconductor zone ( 6 ) and the third semiconductor region ( 3 ) remains. Halbleiterbauelement nach Anspruch 25, wobei die Störstellenkonzentration und/oder die Störstellenladung in der Halbleiterzone (6) kleiner als die Störstellenkonzentration und/oder die Störstellenladung des ersten und zweiten Halbleitergebiets (1, 2) ist.A semiconductor device according to claim 25, wherein the impurity concentration and / or the impurity charge in the semiconductor region ( 6 ) smaller than the impurity concentration and / or the impurity charge of the first and second semiconductor regions ( 1 . 2 ). Halbleiterbauelement nach Anspruch 25 oder 26, wobei das Halbleitersubstrat (8) eine erste Oberfläche (10) aufweist, an welcher das erste, zweite und vierte Halbleitergebiet (1, 2, 4) angeordnet sind.Semiconductor component according to Claim 25 or 26, the semiconductor substrate ( 8th ) a first surface ( 10 ), on which the first, second and fourth semiconductor regions ( 1 . 2 . 4 ) are arranged. Halbleiterbauelement nach Anspruch 27, wobei die Halbleiterzone (6) von der ersten Oberfläche (6) beabstandet angeordnet ist, so dass zwischen der Halbleiterzone (6) und der ersten Oberfläche (10) wenigstens ein Halbleiterbereich vom ersten Leitungstyp verbleibt.A semiconductor device according to claim 27, wherein the semiconductor zone ( 6 ) from the first surface ( 6 ) is arranged so that between the semiconductor zone ( 6 ) and the first surface ( 10 ) at least one semiconductor region of the first conductivity type remains. Halbleiterbauelement nach einem der Ansprüche 25 bis 28, wobei ein fünftes Halbleitergebiet (5) vom ersten Leitungstyp im ersten Halbleitergebiet (1) angeordnet ist.Semiconductor component according to one of claims 25 to 28, wherein a fifth semiconductor region ( 5 ) of the first conductivity type in the first semiconductor region ( 1 ) is arranged. Verfahren zur Herstellung eines Halbleiterbauelements, aufweisend: – Bereitstellen eines Halbleitersubstrats (60) vom ersten Leitungstyp; – Einbringen von Störstellen mit einer ersten Implantationsdosis (68) zur Bildung eines ersten und eines zweiten Halbleitergebiets (64, 66) vom zum ersten Leitungstyp komplementären zweiten Leitungstyp; und – Einbringen von Störstellen mit einer zweiten Implantationsdosis (72) zur Bildung einer Halbleiterzone (74) vom zweiten Leitungstyp im Halbleitersubstrat (60), wobei die zweite Implantationsdosis (72) geringer als die erste Implantationsdosis (68) ist, wobei – das erste und zweite Halbleitergebiet (64, 66) so gebildet werden, dass sie voneinander beabstandet angeordnet sind; und – die Halbleiterzone (74) so gebildet wird, dass sie das erste Halbleitergebiet (64) mit dem zweiten Halbleitergebiet (66) verbindet.Method for producing a semiconductor component, comprising: providing a semiconductor substrate ( 60 ) of the first conductivity type; Introduction of impurities with a first implantation dose ( 68 ) for forming a first and a second semiconductor region ( 64 . 66 ) of the second conductivity type complementary to the first conductivity type; and - introduction of impurities with a second implantation dose ( 72 ) for forming a semiconductor zone ( 74 ) of the second conductivity type in the semiconductor substrate ( 60 ), the second implantation dose ( 72 ) lower than the first implantation dose ( 68 ), wherein - the first and second semiconductor regions ( 64 . 66 ) are formed so as to be spaced apart from each other; and the semiconductor zone ( 74 ) is formed so that it covers the first semiconductor region ( 64 ) with the second semiconductor region ( 66 ) connects. Verfahren nach Anspruch 30, wobei die zweite Implantationsdosis (72) um einen Faktor von wenigstens 102, bevorzugt um einen Faktor von wenigstens 10 kleiner als die erste Implantationsdosis (68) ist.The method of claim 30, wherein the second implantation dose ( 72 ) by a factor of at least 10 2 , preferably by a factor of at least 10 smaller than the first implantation dose ( 68 ). Verfahren nach Anspruch 30 oder 31, wobei die zweite Implantationsdosis kleiner als die Durchbruchsladung für das Halbleitersubstrat ist.The method of claim 30 or 31, wherein the second Implantation dose smaller than the breakdown charge for the semiconductor substrate is. Verfahren nach einem der Ansprüche 30 bis 32, wobei das Halbleitersubstrat (60) eine erste Oberfläche (61) hat und das erste und zweite Halbleitergebiet (64, 66) im Halbleitersubstrat (60) an dessen erster Oberfläche (61) lateral zueinander beabstandet gebildet werden.Method according to one of claims 30 to 32, wherein the semiconductor substrate ( 60 ) a first surface ( 61 ) and the first and second semiconductor regions ( 64 . 66 ) in the semiconductor substrate ( 60 ) at its first surface ( 61 ) are formed laterally spaced from each other.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007062305B3 (en) * 2007-12-21 2009-05-28 Semikron Elektronik Gmbh & Co. Kg Power semiconductor component with trench-shaped field ring structure and manufacturing method for this purpose
DE112012004043B4 (en) 2011-09-28 2018-03-22 Mitsubishi Electric Corporation Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19741167A1 (en) * 1997-09-18 1999-04-01 Siemens Ag Edge structure for semiconductor component, e.g. TGBT diode or thyristor
DE10100802C1 (en) * 2001-01-10 2002-08-22 Infineon Technologies Ag Semiconductor component with high avalanche strength and its manufacturing process
DE10226664A1 (en) * 2002-06-14 2004-01-08 Infineon Technologies Ag Compensation semiconductor component
DE102005041322A1 (en) * 2005-08-31 2007-03-01 Infineon Technologies Ag Trench transistor structure, with a field electrode array in the trenches, has a potential fixed for the field electrodes through semiconductor zones

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10001868B4 (en) * 2000-01-18 2006-03-16 Infineon Technologies Ag Avalanche-resistant edge termination for a planar semiconductor power device
US6424007B1 (en) * 2001-01-24 2002-07-23 Power Integrations, Inc. High-voltage transistor with buried conduction layer
US6472722B1 (en) * 2001-07-03 2002-10-29 Industrial Technology Research Institute Termination structure for high voltage devices
DE10339488B3 (en) * 2003-08-27 2005-04-14 Infineon Technologies Ag Lateral semiconductor component with at least one field electrode formed in drift zone extending laterally between doped terminal regions
DE102004007196A1 (en) * 2004-02-13 2005-06-30 Infineon Technologies Ag Edge closure for a semiconductor element, comprises at least one semiconductor member with two electrodes, and a polarised edge material
DE102004013405B4 (en) * 2004-03-18 2010-08-05 Infineon Technologies Ag Power semiconductor component with optimized edge area
DE102004040523B4 (en) * 2004-08-20 2008-10-02 Infineon Technologies Ag Process for the production of field rings
DE102004057792B4 (en) * 2004-11-30 2008-12-18 Infineon Technologies Austria Ag Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19741167A1 (en) * 1997-09-18 1999-04-01 Siemens Ag Edge structure for semiconductor component, e.g. TGBT diode or thyristor
DE10100802C1 (en) * 2001-01-10 2002-08-22 Infineon Technologies Ag Semiconductor component with high avalanche strength and its manufacturing process
DE10226664A1 (en) * 2002-06-14 2004-01-08 Infineon Technologies Ag Compensation semiconductor component
DE102005041322A1 (en) * 2005-08-31 2007-03-01 Infineon Technologies Ag Trench transistor structure, with a field electrode array in the trenches, has a potential fixed for the field electrodes through semiconductor zones

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007062305B3 (en) * 2007-12-21 2009-05-28 Semikron Elektronik Gmbh & Co. Kg Power semiconductor component with trench-shaped field ring structure and manufacturing method for this purpose
US7821028B2 (en) 2007-12-21 2010-10-26 Semikron Elektronik Gmbh & Co. Kg Power semiconductor component with trench-type field ring structure
DE112012004043B4 (en) 2011-09-28 2018-03-22 Mitsubishi Electric Corporation Semiconductor device

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