DE102006052397A1 - Non-volatile semiconductor memory e.g. phase-change RAM for portable electronic device, has biasing circuit driven by boosting circuit for applying bias to sense node and sense amplifier for detecting voltage of sense node - Google Patents

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Abstract

The non-volatile semiconductor memory has a phase-change memory cell (111) selectively connected to a sense node. The biasing circuit (175) comprising a metal oxide semiconductor (MOS) transistor is driven by the boosting voltage from a boosting circuit (200) for applying bias to sense node and the voltage of the sense node is detected by a sense amplifier (170). Independent claims are included for the following: (1) non-volatile semiconductor memory device; (2) method of reading phase-change memory cell; and (3) system of reading phase-change memory cell.

Description

Die vorliegende Erfindung betrifft einen nichtflüchtigen Halbleiterspeicher, ein nichtflüchtiges Halbleiterspeicherelement, ein Verfahren zum Lesen einer Phasenänderungs-Speicherzelle und ein System.The The present invention relates to a non-volatile semiconductor memory, a nonvolatile semiconductor memory device, a method of reading a phase change memory cell and a system.

Ein Phasenwechsel-Zufallszugriffspeicher (Phase-Change Random Access Memory – PRAM), auch als Ovonic Unified Memory (OUM) bekannt, weist ein Phasenwechselmaterial, wie eine Chalkogenid-Legierung, auf, das auf Energieeintrag (z.B. thermische Energie) reagiert, um auf diese Weise stabil zwischen kristallinen und amorphen Zuständen umgewandelt zu werden. Ein derartiger PRAM ist beispielsweise in den US-Patentschriften Nr. 6,487,113 und 6,480,438 offenbart.One Phase Change Random Access Memory (Phase-Change Random Access Memory - PRAM), too known as Ovonic Unified Memory (OUM), has a phase change material, like a chalcogenide alloy, which responds to energy input (e.g., thermal energy) thus stably converted between crystalline and amorphous states to become. Such a PRAM is disclosed, for example, in US patents Nos. 6,487,113 and 6,480,438.

Das Phasenwechselmaterial des PRAM weist in seinem kristallinen Zustand einen relativ geringen Widerstand und in seinem amorphen Zustand einen relativ hohen Widerstand auf. In der herkömmlichen Nomenklatur wird der kristalline Zustand mit niedrigem Widerstand als „gesetzter" Zustand (set state) mit einer logischen „0" bezeichnet, während der amorphe Zustand mit hohem Widerstand als ein „zurückgesetzter" Zustand (reset state) mit einer logischen „1" bezeichnet wird.The Phase change material of the PRAM exhibits in its crystalline state a relatively low resistance and in its amorphous state one relatively high resistance. In conventional nomenclature, the crystalline state with low resistance as "set state" (set state) denoted by a logical "0" while the amorphous high resistance state is referred to as a "reset state" with a logical "1".

Die Ausdrücke „kristallin" und „amorph" sind im Kontext von Phasenwechselmaterialien relative Ausdrücke. Dies bedeutet, dass der Fachmann versteht, dass eine Phasenwechsel-Speicherzelle, deren Zustand als kristallin bezeichnet wird, eine im Vergleich zu ihrem amorphen Zustand stärker geordnete kristalline Struktur aufweist. Eine Phasenwechsel-Speicherzelle in ihrem kristallinen Zustand muss nicht vollständig kristallin sein, und eine Phasenwechsel-Speicherzelle in ihrem amorphen Zustand muss nicht vollständig amorph sein.The Expressions "crystalline" and "amorphous" are in context of phase change materials relative terms. This means that the One skilled in the art understands that a phase change memory cell whose Condition is called crystalline, one compared to their amorphous state stronger having ordered crystalline structure. A phase change memory cell in its crystalline state does not have to be completely crystalline, and one Phase change memory cell in its amorphous state does not have to Completely be amorphous.

Allgemein wird das Phasenwechselmaterial eines PRAM in einen amorphen Zustand zurückgesetzt, indem das Material für eine relativ kurze Zeit durch Joulesche Erwärmung auf Temperaturen oberhalb seiner Schmelztemperatur erwärmt wird. Andererseits wird das Phasenwechselmaterial in einen kristallinen Zustand versetzt, indem es für eine längere Zeit bei Temperaturen unterhalb seines Schmelzpunktes erhitzt wird. In jedem Fall darf sich das Material nach der Wärmebehandlung bis auf seine ursprüngliche Temperatur abkühlen. Im Allgemeinen erfolgt die Abkühlung jedoch viel schneller, wenn das Phasenwechselmaterial in seinen amorphen Zustand zurückgesetzt wird.Generally becomes the phase change material of a PRAM in an amorphous state reset by the material for a relatively short time due to Joule's warming to temperatures above heated to its melting temperature becomes. On the other hand, the phase change material in a crystalline Condition offset by adding for a longer one Time is heated at temperatures below its melting point. In any case, the material may after the heat treatment except for his original Cool the temperature. In general, the cooling takes place however, much faster if the phase change material in its amorphous state reset becomes.

Die Geschwindigkeit und Stabilität der Phasenwechseleigenschaften des Phasenwechselmaterials sind entscheidend für die Leistungseigenschaften des PRAM. Wie bereits oben erwähnt wurde, haben sich die Phasenwechseleigenschaften von Chalkogenid-Legierungen als günstig erwiesen, wobei insbesondere eine Verbindung aus Germanium (Ge), Antimon (Sb) und Tellur (Te) (beispielsweise Ge2Sb2Te5 oder GST) eine stabile und schnelle Umwandlung zwischen amorphen und kristallinen Zuständen zeigt.The speed and stability of the phase change properties of the phase change material are critical to the performance characteristics of the PRAM. As already mentioned above, the phase change properties of chalcogenide alloys have proven to be favorable, in particular a compound of germanium (Ge), antimony (Sb) and tellurium (Te) (for example Ge 2 Sb 2 Te 5 or GST) a stable and showing fast conversion between amorphous and crystalline states.

1A und 1B zeigen eine Speicherzelle 10 in einem „gesetzten" Zustand beziehungsweise in einem „zurückgesetzten" Zustand. In diesem Beispiel weist die Speicherzelle 10 ein Phasenwechsel-Widerstandselement 11 und einen Transistor 20 auf, die zwischen einer Bitleitung BL und einem Referenzpotential (z.B. Masse) in Reihe geschaltet oder eingeschleift sind, wobei der Transistor 20 über sein Gate mit einer Wortleitung WL verbunden ist. Es sei darauf hingewiesen, dass es sich bei den 1A und 1B nur um allgemeine schematische Ansichten handelt, dass die Ausgestaltung des Phasenwechsel-Widerstandselements 11 nur beispielhaft dargestellt ist und dass andere Ausgestaltungen und Verbindungen im Hinblick auf das Phasenwechsel-Widerstandselement 11 möglich sind. Als ein Beispiel für eine derartige veränderte Ausgestaltung kann das Phasenwechsel-Widerstandselement 11 stattdessen mit einer Diode in Reihe geschaltet und zwischen der Bitleitung BL und der Wortleitung WL eingeschleift sein. 1A and 1B show a memory cell 10 in a "set" state or in a "reset" state. In this example, the memory cell 10 a phase change resistance element 11 and a transistor 20 which are connected in series or looped between a bit line BL and a reference potential (eg ground), wherein the transistor 20 is connected via its gate to a word line WL. It should be noted that it is in the 1A and 1B only general schematic views is that the design of the phase change resistance element 11 is shown only by way of example and that other embodiments and connections with respect to the phase change resistance element 11 possible are. As an example of such a modified embodiment, the phase change resistance element 11 instead, be connected in series with a diode and looped between the bit line BL and the word line WL.

Sowohl in 1A als auch in 1B weist das Phasenwechsel-Widerstandselement 11 eine obere Elektrode 12 auf, die auf einem Phasenwechselmaterial 14 ausgebildet ist. In dem vorliegenden Beispiel ist die obere Elektrode 12 elektrisch mit einer Bitleitung BL eines PRAM-Speicherfeldes (nicht gezeigt) verbunden. Ein leitfähiger unterer Elektrodenkontakt (Bottom Electrode Contact – BEC) 16 ist zwischen dem Phasenwechselmaterial 14 und einer leitenden unteren Elektrode 18 ausgebildet. Der Zugangstransistor 20 ist elektrisch mit der unteren Elektrode 18 und dem Referenzpotential verbunden. Wie bereits angedeutet wurde, ist das Gate des Zugangstransistors 20 elektrisch mit der Wortleitung WL des PRAM-Speicherfeldes (nicht gezeigt) verbunden.As well in 1A as well as in 1B has the phase change resistance element 11 an upper electrode 12 on that on a phase change material 14 is trained. In the present example, the upper electrode is 12 electrically connected to a bit line BL of a PRAM memory array (not shown). A conductive bottom electrode contact (BEC) 16 is between the phase change material 14 and a conductive lower electrode 18 educated. The access transistor 20 is electrically connected to the lower electrode 18 and the reference potential. As already indicated, the gate of the access transistor 20 electrically connected to the word line WL of the PRAM memory array (not shown).

In 1A ist das Phasenwechselmaterial in seinem kristallinen Zustand dargestellt. Wie zuvor beschrieben wurde, bedeutet dies, dass die Speicherzelle 10 sich in einem „gesetzten" Zustand mit niedrigem Wider stand oder einem logischen Null-Zustand befindet. In 1B ist ein Bereich des Phasenwechselmaterials 14 als amorph dargestellt. Es sei nochmals betont, dass dies bedeutet, dass sich die Speicherzelle 10 in einem „zurückgesetzten" Zustand mit hohem Widerstand oder in einem logischen Eins-Zustand befindet.In 1A the phase change material is shown in its crystalline state. As previously described, this means that the memory cell 10 is in a "set" state with a low resistance or a logic zero state 1B is a range of phase change material 14 shown as amorphous. It should again be emphasized that this means that the memory cell 10 is in a "reset" state with high resistance or in a logical one state.

Die gesetzten und zurückgesetzten Zustände der Speicherzelle 10 in den 1A und 1B werden erzeugt, indem der Betrag und die Dauer eines Stromflusses durch den BEC 16 gesteuert werden. Dies bedeutet, dass das Phasenwechsel-Widerstandselement 12 durch den Betrieb des Zugriffstransistors 20 aktiviert wird (oder dass über den Zugriffstransistors 20 auf das Phasenwechsel-Widerstandselement 12 zugegriffen wird), wobei der Zugriffstransistors 20 auf eine Spannung der Wortleitung WL anspricht. Im Falle einer Aktivierung wird die Speicherzelle 10 gemäß der Spannung der Bitleitung BL programmiert. Die Spannung der Bitleitung BL wird gesteuert, um einen Programmierstrom ICELL einzustellen, der bewirkt, dass der BEC 16 als ein Widerstandsheizer wirkt, der das Phasenwechselmaterial 14 selektiv in seine „gesetzten" und „zurückgesetzten" Zustände programmiert.The set and reset states of the memory cell 10 in the 1A and 1B are generated by the amount and duration of a current flow through the BEC 16 to be controlled. This means that the phase change resistance element 12 by the operation of the access transistor 20 is activated (or that over the access transistor 20 on the phase change resistance element 12 accessed), the access transistor 20 to a voltage of the word line WL responds. In case of activation, the memory cell 10 programmed according to the voltage of the bit line BL. The voltage of bit line BL is controlled to set a program current ICELL that causes the BEC 16 acts as a resistance heater, which is the phase change material 14 programmed selectively into its "set" and "reset" states.

2 zeigt ein Beispiel für Temperaturpuls-Eigenschaften von Phasenwechselmaterial, wenn das Phasenwechselmaterial in den „gesetzten" und „zurückgesetzten" Zustand programmiert wird. Insbesondere bezeichnet Bezugszeichen 35 den Temperaturpuls des in seinen „zurückgesetzten" Zustand programmierten Phasenwechselmaterials, und Bezugszeichen 36 bezeichnet den Temperaturpuls des in seinen „gesetzten" Zustand programmierten Phasenwechselmaterials. 2 shows an example of temperature pulse characteristics of phase change material when the phase change material is programmed into the "set" and "reset" states. In particular, reference numeral denotes 35 the temperature pulse of the phase change material programmed in its "reset" state, and reference numerals 36 denotes the temperature pulse of the phase change material programmed in its "set" state.

Wie in 2 gezeigt, wird die Temperatur des Materials für eine relativ kurze Zeitdauer auf Temperaturen oberhalb seiner Schmelzpunkttemperatur Tm (z.B. 610°C) erhöht, wenn das Phasenwechselmaterial in seinen „zurückgesetzten" Zustand programmiert wird, woraufhin eine schnelle Abkühlung des Materials erfolgt. Im Gegensatz hierzu wird im Falle einer Programmierung des Phasenwechselmaterials in seinen „gesetzten" Zustand die Temperatur des Materials während einer längeren Zeitdauer auf Temperaturen unterhalb seines Schmelzpunktes Tm und oberhalb seiner Kristallisierungstemperatur Tx (z.B. 450°C) erhöht, woraufhin eine langsamere Abkühlung erfolgt. Die schnelle und langsame Abkühlung der Programmieroperationen für das „Zurücksetzen" und „Setzen" werden nach dem Stand der Technik als schnelles bzw. langsames Abschrecken („quenching") bezeichnet. Der Temperaturbereich zwischen der Schmelztemperatur Tm und der Kristallisierungstemperatur Tx wird als das „Setz-Fenster" („set window") bezeichnet.As in 2 For a relatively short period of time, the temperature of the material is raised to temperatures above its melting point temperature Tm (eg, 610 ° C) when the phase change material is programmed to its "reset" state, followed by rapid cooling of the material in the case of programming the phase change material in its "set" state, the temperature of the material for a longer period of time increased to temperatures below its melting point Tm and above its crystallization temperature Tx (eg 450 ° C), whereupon a slower cooling takes place. The rapid and slow cooling of the "reset" and "set" programming operations are referred to in the art as "quenching." The temperature range between the melting temperature Tm and the crystallization temperature Tx is referred to as the "set Window ("set window").

3 ist ein Graph zur Darstellung der Widerstandseigenschaften (Strom in Abhängigkeit von der Spannung) eines Phasenwechselmaterials für seinen „gesetzten" und seinen „zurückgesetzten" Zustand. Insbesondere gibt Linie 46 die Widerstandseigenschaften des Phasenwechselmaterials in seinem „gesetzten" Zustand wieder, während Linie 45 die Widerstandseigenschaften in dem „zurückgesetzten" Zustand angibt. Gemäß der Darstellung unterscheiden sich die gesetzten und zurückgesetzten Widerstände unterhalb einer Schwellspannung (z.B. 1V) deutlich, gleichen sich jedoch oberhalb der Schwellspannung im Wesentlichen aneinander an. Um den erforderlichen Leseabstand während Leseoperationen zu erhalten, ist es erforderlich, die Spannung der Bitleitung BL auf einen Bereich unterhalb der Spannungsschwelle zu beschränken. Wie unten unter Bezugnahme auf 4 erläutert wird, kann zu diesem Zweck ein in die Bitleitung BL eingesetzter Klemmtransistor verwendet werden. 3 FIG. 12 is a graph illustrating resistance characteristics (current vs. voltage) of a phase change material for its "set" and "reset" states. FIG. In particular, there is line 46 the resistance characteristics of the phase change material in its "set" state again while line 45 As shown, the set and reset resistors differ significantly below a threshold voltage (eg, 1V), but substantially equalize each other above the threshold voltage It is necessary to limit the voltage of the bit line BL to a range below the voltage threshold 4 is explained, for this purpose, a clamping transistor used in the bit line BL can be used.

4 ist ein vereinfachtes Schaltdiagramm zum Erläutern von Schreib- und Leseoperationen der Phasenwechsel-Speicherzelle. Gemäß der Darstellung ist eine Bitleitung BL mit einem Schreibtreiber 24 und einem Leseschaltkreis 26 gekoppelt. Des Weiteren sind mit der Bitleitung BL eine Phasenwechsel-Speicherzelle 10, ein Vorladetransistor 20 und ein Auswahltransistor 22 verbunden. 4 Fig. 10 is a simplified circuit diagram for explaining write and read operations of the phase change memory cell. As shown, a bit line BL is a write driver 24 and a reading circuit 26 coupled. Furthermore, the bit line BL is a phase change memory cell 10 , a precharge transistor 20 and a selection transistor 22 connected.

Im vorliegenden Beispiel weist die Phasenwechsel-Speicherzelle 10 ein Phasenwechselelement und einen Transistor auf, die in Reihe zwischen der Bitleitung BL und einem Referenzpotential (z.B. Masse) eingeschleift sind, wobei der Transistor über sein Gate mit einer Wortleitung WL verbunden ist. Wie bereits erwähnt wurde, sind andere Ausgestaltungen der Phasenwechsel-Speicherzelle 10 möglich. Beispielsweise kann die Phasenwechsel-Speicherzelle 10 alternativ ein Phasenwechsel-Speicherelement und eine Diode aufweisen, die zwischen der Bitleitung BL und der Wortleitung WL eingeschleift sind.In the present example, the phase change memory cell 10 a phase change element and a transistor, which are connected in series between the bit line BL and a reference potential (eg ground), wherein the transistor is connected via its gate to a word line WL. As already mentioned, other configurations of the phase change memory cell 10 possible. For example, the phase change memory cell 10 alternatively comprise a phase change memory element and a diode, which are looped between the bit line BL and the word line WL.

Wie der Fachmann erkennt, dient der Vorladetransistor 20 (dessen Gate mit einem Vorladesteuersignal PREBL angesteuert wird) dazu, die Bitleitung BL während einer Lese- und/oder Schreiboperation vorzuladen, während der Auswahltransistor 22 (dessen Gate durch ein y-Adresssignal YSEL angesteuert wird) dazu verwendet wird, die Bitleitung BL zu aktivieren.As one skilled in the art will appreciate, the precharge transistor is used 20 (whose gate is driven by a precharge control signal PREBL) to precharge the bit line BL during a read and / or write operation while the select transistor 22 (whose gate is driven by a y-address signal YSEL) is used to activate the bit line BL.

Der Schreibtreiber 24 weist typischerweise einen Stromspiegel 28 auf, um entweder einen Reset- oder Rücksetz-Strom RESET oder einen Setz-Strom SET als Schreibstrom iwrite während einer Schreiboperation an die Bitleitung BL anzulegen. Der Reset-Strom RESET und der Setz-Strom SET wurden bereits zuvor unter Bezugnahme auf die 2 erörtert.The write driver 24 typically has a current mirror 28 to apply either a reset or reset current RESET or a set current SET as write current i write to the bit line BL during a write operation. The reset current RESET and the set current SET have been previously described with reference to FIGS 2 discussed.

Der Leseschaltkreis 26 ist während einer Leseoperation wirksam, um einen Lesestrom iread von einer Stromquelle READ an die Bitleitung BL anzulegen. Ein Klemmtransistor 30, dessen Gate durch ein Klemmsteuersignal VCLAMP angesteuert wird, beschränkt die Spannung der Bitleitung BL auf einen Bereich unterhalb der Spannungsschwelle, die oben unter Bezugnahme auf 3 diskutiert wurde. Ein Leseverstärker S/A vergleicht die Spannung der Bitleitung BL mit einer Referenzspannung VREF und gibt das Vergleichsergebnis als Ausgabedatum OUT aus.The reading circuit 26 is operative during a read operation to apply a read current i read from a current source READ to the bit line BL. A clamping transistor 30 , whose gate is driven by a clamp control signal V CLAMP , limits the voltage of the bit line BL to one Range below the voltage threshold, with reference to above 3 was discussed. A sense amplifier S / A compares the voltage of the bit line BL with a reference voltage V REF and outputs the comparison result as the output data OUT.

Wie auch bei anderen Arten von nichtflüchtigen Speicherelementen gibt es Bestrebungen, den Pegel der zum Betrieb von Phasenwechsel-Speicherelementen verwendeten Versorgungsspannungen zu reduzieren. Jedoch kann jede Reduzierung der Versorgungsspannungspegel einen negativen Einfluss auf die Leseempfindlichkeit im Zuge der bereits erläuterten Leseoperationen haben.As also in other types of nonvolatile memory elements It aspires to increase the level of operating phase change memory elements used to reduce supply voltages. However, each one can Reduction of supply voltage level has a negative impact on the reading sensitivity in the course of the already explained Have read operations.

Der Erfindung liegt die Aufgabe zugrunde, einen nichtflüchtigen Halbleiterspeicher, ein nichtflüchtiges Halbleiterspeicherelement, ein Verfahren zum Lesen einer Phasenwechsel-Speicherzelle und ein System zur Verfügung zu stellen, die einen Betrieb eines Phasenwechsel-Speicherelements mit reduzierter Versorgungsspannung ermöglichen, ohne dabei die Leseempfindlichkeit negativ zu beeinflussen.Of the Invention is based on the object, a non-volatile Semiconductor memory, a non-volatile Semiconductor memory element, a method for reading a phase change memory cell and a system available to provide the operation of a phase change memory element with reduced supply voltage, without sacrificing the reading sensitivity to influence negatively.

Die Aufgabe wird erfindungsgemäß gelöst durch einen nichtflüchtigen Halbleiterspeicher mit den Merkmalen des Patentanspruchs 1, ein nichtflüchtiges Halbleiterspeicherelement mit den Merkmalen des Patentanspruchs 24, ein Verfahren zum Lesen einer Phasenwechsel-Speicherzelle mit den Merkmalen des Patentanspruchs 27 und ein System mit den Merkmalen des Patentanspruchs 32.The The object is achieved by a non-volatile one Semiconductor memory having the features of claim 1, a nonvolatile Semiconductor memory element having the features of the claim 24, a method for reading a phase change memory cell having the features of Patent claim 27 and a system having the features of the claim 32nd

Vorteilhafte Ausgestaltungen der vorliegenden Erfindung sind Gegenstand von Unteransprüchen, deren Wortlaut hiermit durch Bezugnahme in die vorliegende Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.advantageous Embodiments of the present invention are the subject of subclaims, whose Wording hereby incorporated by reference into the present specification is added to unnecessary To avoid repeated text.

Weitere Eigenschaften und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden detaillierten Beschreibung von Ausführungsbeispielen anhand der Zeichnung. Es zeigt/zeigen:Further Features and advantages of the present invention will become apparent from the following detailed description of exemplary embodiments based on the drawing. It shows / shows:

1A und 1B schematische Ansichten einer Phasenwechsel-Speicherzelle in einem gesetzten Zustand beziehungsweise einem zurückgesetzten Zustand; 1A and 1B schematic views of a phase change memory cell in a set state or a reset state;

2 einen Graph zur Darstellung von Temperatureigenschaften während der Programmierung einer Phasenwechsel-Speicherzelle; 2 a graph showing temperature characteristics during the programming of a phase change memory cell;

3 einen Graph zur Darstellung von Widerstandseigenschaften einer Phasenwechsel-Speicherzelle; 3 a graph showing resistance characteristics of a phase change memory cell;

4 ein Schaltungsdiagramm von Schreib- und Leseschaltkreisen einer Phasenwechsel-Speicherzelle; 4 a circuit diagram of write and read circuits of a phase change memory cell;

5 ein Schaltungsdiagramm eines Phasenwechsel-Speicherzellenelements gemäß einer Ausgestaltung der vorliegenden Erfindung; 5 a circuit diagram of a phase change memory cell element according to an embodiment of the present invention;

6 ein Zeitablaufdiagramm zur Verwendung bei der Erläuterung des Betriebs des Phasenwechsel-Speicherzellenelements der 5; 6 a timing chart for use in explaining the operation of the phase change memory cell element of 5 ;

7 ein Schaltungsdiagramm eines Vorlade- und Vorspannschaltkreises einer Ausgestaltung der vorliegenden Erfindung; 7 a circuit diagram of a precharge and bias circuit of an embodiment of the present invention;

8 ein Schaltungsdiagramm einer Phasenwechsel-Speicherzelle, die in Ausgestaltungen der vorliegenden Erfindung verwendet werden kann; 8th a circuit diagram of a phase change memory cell which can be used in embodiments of the present invention;

9 ein Schaltungsdiagramm eines Leseverstärkers gemäß einer Ausgestaltung der vorliegenden Erfindung; 9 a circuit diagram of a sense amplifier according to an embodiment of the present invention;

10 ein Zeitablaufdiagramm zur Verwendung bei der Erläuterung des Betriebs des Leseverstärkers gemäß 9; und 10 a timing diagram for use in explaining the operation of the sense amplifier according to 9 ; and

11 ein Blockdiagramm eines Systems, das ein Phasenwechsel-Speicherzellenelement gemäß Ausgestaltungen der vorliegenden Erfindung aufweist. 11 a block diagram of a system having a phase change memory cell element according to embodiments of the present invention.

Die relativ kleinen Leseempfindlichkeiten oder Leseintervalle von herkömmlichen Phasenwechsel-Speicherzellenelementen werden in der nicht-vorläufigen US-Patentanmeldung Nr. 10/943,300 derselben Anmelderin diskutiert (die unter der US-Veröffentlichungsnummer 2005/0030814 A1 am 10. Februar 2005 veröffentlicht wurde und die hiermit durch Bezugnahme vollumfänglich mit in die vorliegende Beschreibung aufgenommen wird). Ausgestaltungen dieser Anmeldung, die auf eine Vergrößerung der Leseempfindlichkeiten von Phasenwechsel-Speicherzellenelementen abzielen, zeichnen sich zumindest teilweise dadurch aus, dass eine Spannung (z.B. eine Vorspannung) an einen Leseknoten der Leseschaltkreise angelegt wird, nachdem eine Vorladespannung an den Leseknoten angelegt wurde und während die Ladungsübertragung zum Leseknoten von einer Phasenwechsel-Speicherzelle erfolgt.The relatively small reading sensitivities or reading intervals of conventional ones Phase change memory cell elements are disclosed in the non-provisional US patent application No. 10 / 943,300 of the same Applicant (which is assigned under US Publ 2005/0030814 A1 was published on February 10, 2005 and hereby by reference in its entirety is included in the present description). refinements of this application, based on an increase in reading sensitivities aimed at phase change memory cell elements, at least stand out partly by applying a voltage (e.g., a bias voltage) is applied to a sense node of the sense circuits after a precharge voltage has been applied to the sense node and while the charge transfer to the read node from a phase change memory cell.

Die vorliegende Erfindung wird nun anhand von beispielhaften Ausgestaltungen beschrieben.The The present invention will now be described by way of example embodiments described.

Der Leseschaltkreis eines nichtflüchtigen Halbleiterspeicherelements gemäß einer beispielhaften Ausgestaltung der vorliegenden Erfindung wird nun unter Bezugnahme auf 5 beschrieben.The read circuit of a nonvolatile semiconductor memory device according to an exemplary embodiment of the present invention will now be described with reference to FIG 5 described.

Bezug nehmend auf 5 weist das nichtflüchtige Speicherelement 100 ein Phasenwechsel-Speicherzellenfeld 110 auf, das ein Feld aus Phasenwechsel-Speicherzellen 111 beinhaltet, die zwischen sich schneidenden Wortleitungen WL<0-n> und Bitleitungen BL<0-m> eingeschleift sind. In diesem Beispiel weist jede Phasenwechsel-Speicherzelle 111 ein Phasenwechsel-Widerstandselement und ein Diodenelement auf, die zwischen einer Wortleitung WL und einer Bitleitung BL eingeschleift sind. In 5 ist das Diodenelement jeder Phasenwechsel-Speicherzelle 111 als zwischen einem Phasenwechselelement und einer Wortleitung WL eingeschleift dargestellt. Jedoch kann die Abfolge dieser beiden Elemente auch umgekehrt sein. Somit kann stattdessen das Phasenwechselelement zwischen dem Diodenelement und einer Wortleitung WL jeder Phasenwechsel-Speicherzelle eingeschleift sein.Referring to 5 has the nonvolatile memory element 100 a phase change memory cell array 110 on that is a field of phase change memory cells 111 included between intersecting word lines WL <0-n> and bit lines BL <0-m> are looped. In this example, each phase change memory cell 111 a phase change resistance element and a diode element, which are connected between a word line WL and a bit line BL. In 5 is the diode element of each phase change memory cell 111 shown looped between a phase change element and a word line WL. However, the sequence of these two elements can also be reversed. Thus, instead, the phase change element between the diode element and a word line WL each phase change memory cell be looped.

Es sei angemerkt, dass das Phasenwechsel-Speicherzellenfeld 110 weitere Elemente aufweisen kann, die in 5 nicht dargestellt sind. Um nur ein Beispiel zu nennen, können Vorladeschaltkreise (Transistoren) vorhanden sein, um die Bitleitungen BL<0-m> während einer Schreiboperation vorzuladen.It should be noted that the phase change memory cell array 110 may have further elements that in 5 are not shown. To name just one example, precharge circuits (transistors) may be present to precharge the bitlines BL <0-m> during a write operation.

Das nichtflüchtige Speicherelement 100 weist weiterhin einen Adressdekoder 120 und einen Spaltenauswahlschaltkreis 130 auf. Der Adressdekoder 120 dekodiert Adresssignale ADDR, um die Wortleitungen WL<0-n> zu treiben und um Spaltenadresssignale y<i> auszugeben, wobei i von 0 bis m läuft. Die Spaltenadresssignale y<i> werden an zugehörige Gate-Elektroden von y-Gate-Transistoren Y<0-m> des Spaltenauswahlschaltkreises 130 angelegt. Jeder der Y-Gate-Transistoren Y<0-m> ist zwischen einer zugehörigen Bitleitungen BL<0-m> und einer Datenleitung DL eingeschleift. Dem Fachmann sind der Betrieb und die interne Konfiguration des Adressdekoders 120 und des Spaltenauswahlschaltkreises 130 wohl bekannt, so dass hier auf eine entsprechende detaillierte Beschreibung verzichtet werden kann.The non-volatile memory element 100 also has an address decoder 120 and a column selection circuit 130 on. The address decoder 120 decodes address signals ADDR to drive the word lines WL <0-n> and to output column address signals y <i>, where i is from 0 to m. The column address signals y <i> are applied to respective gate electrodes of y-gate transistors Y <0-m> of the column selection circuit 130 created. Each of the Y-gate transistors Y <0-m> is connected between an associated bit line BL <0-m> and a data line DL. Those skilled in the art will appreciate the operation and internal configuration of the address decoder 120 and the column selection circuit 130 well known, so that can be dispensed with a corresponding detailed description.

Bei fortgesetzter Bezugnahme auf 5 weist das nichtflüchtige Speicherelement weiterhin einen Klemmschaltkreis 140 auf, der zwischen den Y-Gate-Transistoren Y<0-m> und einem Leseknoten NSA mit der Datenleitung DL verbunden ist. Wie zuvor unter Bezugnahme auf die 3 und 4 beschrieben, dient der Klemmschaltkreis 140 zum Klemmen der Bitleitungsspannung bei oder unterhalb einer Schwellspannung, die zum Lesen der Phasenwechsel-Speicherzellen 111 geeignet ist. In dem vorliegenden Ausführungsbeispiel weist der Klemmschaltkreis 140 einen Klemmtransistor vom n-Typ Ncmp auf, der zwischen der Datenleitung DL und dem Leseknoten NSA eingeschleift ist und dessen Gate durch ein Klemmsteuersignal CLMP angesteuert wird.With continuing reference to 5 the nonvolatile memory element further has a clamping circuit 140 which is connected between the Y-gate transistors Y <0-m> and a sense node NSA to the data line DL. As previously with reference to the 3 and 4 described, the clamping circuit is used 140 for clamping the bit line voltage at or below a threshold voltage used to read the phase change memory cells 111 suitable is. In the present embodiment, the clamping circuit 140 an n-type clamp transistor Ncmp which is connected between the data line DL and the sense node NSA and whose gate is driven by a clamp control signal CLMP.

5 zeigt den Klemmschaltkreis 140 in Verbindung mit der Datenleitung DL zwischen den Y-Gate-Transistoren Y<0-m> und einem Leseknoten NSA. Es sei jedoch angemerkt, dass andere Implementierungen eines Klemmschaltkreises ebenfalls möglich sind. Beispielsweise kann eine Mehrzahl von Klemmschaltkreisen jeweils in die Bitleitungen BL<0-m> auf der anderen Seite des Spaltendecoders 130 eingeschleift sein. In diesem Fall wären die Y-Gate-Transistoren Y<0-m> zwischen den Klemmschaltkreisen und dem Leseknoten NSA eingeschleift. 5 shows the clamping circuit 140 in connection with the data line DL between the Y-gate transistors Y <0-m> and a sense node NSA. It should be noted, however, that other implementations of a clamping circuit are also possible. For example, a plurality of clamping circuits may each be in the bit lines BL <0-m> on the other side of the column decoder 130 be looped. In this case, the Y-gate transistors Y <0-m> would be connected between the clamping circuits and the sense node NSA.

Des Weiteren ist mit dem Leseknoten NSA ein Leseverstärker 170 verbunden. Der Leseverstärker kann durch eine verstärkte Spannung VSA (boosted voltage) (wird später erläutert) getrieben sein und reagiert auf Steuersignale nPSA und PMUX, um eine Spannung des Leseknotens NSA mit einer Referenzspannung Vref zu vergleichen. Das Vergleichs ergebnis wird durch den Leseverstärker als Ausgangssignal SAO ausgegeben. Ein beispielhafter Betrieb und eine beispielhafte Ausgestaltung des Leseverstärkers 170 werden später beschrieben.Furthermore, with the read node NSA a sense amplifier 170 connected. The sense amplifier may be driven by a boosted voltage (boosted voltage) (discussed later) and responsive to control signals nPSA and PMUX to compare a voltage of the sense node NSA with a reference voltage Vref. The comparison result is output by the sense amplifier as an output SAO. An exemplary operation and exemplary configuration of the sense amplifier 170 will be described later.

Das Ausgangssignal SAO des Leseverstärkers 170 wird an einen Ausgangspuffer 180 angelegt, der entsprechende Ausgangsdaten DATA ausgibt. Der Betrieb und die interne Schaltkonfiguration des Ausgangspuffers 180 sind dem Fachmann zu Genüge bekannt, so dass vorliegend auf eine detaillierte Beschreibung des Ausgangspuffers 180 verzichtet wird.The output signal SAO of the sense amplifier 170 is sent to an output buffer 180 created, the corresponding output data DATA outputs. The operation and internal switching configuration of the output buffer 180 are well known to those skilled in the art, so in the present case to a detailed description of the output buffer 180 is waived.

Das nichtflüchtige Speicherelement 100 in der Ausgestaltung gemäß 5 weist weiterhin einen Vorlade- und Vorspannschaltkreis 175 auf, der mit dem Leseknoten LSA verbunden ist. Wie weiter unten unter Bezugnahme auf 6 beschrieben, dient der Vorlade- und Vorspannschaltkreis 175 dazu, den Leseknoten NSA vor der Übertragung von Ladungen durch eine Phasenwechsel-Speicherzelle 111 zu dem Leseknoten NSA vorzuladen und den Leseknoten NSA vorzuspannen, wenn Ladungen zu dem Leseknoten NSA übertragen werden, um während eines Leseintervalls einer Leseoperation eine ausreichende Leseempfindlichkeit zu erhalten.The non-volatile memory element 100 in the embodiment according to 5 further includes a precharge and bias circuit 175 which is connected to the reading node LSA. As explained below with reference to 6 described, serves the precharge and bias circuit 175 to the sense node NSA prior to the transfer of charges through a phase change memory cell 111 to the read node NSA and to bias the sense node NSA when charges are transferred to the sense node NSA to obtain sufficient sense sensitivity during a read interval of a read operation.

In dem vorliegenden Beispiel weist der Vorlade- und Vorspannschaltkreis 175 einen Vorspannschaltkreis 150 und einen hiervon getrennten Vorladeschaltkreis 160 auf. Der Vorspannschaltkreis weist gemäß dem vorliegenden Beispiel einen Transistor vom p-Typ Pbias auf, der zwischen der verstärkten Spannung VSA und dem Leseknoten NSA eingeschleift ist und dessen Gate ein Vorspannsteuersignal BIAS empfängt. Der Vorladeschaltkreis 160 des vorliegenden Ausführungsbeispiels weist einen Transistor vom p-Typ Ppre auf, der zwischen der verstärkten Spannung VSA und dem Leseknoten NSA eingeschleift ist, und dessen Gate ein Vorladesteuersignal nPRE empfängt.In the present example, the precharge and bias circuit 175 a bias circuit 150 and a precharge circuit separate therefrom 160 on. The bias circuit according to the present example comprises a p-type transistor Pbias connected between the amplified voltage VSA and the sense node NSA and having a gate receiving a bias control signal BIAS. The precharge circuit 160 of the present embodiment has a Tran p-type transistor Ppre, which is connected between the amplified voltage VSA and the sense node NSA, and whose gate receives a precharge control signal nPRE.

Ein Spannungspegel der verstärkten Spannung VSA ist höher als eine interne Versorgungsspannung (typischerweise als Versorgungsspannung „VCC" bezeichnet) des nichtflüchtigen Halbleiterspeicherelements. Der Spannungspegel der verstärkten Spannung VSA kann optional demjenigen Spannungspegel entsprechen, der herkömmlicher Weise als eine verstärkte Spannung „VPP" bezeichnet wird.One Voltage level of the amplified Voltage VSA is higher as an internal supply voltage (typically referred to as supply voltage "VCC") of the nonvolatile A semiconductor memory device. The voltage level of the amplified voltage VSA may optionally correspond to the voltage level that is more conventional Way as a reinforced one Voltage "VPP" is called.

Vorliegend beträgt die interne Versorgungsspannung VCC vorzugsweise 1,2V oder weniger, vorzugsweise 1,0V oder weniger.present is the internal supply voltage VCC is preferably 1.2V or less, preferably 1.0V or less.

Wie in 5 dargestellt, wird die verstärkte Spannung VSA durch einen Verstärkungsspannungsgenerator 200 erzeugt. In dem vorliegenden Beispiel wird der Verstärkungsspannungsgenerator 200 durch ein Pumpaktivierungssignal EN_PUMP aktiviert und weist eine VSA-Ladungspumpe 210 und einen VSA-Spannungsdetektor 220 auf. Die VSA-Ladungspumpe 210 arbeitet in an sich bekannter Weise zum Umwandeln der internen Versorgungsspannung VCC in die verstärkte Spannung VSA unter Regelung durch den VSA-Spannungsdetektor 220.As in 5 The boosted voltage VSA is represented by a boost voltage generator 200 generated. In the present example, the boost voltage generator becomes 200 activated by a pump activation signal EN_PUMP and has a VSA charge pump 210 and a VSA voltage detector 220 on. The VSA charge pump 210 operates in a manner known per se for converting the internal supply voltage VCC into the amplified voltage VSA under the control of the VSA voltage detector 220 ,

Die oben genannten Steuersignale EN_PUMP, CLMP, BIAS, nPRE, nPSA und PMUX werden durch die in 5 gezeigte Steuereinheit 190 erzeugt. Insbesondere ist die Steuereinheit 190 dazu ausgebildet, vorbestimmte Steuersignale nach Maßgabe von von außen empfangener Befehle CMD zu erzeugen. Die interne Schaltungsanordnung der Steuereinheit 190 kann auf eine Reihe von Arten ausgebildet sein, wie der Fachmann unmittelbar einsieht. Somit kann aufgrund der gebotenen Kürze auf eine detaillierte Hardwarebeschreibung der Steuereinheit verzichtet werden.The above-mentioned control signals EN_PUMP, CLMP, BIAS, nPRE, nPSA and PMUX are defined by the in 5 shown control unit 190 generated. In particular, the control unit 190 configured to generate predetermined control signals in accordance with externally received commands CMD. The internal circuitry of the control unit 190 may be formed in a number of ways, as those skilled in the art will readily appreciate. Thus, due to the brief brevity, a detailed hardware description of the control unit can be dispensed with.

Ein Betriebsbeispiel des nichtflüchtigen Halbleiterspeicherelements der 5 wird nun unter Bezugnahme auf das Ablaufdiagramm in 6 be schrieben. Vorliegend wird exemplarisch das Lesen der Phasenwechsel-Speicherzelle 111 beschrieben, die zwischen der Wortleitung WL1 und der Bitleitung BLm in 5 eingeschleift ist. Es sei angenommen, dass die Schwellspannung der Diode des Phasenwechsel-Speicherelements etwa 1V beträgt.An operation example of the nonvolatile semiconductor memory element of FIG 5 will now be with reference to the flowchart in 6 be written. In the present case, the reading of the phase change memory cell is exemplary 111 described between the word line WL1 and the bit line BLm in 5 is looped. It is assumed that the threshold voltage of the diode of the phase change memory element is about 1V.

Unter gemeinsamer Bezugnahme auf die 5 und 6 ist die Spannung der Wortleitung WL1 während eines anfänglichen Standby-Intervalls T0 HIGH (beispielsweise auf dem Pegel der internen Versorgungsspannung VCC), und die Diode der Phasenwechsel-Speicherzelle 111 befindet sich daher effektiv in einem „Off"-Zustand. Zusätzlich ist während des Standby-Intervalls T0 das Spaltenadresssignal Ym LOW (beispielsweise auf Massepegel), die Klemmspannung CLMP beträgt Vcmp (beispielsweise etwa 1,5V), die Vorspannung BIAS beträgt Vbias und die Vorladespannung nPRE entspricht der verstärkten Spannung VSA. In diesem Zustand beträgt die Spannung der Bitleitung BLm 0V und die Spannung des Leseknotens NSA entspricht der verstärkten Spannung VSA.With common reference to the 5 and 6 For example, during an initial standby interval T0, the voltage of word line WL1 is HIGH (for example, at the level of internal supply voltage VCC) and the phase change memory cell diode 111 Therefore, during the standby interval T0, the column address signal Ym is LOW (for example, at ground level), the clamp voltage CLMP is Vcmp (for example, about 1.5V), the bias voltage BIAS is Vbias, and The precharge voltage nPRE corresponds to the boosted voltage VSA In this state, the voltage of the bit line BLm is 0V and the voltage of the sense node NSA is the boosted voltage VSA.

Während eines nachfolgenden Intervalls T1 wird die Bitleitung aktiviert, indem das Spaltenadresssignal Ym auf HIGH (z.B. VCC) gesetzt wird, und die Spannung der Bitleitung BL beginnt auf einen Pegel zu steigen, der etwa Vcmp abzüglich der Schwellspannung des Transistors Ncmp entspricht, d.h. auf etwa 1V. Des Weiteren wird der Vorladetransistor Ppre aktiviert, indem das Vorladesignal nPRE auf Massepegel getrieben wird.During one subsequent interval T1, the bit line is activated by the column address signal Ym is set to HIGH (e.g., VCC), and the voltage of the bit line BL starts rising to a level the about Vcmp minus the threshold voltage of the transistor Ncmp corresponds, i. at about 1V. Furthermore, the precharge transistor Ppre is activated by the precharge signal nPRE is driven to ground level.

Anschließend wird während eines Intervalls T2 die Wortleitung WL1 auf LOW getrieben, und der Vorladetransistor Ppre wird deaktiviert. In dem Fall, dass sich die Phasenwechsel-Speicherzelle 111 in einem SET(0)-Zustand befindet, fällt der Leseknoten NSA auf eine Spannung von etwa 1V (d.h. auf die Schwellspannung der Diode). Andererseits wird für den Fall, dass sich die Phasenwechsel-Zelle 111 in einem RESET(1)-Zustand befindet, der Leseknoten NSA im Wesentlichen auf einer Spannung gehalten, die der verstärkten Spannung VSA entspricht, die von dem Vorspanntransistor Pbias geliefert wird.Subsequently, during an interval T2, the word line WL1 is driven low, and the precharge transistor Ppre is turned off. In the case that the phase change memory cell 111 is in a SET (0) state, the sense node NSA drops to a voltage of about 1V (ie, the threshold voltage of the diode). On the other hand, in the event that the phase change cell 111 is in a RESET (1) state, the sense node NSA is maintained substantially at a voltage corresponding to the amplified voltage VSA provided by the bias transistor Pbias.

Wie aus 6 ersichtlich ist, entspricht die Leseempfindlichkeit des Phasenwechsel-Speicherelements in etwa der Differenz zwischen der verstärkten Spannung VSA und der Schwellspannung der Phasenwechsel-Speicherzelle 111, d.h. der Schwellspannung der Diode des Phasenwechsel-Speicherelements 111.How out 6 can be seen, the read sensitivity of the phase change memory element corresponds approximately to the difference between the amplified voltage VSA and the threshold voltage of the phase change memory cell 111 , ie the threshold voltage of the diode of the phase change memory element 111 ,

Im Gegensatz zu der vorliegenden Ausgestaltung sei nunmehr angenommen, dass der Vorlade- und Vorspannschaltkreis 175 durch die Versorgungsspannung VCC anstelle der verstärkten Spannung VSA getrieben wird. Ferner sei angenommen, dass VCC etwa 1,5V beträgt, wobei wiederum die Schwellspannung der Diode etwa 1V beträgt. In diesem Fall beträgt die Leseempfindlichkeit nur etwa 0,5V (d.h. 1,5V–1V). Wenn die Versorgungsspannung VCC auf 1,2V reduziert wird, sinkt die Leseempfindlichkeit deutlich auf 0,2V.In contrast to the present embodiment, it is now assumed that the precharge and bias circuit 175 is driven by the supply voltage VCC instead of the boosted voltage VSA. Further assume that VCC is about 1.5V, again with the threshold voltage of the diode being about 1V. In this case, the reading sensitivity is only about 0.5V (ie, 1.5V-1V). When the supply voltage VCC is reduced to 1.2V, the reading sensitivity drops significantly to 0.2V.

Im Gegensatz hierzu wird gemäß den Ausgestaltungen der vorliegenden Erfindung der Vorlade- und Vorspannschaltkreis 175 durch die verstärkte Spannung VSA getrieben. Vorzugsweise ist die verstärkte Spannung VSA gleich oder größer als die Summe der Versorgungsspannung VCC und der Schwellspannung der Diode. Es sei erneut angenommen, dass VCC etwa 1,5V und die Diodenschwellspannung etwa 1V beträgt. Wenn die verstärkte Spannung VSA bei etwa 2,5V liegt, ist die Leseempfindlichkeit spürbar auf 1,5V verbessert. Selbst wenn VCC auf 1,2V abgesenkt wird, kann eine Leseempfindlichkeit von 1,3V oder mehr realisiert werden.In contrast, according to the embodiments of the present invention, the precharge and bias circuit 175 driven by the amplified voltage VSA. Preferably, the amplified voltage VSA is equal to or greater than the sum of the supply voltage VCC and the threshold voltage of the diode. It is again assumed For example, VCC is about 1.5V and the diode threshold voltage is about 1V. When the amplified voltage VSA is about 2.5V, the reading sensitivity is noticeably improved to 1.5V. Even when VCC is lowered to 1.2V, a reading sensitivity of 1.3V or more can be realized.

Ein Beispiel des Leseverstärkers 170 gemäß einer Ausgestaltung der vorliegenden Erfindung wird nun unter Bezugnahme auf 9 beschrieben.An example of the sense amplifier 170 According to one embodiment of the present invention will now be with reference to 9 described.

Der Leseverstärker 170 gemäß 9 weist einen Leseteil 310, einen Zwischenspeicherteil 320 und einen Dummy-Zwischenspeicherteil 330 auf. Vorzugsweise wird zumindest der Leseteil 310 des Leseverstärkers 170 durch die verstärkte Spannung VSA getrieben.The sense amplifier 170 according to 9 has a reading part 310 , a cache section 320 and a dummy buffer part 330 on. Preferably, at least the reading part 310 of the sense amplifier 170 driven by the amplified voltage VSA.

Der Leseteil 310 weist einen Leseschaltkreis 311 und einen Entzerrerschaltkreis 312 auf. Der Leseteil 310 des vorliegenden Beispiels beinhaltet p-Typ-Transistoren P1 bis P3 und n-Typ-Transistoren N1 bis N5, die jeweils, wie in 5 gezeigt, zwischen der verstärkten Spannung VSA und Masse eingeschleift sind. Der Leseknoten NSA ist mit dem Gate des Transistors N1 verbunden, und die Lese-Schwellspannung Vref ist mit dem Gate des Transistors N2 verbunden. Zugleich ist der Entzerrerschaltkreis in der dargestellten Weise über die Leseschaltkreisknoten Na und Nb verbunden, und das Steuersignal nPSA liegt an den Gates der Transistoren P3, N3, N4 und N5 an.The reading part 310 has a reading circuit 311 and an equalizer circuit 312 on. The reading part 310 of the present example includes p-type transistors P1 to P3 and n-type transistors N1 to N5, each of which, as in 5 shown between the amplified voltage VSA and ground are looped. The sense node NSA is connected to the gate of the transistor N1, and the sense threshold voltage Vref is connected to the gate of the transistor N2. At the same time, the equalizing circuit is connected via the reading circuit nodes Na and Nb as shown, and the control signal nPSA is applied to the gates of the transistors P3, N3, N4 and N5.

Der Zwischenspeicherteil 320 des vorliegenden Beispiels weist einen Invertierschaltkreis 321 und einen Zwischenspeicherschaltkreis 322 auf. Wie in 9 gezeigt, ist der Invertierschaltkreis 321 mit dem Leseschaltkreisknoten Na des Leseteils 310 verbunden und weist p-Typ-Transistoren P6 und P7, n-Typ-Transistoren N6 und N7 und einen Invertierer IN1 auf. Der Zwischenspeicherschaltkreis 322 weist Invertierer IN2 bis IN4 auf. In dem vorliegenden Beispiel wird der Zwischenspeicherteil 320 durch die interne Versorgungsspannung VCC getrieben. Des Weiteren liegt in dem Invertierschaltkreis 321 das Steuersignal PMUX am Eingang des Invertierers IN1 und am Gate des Transistors N7 an.The cache part 320 of the present example has an inverter circuit 321 and a latch circuit 322 on. As in 9 shown is the inverter circuit 321 with the reading circuit node Na of the reading part 310 and includes p-type transistors P6 and P7, n-type transistors N6 and N7, and an inverter IN1. The latch circuit 322 has inverters IN2 to IN4. In the present example, the temporary storage part becomes 320 driven by the internal supply voltage VCC. Furthermore, lies in the inverter circuit 321 the control signal PMUX at the input of the inverter IN1 and at the gate of the transistor N7.

Der Dummy-Zwischenspeicherteil 330 des vorliegenden Ausführungsbeispiels wird durch VCC getrieben und weist einen n-Typ-Transistor N8 und einen p-Typ-Transistor P8 auf, deren Gates jeweils mit dem Leseschaltkreisknoten Nb verbunden sind. Wie der Fachmann erkennt, ist der Dummy-Zwischenspeicherteil 330 zum Zwecke einer Lastanpassung des Zwischenspeicherteils 320 über den Leseteil 310 vorgesehen.The dummy cache part 330 of the present embodiment is driven by VCC and includes an n-type transistor N8 and a p-type transistor P8 whose gates are respectively connected to the read circuit node Nb. As those skilled in the art will recognize, the dummy cache is part 330 for the purpose of load adaptation of the intermediate storage part 320 over the reading part 310 intended.

Der Betrieb des in 9 gezeigten Leseverstärkers 170 wird nun unter Bezugnahme auf das Zeitablaufdiagramm in 10 beschrieben.Operation of in 9 shown sense amplifier 170 will now be with reference to the timing diagram in 10 described.

Unter gemeinsamer Bezugnahme auf die 9 und 10 ist während eines Zeitintervalls T1 die Spannung des Steuersignals nPSA gleich der verstärkten Spannung VSA. Entsprechend ist der Leseschaltkreis 311 deaktiviert, und der Entzerrerschaltkreis 312 ist aktiviert, um die Leseschaltkreisknoten Na und Nb auf Massepotential (0V) zu bringen. Des Weiteren ist das Steuersignal PMUX low (0V), so dass der Invertierschaltkreis 321 deaktiviert ist. Das Ausgangssignal SAO des Zwischenspeicherschaltkreises 322 bleibt auf diese Weise unverändert.With common reference to the 9 and 10 During a time interval T1, the voltage of the control signal nPSA is equal to the amplified voltage VSA. The reading circuit is corresponding 311 disabled, and the equalizer circuit 312 is activated to bring the sense circuit nodes Na and Nb to ground potential (0V). Furthermore, the control signal PMUX is low (0V), so that the inverter circuit 321 is disabled. The output signal SAO of the latch circuit 322 remains unchanged in this way.

Anschließend verbleibt während eines Zeitintervalls T2(a) die Spannung des Leseknotens NSA entweder bei VSA oder fällt auf etwa 1V, was davon abhängt, ob die gelesene Speicherzelle sich in ihrem „zurückgesetzten" oder „gesetzten" Zustand befindet. Diese Art von Betrieb wurde bereits unter Bezugnahme auf 6 beschrieben.Thereafter, during a time interval T2 (a), the voltage of the sense node NSA either remains at VSA or drops to about 1V, depending on whether the memory cell being read is in its "reset" or "set" state. This type of operation has already been referred to 6 described.

Anschließend geht während eines Zeitintervalls T2(b) die Spannung des Steuersignals nPSA auf 0V, wodurch der Leseschaltkreis 311 aktiviert und der Entzerrerschaltkreis 312 deaktiviert wird. Der Leseschaltkreisknoten Na geht im Falle des „gesetzten" Zustands auf VSA, wobei die Spannung des Leseknotens NSA (etwa 1V) geringer ist als die Referenzspannung Vref, und der Leseschaltkreisknoten Na geht für den Fall des „zurückgesetzten" Zustands auf 0V, wobei die NSA-Spannung (VSA) größer ist als die Referenzspannung Vref.Subsequently, during a time interval T2 (b), the voltage of the control signal nPSA goes to 0V, whereby the read circuit 311 enabled and the equalizer circuit 312 is deactivated. The read circuit node Na goes to VSA in the case of the "set" state, where the voltage of the sense node NSA (about 1V) is less than the reference voltage Vref, and the sense circuit node Na goes to 0V in the case of the "reset" state, the NSA Voltage (VSA) is greater than the reference voltage Vref.

Anschließend wird während eines Intervalls T2(c) das Steuersignal PMUX auf VCC gebracht, wodurch der Invertierschaltkreis 321 aktiviert wird. Der Invertierschaltkreis 321 invertiert entweder die Spannung VSA (high) oder 0V (low) des internen Lesespannungsknotens Na und treibt den Zwischenspeicherschaltkreis 322 entsprechend, so dass die Ausgangsdaten SAO entweder gekippt werden oder erhalten bleiben.Subsequently, during an interval T2 (c), the control signal PMUX is brought to VCC, whereby the inversion circuit 321 is activated. The inverter circuit 321 either the voltage VSA (high) or 0V (low) of the internal read voltage node Na inverts and drives the latch circuit 322 Accordingly, so that the output data SAO are either tilted or preserved.

Schließlich kehrt während des Zeitintervalls T3 die Spannung des Signals nPSA auf den Wert der verstärkten Spannung VSA zurück, um den Leseschaltkreis 311 zu deaktivieren und den Entzerrerschaltkreis 312 zu aktivieren, und das Steuersignal PMUX kehrt nach low (0V) zurück, so dass der Invertierschaltkreis 321 deaktiviert wird.Finally, during the time interval T3, the voltage of the signal nPSA returns to the value of the amplified voltage VSA to the read circuit 311 to disable and the equalizer circuit 312 to activate, and the control signal PMUX returns to low (0V), so that the inverter circuit 321 is deactivated.

Der Vorlade- und Vorspannschaltkreis 175 in 5 ist gebildet aus getrennten Vorlade- und Vorspanntransistoren Ppre beziehungsweise Pbias. Allerdings ist die Erfindung nicht auf eine derartige Ausgestaltung beschränkt. Beispielsweise kann, wie in 7 dargestellt, ein einzelner Transistor 175a, der durch die verstärkte Spannung VSA getrieben wird, dazu verwendet werden, den Leseknoten NSA sowohl vorzuladen als auch vorzuspannen. In diesem Fall wird ein Steuersignal CNTL bereitgestellt, um die weiter oben in Verbindung mit 6 erläuterten Vorlade- und Vorspannfunktionen zu realisieren.The precharge and bias circuit 175 in 5 is formed of separate precharge and bias transistors Ppre and Pbias. However, the invention is not limited to such a configuration. For example, as in 7 shown, a single transistor 175a driven by the amplified voltage VSA, may be used to sense the sense node NSA probably to preload as synonymous. In this case, a control signal CNTL is provided, as described above 6 to realize explained preload and bias functions.

Des Weiteren ist die vorliegende Erfindung nicht auf solche Phasenwechsel-Speicherzellen beschränkt, die Zugriffsdioden aufweisen. Beispielsweise kann, wie in 7 gezeigt, jede Phasenwechsel-Speicherzelle stattdessen ein Phasenwechsel-Speicherelement GST aufweisen, das mit einem Zugangstransistor NT in Reihe geschaltet ist, dessen Gate mit einer Wortleitung WL verbunden ist. In diesem Fall ist eine Oxiddicke des MOS-Transistors oder der MOS-Transistoren des Vorlade- und Vorspannschaltkreises 175 (oder 175a) vorzugsweise größer als eine Oxiddicke des MOS-Transistors NT der Phasenwechsel-Speicherzelle. In gleicher Weise ist eine Schwellspannung des MOS-Transistors oder der MOS-Transistoren des Vorlade- und Vorspannschaltkreises 175 (oder 175a) vorzugsweise größer als eine Schwellspannung des MOS-Transistors NT der Phasenwechsel-Speicherzelle.Furthermore, the present invention is not limited to those phase change memory cells having access diodes. For example, as in 7 Instead, each phase change memory cell has a phase change memory element GST connected in series with an access transistor NT whose gate is connected to a word line WL. In this case, an oxide thickness of the MOS transistor or the MOS transistors of the precharge and bias circuit is 175 (or 175a ) is preferably larger than an oxide thickness of the MOS transistor NT of the phase change memory cell. Similarly, a threshold voltage of the MOS transistor or the MOS transistors of the precharge and bias circuit 175 (or 175a ) is preferably greater than a threshold voltage of the MOS transistor NT of the phase change memory cell.

Die Phasenwechsel-Speicherelemente der vorliegenden Erfindung können beispielsweise als nichtflüchtige Speicher in unterschiedlichen Typen von mikroprozessorgesteuerten Geräten eingesetzt werden. 11 ist ein vereinfachtes Blockdiagramm eines Systems, das ein Phasenwechsel-Speicherelement oder einen Phasenwechsel-Speicher 100 gemäß der vorliegenden Erfindung aufweist. Der Phasenwechsel-Speicher 100 kann als Zufallszugriffsspeicher des Systems oder als Massenspeicherelement des Systems fungieren oder kann beide Funktionen ausüben. Wie dargestellt, ist das Phasenwechsel-Speicherelement 100 über einen oder mehrere Datenbusse L3 mit einem Mikroprozessor 500 verbunden. Der Mikroprozessor 500 tauscht Daten über einen oder mehrere Datenbusse L2 mit einer I/O-Schnittstelle 600 aus, und die I/O-Schnittstelle 600 überträgt und empfängt Daten über Eingabe-/Ausgabe-Datenleitungen L1. Beispielsweise können die Eingabe-/Ausgabe-Datenleitungen L1 im Betrieb mit einem peripheren Computerbus, einer Hochgeschwindigkeits-Übertragungsleitung für digitale Kommunikation oder mit einem Antennensystem gekoppelt sein. Ein Energieversorgungssystem L4 liefert Betriebsenergie von einer Versorgungseinheit 400 an das Phasenwechsel-Speicherelement 100, den Mikroprozessor 500 und die I/O-Schnittstelle 600.The phase change memory elements of the present invention may be used, for example, as nonvolatile memories in various types of microprocessor controlled devices. 11 Figure 4 is a simplified block diagram of a system including a phase change memory element or a phase change memory 100 according to the present invention. The phase change memory 100 can act as a random access memory of the system or as a mass storage element of the system or can perform both functions. As shown, the phase change memory element is 100 via one or more data buses L3 with a microprocessor 500 connected. The microprocessor 500 exchanges data over one or more data buses L2 with an I / O interface 600 off, and the I / O interface 600 transmits and receives data via input / output data lines L1. For example, the input / output data lines L1 may be operatively coupled to a peripheral computer bus, a high speed digital communication transmission line, or an antenna system. A power supply system L4 supplies operating power from a supply unit 400 to the phase change memory element 100 , the microprocessor 500 and the I / O interface 600 ,

Das System gemäß 11 kann sowohl in tragbaren als auch in nicht tragbaren Geräten eingesetzt werden. Im Falle tragbarer Geräte weist die Versorgungseinheit 400 typischerweise eine oder mehrere Batterie zellen auf. Phasenwechsel-Speicherelemente, wie PRAM-Elemente, sind aufgrund ihrer nichtflüchtigen Speichereigenschaften für batteriebetriebene Anwendungen besonders geeignet. Beispiele für tragbare Geräte umfassen – ohne Beschränkung – Notebook-Computer, Digitalkameras, persönliche digitale Assistenten (PDAs) und mobile Kommunikationsvorrichtungen, wie Mobiltelefone, mobile E-Mail-Geräte und mobile Spielgeräte. Beispiele für nicht tragbare Geräte sind – ohne Beschränkung – Desktop-Computer, Netzwerk-Server und andere Rechengeräte, die typischerweise über feste kommerzielle oder häusliche Stromversorgungssysteme (wie Wechselstromsysteme) versorgt werden.The system according to 11 Can be used in both portable and non-portable devices. In the case of portable devices, the supply unit 400 typically one or more battery cells. Phase change memory elements, such as PRAM elements, are particularly suitable for battery powered applications because of their nonvolatile memory characteristics. Examples of portable devices include, without limitation, notebook computers, digital cameras, personal digital assistants (PDAs), and mobile communication devices, such as mobile phones, mobile e-mail devices, and mobile gaming devices. Examples of non-portable devices include, but are not limited to, desktop computers, network servers, and other computing devices that are typically powered by fixed commercial or residential power systems (such as AC systems).

Claims (37)

Nichtflüchtiger Halbleiterspeicher, aufweisend: – eine Phasenwechsel-Speicherzelle (111), die selektiv mit einem Leseknoten (NSA) verbunden ist; – einen Verstärkerschaltkreis (210), der eine verstärkte Spannung (VSA) erzeugt; – einen Vorlade- und Vorspannschaltkreis (175, 175a), der durch die verstärkte Spannung (VSA) getrieben wird, um den Leseknoten (NSA) vorzuladen und vorzuspannen; und – einen Leseverstärker (170), der eine Spannung des Leseknotens (NSA) liest.Non-volatile semiconductor memory, comprising: - a phase change memory cell ( 111 ) selectively connected to a sense node (NSA); An amplifier circuit ( 210 ), which generates a boosted voltage (VSA); A precharge and bias circuit ( 175 . 175a ) driven by the boosted voltage (VSA) to precharge and bias the sense node (NSA); and a sense amplifier ( 170 ) reading a tension of the reading node (NSA). Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass der Vorlade- und Vorspannschaltkreis (175, 175a) aufweist: – einen ersten Transistor (Ppre), der zwischen der verstärken Spannung (VSA) und dem Leseknoten (NSA) eingeschleift ist und der den Leseknoten (NSA) vorlädt, und – einen zweiten Transistor (Pbias), der zwischen der verstärkten Spannung (VSA) und dem Leseknoten (NSA) eingeschleift ist und der den Leseknoten (NSA) vorspannt.Nonvolatile semiconductor memory according to claim 1, characterized in that the precharging and biasing circuit ( 175 . 175a ) - a first transistor (Ppre) connected between the amplified voltage (VSA) and the sense node (NSA) and precharging the sense node (NSA), and - a second transistor (Pbias) connected between the amplified voltage (VSA) and the read node (NSA) and which biases the read node (NSA). Nichtflüchtiger Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, dass die ersten und zweiten Transistoren (Ppre, Pbias) MOS-Transistoren sind.nonvolatile Semiconductor memory according to claim 2, characterized in that the first and second transistors (Ppre, Pbias) MOS transistors are. Nichtflüchtiger Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass der Vorlade- und Vorspannschaltkreis (175a) einen Transistor aufweist, der den Leseknoten (NSA) sowohl vorlädt als auch vorspannt.Nonvolatile semiconductor memory according to claim 1, characterized in that the precharging and biasing circuit ( 175a ) has a transistor which both precharges and biases the sense node (NSA). Nichtflüchtiger Halbleiterspeicher nach Anspruch 4, dadurch gekennzeichnet, dass der Transistor ein MOS-Transistor ist.nonvolatile Semiconductor memory according to claim 4, characterized in that the transistor is a MOS transistor. Nichtflüchtiger Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Phasenwechsel-Speicherzelle (111) ein Phasenwechsel-Widerstandselement (GST) und einen MOS-Transistor (NT) aufweist, die in Reihe zwischen einer Bitleitung (BL) und einer Referenzspannung (Vref) eingeschleift sind, wobei ein Gate des MOS-Transistors (NT) mit einer Wortleitung (WL) verbunden ist und wobei die Bitleitung (BL) selektiv mit dem Leseknoten (NSA) verbunden ist.Nonvolatile semiconductor memory according to one of Claims 1 to 5, characterized in that the phase change memory cell ( 111 ) has a phase change resistance element (GST) and a MOS transistor (NT), which are connected in series between a bit line (BL) and a reference voltage (Vref), wherein a gate of the MOS transistor (NT) is connected to a word line (WL) and wherein the bit line (BL) is selectively connected to the sense node (NSA). Nichtflüchtiger Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, dass der MOS-Transistor (NT) zwischen der Referenzspannung (Vref) und dem Phasenwechsel-Element (GST) eingeschleift ist.nonvolatile Semiconductor memory according to claim 6, characterized in that the MOS transistor (NT) between the reference voltage (Vref) and the phase change element (GST) is looped. Nichtflüchtiger Halbleiterspeicher nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass das Phasenwechsel-Element (GST) zwischen der Referenzspannung (Vref) und dem MOS-Transistor (NT) eingeschleift ist.nonvolatile Semiconductor memory according to Claim 6 or 7, characterized that the phase change element (GST) between the reference voltage (Vref) and the MOS transistor (NT) is looped. Nichtflüchtiger Halbleiterspeicher nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass der Vorlade- und Vorspannschaltkreis (175, 175a) wenigstens einen MOS-Transistor aufweist, der zwischen der verstärkten Spannung (VSA) und dem Leseknoten (NSA) eingeschleift ist, und dass eine Oxiddicke des MOS-Transistors (NT) der Phasenwechsel-Speicherzelle (111) geringer ist als eine Oxiddicke des wenigstens einen MOS-Transistors des Vorlade- und Vorspannschaltkreises (175, 175a).Nonvolatile semiconductor memory according to one of claims 6 to 8, characterized in that the precharging and biasing circuit ( 175 . 175a ) has at least one MOS transistor, which is looped between the amplified voltage (VSA) and the sense node (NSA), and that an oxide thickness of the MOS transistor (NT) of the phase change memory cell ( 111 ) is less than an oxide thickness of the at least one MOS transistor of the precharging and biasing circuit ( 175 . 175a ). Nichtflüchtiger Halbleiterspeicher nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, dass der Vorlade- und Vorspannschaltkreis (175, 175a) wenigstens einen MOS-Transistor aufweist, der zwischen der verstärkten Spannung (VSA) und dem Leseknoten (NSA) eingeschleift ist, und dass eine Schwellspannung des MOS-Transistors (NT) der Phasenwechsel-Speicherzelle (111) geringer ist als eine Schwellspannung des wenigstens einen MOS-Transistors des Vorlade- und Vorspannschaltkreises (175, 175a).Nonvolatile semiconductor memory according to one of Claims 6 to 9, characterized in that the precharging and biasing circuit ( 175 . 175a ) has at least one MOS transistor, which is looped between the amplified voltage (VSA) and the sense node (NSA), and that a threshold voltage of the MOS transistor (NT) of the phase change memory cell ( 111 ) is less than a threshold voltage of the at least one MOS transistor of the precharging and biasing circuit ( 175 . 175a ). Nichtflüchtiger Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Phasenwechsel-Speicherzelle (111) ein Phasenwechsel-Widerstandselement (GST) und eine Diode aufweist, die in Reihe zwischen einer Bitleitung (BL<0-m>) und einer Wortleitung (WL<0-n>) eingeschleift sind, und dass die Bitleitung (BL<0-m>) selektiv mit dem Leseknoten (NSA) verbunden ist.Nonvolatile semiconductor memory according to one of Claims 1 to 5, characterized in that the phase change memory cell ( 111 ) has a phase change resistance element (GST) and a diode, which are connected in series between a bit line (BL <0-m>) and a word line (WL <0-n>), and that the bit line (BL <0- m>) is selectively connected to the read node (NSA). Nichtflüchtiger Halbleiterspeicher nach Anspruch 11, dadurch gekennzeichnet, dass die Diode zwischen der Wortleitung (WL<0-n>) und dem Phasenwechsel-Element eingeschleift ist.nonvolatile Semiconductor memory according to claim 11, characterized in that the diode between the word line (WL <0-n>) and the phase change element is looped. Nichtflüchtiger Halbleiterspeicher nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass das Phasenwechsel-Element zwischen der Wortleitung (WL<0-n>) und der Diode eingeschleift ist.nonvolatile Semiconductor memory according to Claim 11 or 12, characterized that the phase change element between the word line (WL <0-n>) and the diode looped is. Nichtflüchtiger Halbleiterspeicher nach einem der Ansprüche 11 bis 13, gekennzeichnet durch einen Klemmschaltkreis (140), der zwischen der Phasenwechsel-Speicherzelle (111) und dem Leseknoten (NSA) eingeschleift ist.Non-volatile semiconductor memory according to one of Claims 11 to 13, characterized by a clamping circuit ( 140 ) connected between the phase change memory cell ( 111 ) and the reading node (NSA) is looped. Nichtflüchtiger Halbleiterspeicher nach Anspruch 14, gekennzeichnet durch einen Auswahl-Schaltkreis (130), der die Phasenwechsel-Speicherzelle selektiv mit dem Klemmschaltkreis (140) verbindet.Non-volatile semiconductor memory according to claim 14, characterized by a selection circuit ( 130 ) which selectively connects the phase change memory cell to the clamping circuit ( 140 ) connects. Nichtflüchtiger Halbleiterspeicher nach Anspruch 15, dadurch gekennzeichnet, dass der Auswahlschaltkreis (130) zwischen dem Klemmschaltkreis (140) und der Phasenwechsel-Speicherzelle (111) eingeschleift ist.Non-volatile semiconductor memory according to claim 15, characterized in that the selection circuit ( 130 ) between the clamping circuit ( 140 ) and the phase change memory cell ( 111 ) is looped. Nichtflüchtiger Halbleiterspeicher nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass der Leseverstärker (170) aufweist: – eine Leseeinheit (310), die mit dem Leseknoten (NSA) verbunden ist, und – eine Zwischenspeichereinheit (320), die mit der Leseeinheit (310) verbunden ist.Non-volatile semiconductor memory according to one of Claims 1 to 16, characterized in that the sense amplifier ( 170 ): - a reading unit ( 310 ), which is connected to the reading node (NSA), and - a buffer unit ( 320 ) connected to the reading unit ( 310 ) connected is. Nichtflüchtiger Halbleiterspeicher nach Anspruch 17, dadurch gekennzeichnet, dass die Leseeinheit (310) einen Entzerrerschaltkreis (312) aufweist.Non-volatile semiconductor memory according to claim 17, characterized in that the reading unit ( 310 ) an equalizer circuit ( 312 ) having. Nichtflüchtiger Halbleiterspeicher nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass die Leseeinheit (310) durch die verstärkte Spannung (VSA) getrieben ist.Non-volatile semiconductor memory according to claim 17 or 18, characterized in that the reading unit ( 310 ) is driven by the amplified voltage (VSA). Nichtflüchtiger Halbleiterspeicher nach einem der Ansprüche 17 bis 19, dadurch gekennzeichnet, dass der Leseverstärker (170) weiterhin eine Dummy-Zwischenspeichereinheit (330) aufweist, die mit der Leseeinheit (310) verbunden ist.Non-volatile semiconductor memory according to one of Claims 17 to 19, characterized in that the sense amplifier ( 170 ) further comprises a dummy buffer unit ( 330 ) connected to the reading unit ( 310 ) connected is. Nichtflüchtiger Halbleiterspeicher nach einem der Ansprüche 1 bis 20, dadurch gekennzeichnet, dass ein Phasenwechselmaterial der Phasenwechsel-Speicherzelle (111) Ge und Sb aufweist.Nonvolatile semiconductor memory according to one of claims 1 to 20, characterized in that a phase change material of the phase change memory cell ( 111 ) Ge and Sb. Nichtflüchtiger Halbleiterspeicher nach Anspruch 21, dadurch gekennzeichnet, dass das Phasenwechselmaterial Te aufweist.nonvolatile Semiconductor memory according to claim 21, characterized in that having the phase change material Te. Nichtflüchtiger Halbleiterspeicher nach einem der Ansprüche 1 bis 22, gekennzeichnet durch einen Steuerschaltkreis (190), der in einem Lesemodus betreibbar ist, um a) den Vorspannschaltkreis (150) derart zu steuern, dass dieser den Leseknoten (NSA) während eines Leseintervalls vorspannt, b) den Vorladeschaltkreis (160) derart zu steuern, dass dieser den Leseknoten (NSA) während eines ersten Abschnitts des Leseintervalls vorlädt, und c) den Leseverstärker (170) derart zu steuern, dass dieser eine Spannung des Leseknotens (NSA) während eines zweiten Abschnitts des Leseintervalls liest.Non-volatile semiconductor memory according to one of Claims 1 to 22, characterized by a control circuit ( 190 ) which is operable in a read mode to a) the bias circuit ( 150 ) to bias the sense node (NSA) during a read interval, b) the precharge circuit (12), 160 ) such that it precharges the read node (NSA) during a first portion of the read interval, and c) the sense amplifier (12) 170 ) to control such that this reads a voltage of the read node (NSA) during a second portion of the read interval. Nichtflüchtiges Halbleiterspeicherelement (100), aufweisend: – ein Phasenwechsel-Speicherzellenfeld (110) mit einer Mehrzahl von Wortleitungen (WL<0-n>), einer Mehrzahl von Bitleitungen (BL<0-m>) und einer Mehrzahl von Phasenwechsel-Speicherzellen (111), wobei jede der Phasenwechsel-Speicherzellen (111) ein Phasenwechsel-Widerstandselement und eine Diode aufweist, die in Reihe zwischen einer Wortleitung (WL<0-n>) und einer Bitleitung (BL<0-m>) aus der Mehrzahl von Wortleitungen (WL<0-n>) und Bitleitungen (BL<0-m>) des Phasenwechsel-Speicherzellenfeldes (110) eingeschleift sind; – einen Leseknoten (NSA), der selektiv mit einer Bitleitung (BL<0-m>) des Phasenwechsel-Speicherzellenfeldes (110) verbunden ist; – einen Verstärkerschaltkreis (210), der eine verstärkte Spannung (VSA) erzeugt, die größer ist als eine interne Versorgungsspannung (VCC); – einen Vorlade- und Vorspannschaltkreis (175, 175a), der durch die verstärkte Spannung (VSA) getrieben ist, um den Leseknoten (NSA) vorzuladen und vorzuspannen; und – einen Leseverstärker (170), der mit dem Leseknoten (NSA) verbunden ist; – wobei die verstärke Spannung (VSA) gleich groß wie oder größer als eine Summe der internen Versorgungsspannung (VCC) und einer Schwellspannung der Diode einer jeweiligen Phasenwechsel-Speicherzelle (111) ist.Non-volatile semiconductor memory element ( 100 ), comprising: - a phase change memory cell array ( 110 ) having a plurality of word lines (WL <0-n>), a plurality of bit lines (BL <0-m>) and a plurality of phase change memory cells ( 111 ), each of the phase change memory cells ( 111 ) comprises a phase change resistance element and a diode connected in series between a word line (WL <0-n>) and a bit line (BL <0-m>) of the plurality of word lines (WL <0-n>) and bit lines (BL <0-m>) of the phase change memory cell array ( 110 ) are looped; A read node (NSA) which is selectively connected to a bit line (BL <0-m>) of the phase change memory cell array (US Pat. 110 ) connected is; An amplifier circuit ( 210 ) that generates a boosted voltage (VSA) that is greater than an internal supply voltage (VCC); A precharge and bias circuit ( 175 . 175a ) driven by the boosted voltage (VSA) to precharge and bias the sense node (NSA); and a sense amplifier ( 170 ) connected to the reading node (NSA); - wherein the amplified voltage (VSA) is equal to or greater than a sum of the internal supply voltage (VCC) and a threshold voltage of the diode of a respective phase change memory cell ( 111 ). Nichtflüchtiges Halbleiterspeicherelement (100) nach Anspruch 24, dadurch gekennzeichnet, dass die interne Versorgungsspannung (VCC) 1,2V oder weniger beträgt.Non-volatile semiconductor memory element ( 100 ) according to claim 24, characterized in that the internal supply voltage (VCC) is 1.2V or less. Nichtflüchtiges Halbleiterspeicherelement (100) nach Anspruch 24 oder 25, dadurch gekennzeichnet, dass die interne Versorgungsspannung (VCC) 1,0V oder weniger beträgt.Non-volatile semiconductor memory element ( 100 ) according to claim 24 or 25, characterized in that the internal supply voltage (VCC) is 1.0V or less. Verfahren zum Lesen einer Phasenwechsel-Speicherzelle (111), die selektiv mit einem Leseknoten (NSA) eines Phasenwechsel-Halbleiterspeicherelements (100) gekoppelt ist, das Verfahren mit den Schritten: – Erzeugen einer verstärkten Spannung (VSA), die eine interne Versorgungsspannung (VCC) des Phasenwechsel-Halbleiterspeicherelements (100) übersteigt, und – Verwenden der verstärkten Spannung (VSA) zum Vorspannen und Vorladen des Leseknotens (NSA) während einer Leseoperation der Phasenwechsel-Speicherzelle (111).Method for reading a phase change memory cell ( 111 ) selectively connected to a sense node (NSA) of a phase change semiconductor memory device ( 100 ), the method comprising the steps of: - generating a boosted voltage (VSA), which is an internal supply voltage (VCC) of the phase change semiconductor memory element ( 100 ), and - using the boosted voltage (VSA) to bias and precharge the sense node (NSA) during a read operation of the phase change memory cell (16). 111 ). Verfahren nach Anspruch 27, dadurch gekennzeichnet, dass die Phasenwechsel-Speicherzelle (111) eine Diode und ein Phasenwechsel-Element aufweist und dass die verstärkte Spannung (VSA) gleich groß wie oder größer als die interne Versorgungsspannung (VCC) zuzüglich einer Schwellspannung der Diode ist.A method according to claim 27, characterized in that the phase change memory cell ( 111 ) has a diode and a phase change element and that the amplified voltage (VSA) is equal to or greater than the internal supply voltage (VCC) plus a threshold voltage of the diode. Verfahren nach Anspruch 27 oder 28, dadurch gekennzeichnet, dass die interne Versorgungsspannung (VCC) gleich oder kleiner 1,2 V ist.Method according to claim 27 or 28, characterized that the internal supply voltage (VCC) is equal to or less than 1.2 V is. Verfahren nach einem der Ansprüche 27 bis 29, dadurch gekennzeichnet, dass die interne Versorgungsspannung (VCC) gleich oder kleiner 1,0 V ist.Method according to one of claims 27 to 29, characterized that the internal supply voltage (VCC) is equal to or less than 1.0 V is. Verfahren nach einem der Ansprüche 27 bis 30, gekennzeichnet durch die Schritte: – Verwenden eines Leseverstärkers (170) zum Lesen einer Spannung des Leseknotens (NSA) und – Verwenden der verstärkten Spannung (VSA) zum Treiben des Leseverstärkers (170).Method according to one of claims 27 to 30, characterized by the steps: - using a sense amplifier ( 170 ) for reading a voltage of the read node (NSA) and - using the amplified voltage (VSA) to drive the sense amplifier ( 170 ). System, aufweisend einen Mikroprozessor (500), der mit einem nichtflüchtigen Halbleiterspeicher (100) nach einem der Ansprüche 1 bis 23 verbunden ist.System comprising a microprocessor ( 500 ) connected to a non-volatile semiconductor memory ( 100 ) is connected according to one of claims 1 to 23. System nach Anspruch 32, gekennzeichnet durch – eine Eingabe-/Ausgabe-Schnittstelle (600), die mit dem Mikroprozessor (500) verbunden ist, und – eine Versorgungseinheit (400), die den Mikroprozessor (500), den nichtflüchtigen Halbleiterspeicher (100) und die Eingabe-/Ausgabe-Schnittstelle (600) mit Betriebsenergie versorgt.System according to claim 32, characterized by - an input / output interface ( 600 ) connected to the microprocessor ( 500 ), and - a supply unit ( 400 ), which is the microprocessor ( 500 ), the non-volatile semiconductor memory ( 100 ) and the input / output interface ( 600 ) supplied with operating energy. System nach Anspruch 32 oder 33, dadurch gekennzeichnet, dass das System in einer mobilen Kommunikationseinrichtung installiert ist.System according to claim 32 or 33, characterized that the system is installed in a mobile communication device is. System nach einem der Ansprüche 32 bis 34, dadurch gekennzeichnet, dass die Phasenwechsel-Speicherzelle (111) eine Diode und ein Phasenwechsel-Element aufweist und dass die verstärkte Spannung (VSA) gleich groß wie oder größer als eine interne Versorgungsspannung (VCC) des nichtflüchtigen Halbleiterspeichers (100) zuzüglich einer Schwellspannung der Diode ist.System according to one of claims 32 to 34, characterized in that the phase change memory cell ( 111 ) has a diode and a phase change element and that the amplified voltage (VSA) is equal to or greater than an internal supply voltage (VCC) of the nonvolatile semiconductor memory (VSA) 100 ) plus a threshold voltage of the diode. System nach Anspruch 35, dadurch gekennzeichnet, dass die interne Versorgungsspannung (VCC) gleich oder kleiner 1,2 V ist.System according to claim 35, characterized that the internal supply voltage (VCC) is equal to or less than 1.2 V is. System nach Anspruch 35 oder 36, dadurch gekennzeichnet, dass die interne Versorgungsspannung (VCC) gleich oder kleiner 1,0 V ist.System according to claim 35 or 36, characterized that the internal supply voltage (VCC) is equal to or less than 1.0 V is.
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