DE102005051492B4 - Nonvolatile memory device with charge trapping structure and manufacturing method - Google Patents

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Abstract

Nichtflüchtiges Speicherbauelement mit
– einem Halbleitersubstrat (310),
– einem Sourcebereich (391, 371) und einem Drainbereich (392, 372) in einem oberen Teil des Substrats (310) in voneinander beabstandeten Positionen,
– einer Ladungseinfangstruktur (320) auf dem Substrat (310) zwischen dem Sourcebereich (391, 371) und dem Drainbereich (392, 372) und
– einer Gateelektrode (350) auf der Ladungseinfangstruktur (320), wobei
– die Ladungseinfangstruktur (320) eine strukturierte Ladungseinfangschicht (330) mit einer lateralen Ausnehmung zwischen der Gateelektrode (350) und einem Teil des Sourcebereichs (391, 371) und/oder des Drainbereichs (392, 372) aufweist, durch die sie lateral gegenüber einer Seitenwand der Gateelektrode (350) zurückgesetzt ist.Non-volatile memory device with
A semiconductor substrate (310),
A source region (391, 371) and a drain region (392, 372) in an upper part of the substrate (310) in spaced-apart positions,
A charge trapping structure (320) on the substrate (310) between the source region (391, 371) and the drain region (392, 372) and
A gate electrode (350) on the charge trapping structure (320), wherein
The charge trapping structure (320) has a patterned charge trapping layer (330) with a lateral recess between the gate electrode (350) and a portion of the source region (391, 371) and / or drain region (392, 372) laterally opposite one another Side wall of the gate electrode (350) is reset.

Figure 00000001
Figure 00000001

Description

Die Erfindung bezieht sich auf ein nichtflüchtiges Speicherbauelement und ein zugehöriges Herstellungsverfahren.The This invention relates to a nonvolatile memory device and an associated one Production method.

Nichtflüchtige Speicherbauelemente sind in heutigen elektronischen Systemen populär, insbesondere in tragbaren elektronischen Systemen, die ihre Leistungsversorgung aus Batteriequellen beziehen. Derartige nichtflüchtige Speicherbauelemente behalten Information, selbst wenn die Leistungsversorgungsquelle des Systems deaktiviert ist, und erfordern daher zum Halten gespeicherter Daten keine leistungsverbrauchende Auffrischoperation.Non-volatile memory devices are popular in today's electronic systems, especially in portable ones electronic systems that supply their power from battery sources Respectively. Such non-volatile Memory devices retain information even when the power supply source the system is disabled, and therefore require to be stored Data no power consuming refresh operation.

Unter Bezugnahme auf 1 ist in einer herkömmlichen nichtflüchtigen Speicherzellenstruktur des SONGS-Typs eine Ladungseinfangstruktur 110 auf einem Siliciumsubstrat 102 ausgebildet, auf dem ein Drainbereich 104 und ein Sourcebereich 106 um einen vorgegebenen Abstand voneinander separiert sind. Die Ladungseinfangstruktur 110 weist eine Stapelstruktur auf, in der eine Tunnelschicht 112, die aus einer ersten Siliciumoxidschicht gebildet ist, eine Ladungseinfangschicht 114, die aus einer Siliciumnitridschicht gebildet ist, und eine Blockierschicht 116, die aus einer zweiten Siliciumoxidschicht gebildet ist, sequentiell auf einer Oberfläche des Siliciumsubstrats 102 gestapelt sind. Eine Steuergateelektrode 120, die aus einer Polysiliciumschicht gebildet ist, ist auf der Ladungseinfangstruktur 110 ausgebildet.With reference to 1 is a charge trapping structure in a conventional nonvolatile memory cell structure of the SONGS type 110 on a silicon substrate 102 formed on which a drain area 104 and a source area 106 separated by a predetermined distance from each other. The charge trapping structure 110 has a stacked structure in which a tunnel layer 112 formed of a first silicon oxide layer, a charge trapping layer 114 formed of a silicon nitride layer and a blocking layer 116 formed of a second silicon oxide layer sequentially on a surface of the silicon substrate 102 are stacked. A control gate electrode 120 formed of a polysilicon layer is on the charge trapping structure 110 educated.

Um einen Programmier- oder Schreibvorgang durchzuführen, wird eine positive Vorspannung an die Gateelektrode 120 und den Sourcebereich 106 angelegt, und der Drainbereich 104 wird geerdet. Die Spannung, die an die Gateelektrode 120 und den Sourcebereich 106 angelegt wird, induziert ein vertikales elektrisches Feld und ein horizontales elektrisches Feld entlang des Kanalbereichs in einer Richtung von dem Drainbereich 104 zu dem Sourcebereich 106. Aufgrund der elektrischen Felder werden Elektroden von dem Drainbereich weg und zu dem Sourcebereich 106 hin beschleunigt. Die Elektronen nehmen Energie auf, wenn sie sich entlang des Kanalbereichs bewegen, und einige Elektronen gelangen in einen heißen Zustand, wodurch sie ausreichend Energie aufnehmen können, um in die Ladungseinfangschicht 114 zu gelangen, wobei sie die Potentialbarriere der Tunnelschicht 112 überspringen. Dies geschieht nahe des Drainbereichs 106 am häufigsten, da die Elektronen in jenem Bereich das höchste Maß an Energie aufnehmen können. Nachdem die Elektronen in dem heißen Zustand in die Ladungseinfangschicht 114 gelangt sind, werden die Elektronen in dem heißen Zustand in der Ladungseinfangschicht 114 eingefangen und werden darin gespeichert, und somit nimmt die Schwellenspannung der Speicherzelle zu.To perform a programming or writing operation, a positive bias voltage is applied to the gate electrode 120 and the source area 106 created, and the drainage area 104 is grounded. The voltage applied to the gate electrode 120 and the source area 106 is applied, induces a vertical electric field and a horizontal electric field along the channel region in a direction from the drain region 104 to the source area 106 , Due to the electric fields, electrodes are removed from the drain region and to the source region 106 accelerated. The electrons absorb energy as they move along the channel region, and some electrons enter a hot state, allowing them to absorb enough energy to enter the charge trapping layer 114 to reach the potential barrier of the tunnel layer 112 skip. This happens near the drain area 106 Most often, because the electrons in that area can absorb the highest amount of energy. After the electrons in the hot state in the charge trapping layer 114 The electrons are in the hot state in the charge trapping layer 114 are captured and stored therein, and thus the threshold voltage of the memory cell increases.

Um einen Löschvorgang durchzuführen, ist eine andere Spannung als die beim Programmieren oder Lesen der Speicherzelle verwendete Spannung erforderlich. Zum Beispiel wird eine positive Vorspannung an den Sourcebereich 106 angelegt, und eine negative Vorspannung wird an die Gateelektrode 120 angelegt. Der Drainbereich 104 ist in einem floatenden Zustand. In diesem Zustand bewegen sich die Elektronen, die in der Ladungseinfangschicht 114 gespeichert sind, zu dem Sourcebereich 106 hin, und Löcher innerhalb des Sourcebereichs 106 wandern zu der Ladungseinfangschicht 114. Die in der Ladungseinfangschicht 114 gespeicherten Elektronen werden entfernt oder durch die Löcher neutralisiert, und somit sind die Daten in der Speicherzelle gelöscht.To perform an erase operation, a voltage other than the voltage used in programming or reading the memory cell is required. For example, a positive bias will be applied to the source region 106 applied, and a negative bias is applied to the gate electrode 120 created. The drainage area 104 is in a floating state. In this state, the electrons moving in the charge trapping layer move 114 stored to the source area 106 and holes within the source area 106 migrate to the charge trapping layer 114 , The in the charge trapping layer 114 stored electrons are removed or neutralized by the holes, and thus the data in the memory cell is erased.

In einem herkömmlichen SONGS-Speicherbauelement kann eine bestimmte Menge an Elektronen, die zuvor in dem überlappenden Bereich einer Gateelektrode und eines Sourcebereichs oder jenem einer Gateelektrode und eines Drainbereichs eingefangen waren, nach dem Löschvorgang weiterhin in der Ladungseinfangschicht verbleiben.In a conventional one SONGS memory device can store a certain amount of electrons, the previously in the overlapping Area of a gate electrode and a source region or that one Gate electrode and a drain region were trapped after deletion continue to remain in the charge trapping layer.

Die Potentialbarriere zwischen einem Kanalbereich und einem Source-/Drainbereich kann aufgrund der nach dem Löschvorgang verbliebenen Elektronen zunehmen. Wenn die Potentialbarriere zunimmt, nimmt die Sub-Schwellenspannungssteigung des nichtflüchtigen Speicherbauelements ab. Dieses Phänomen ist in dem Zeitschriftenaufsatz von Eli Lusky et al. "Characterization of Channel Hot Electron Injection by the Subthreshold Slope of NROMTM Device", IEEE Electron Device Letters, Bd. 22, Nr. 11, November 2001 beschrieben.The potential barrier between a channel region and a source / drain region may increase due to the electrons remaining after the erase process. As the potential barrier increases, the sub-threshold voltage slope of the nonvolatile memory device decreases. This phenomenon is described in the journal article by Eli Lusky et al. "Characterization of Channel Hot Electron Injection by the Subthreshold Slope of NROM ™ Device", IEEE Electron Device Letters, Vol. 22, No. 11, November 2001.

Wenn dies auftritt, werden Bauelementcharakteristika verschlechtert, da der Unterschied der Schwellenspannung zwischen dem programmierten Zustand und dem gelöschten Zustand des Bauelements abnimmt.If this occurs, device characteristics are degraded, because the difference of the threshold voltage between the programmed state and the deleted one State of the component decreases.

In der Offenlegungsschrift US 2004-0021172 A1 ist ein nichtflüchtiges Speicherbauelement mit einer Dualbit-Speicherzellenstruktur offenbart, bei der auf einer Substratoberfläche über einem Kanalbereich zwischen einem Sourcebereich und einem Drainbereich des Substrats ein Multilevel-Ladungseinfangdielektrikum vorgesehen ist, auf dem ein Steuergate angeordnet ist und das einen mehrlagigen Aufbau aus einer substratzugewandten Tunnelschicht, einer steuergatezugewandten dielektrischen Schicht und einer zwischenliegenden, zweiteiligen Ladungseinfangschicht aus einem Sourceladungseinfangbereich und einem Drainladungseinfangbereich beinhaltet, wobei die beiden Einfangbereiche lateral durch eine zwischenliegende Isolationsbarriere voneinander getrennt sind und sich als laterale Vorsprünge einer Seitenwandabstandhalterstruktur in lateralen Ausnehmungen der Isolationsbarriere befinden.In the published patent application US 2004-0021172 A1 discloses a nonvolatile memory device having a dual-bit memory cell structure in which a multilevel charge trapping dielectric is provided on a substrate surface over a channel region between a source region and a drain region of the substrate, on which a control gate is arranged and which comprises a multilayer structure of a substrate-facing tunnel layer, a gate gate facing dielectric layer and an intermediate two part charge trapping layer comprising a source charge trapping region and a drain charge trapping region, the two trapping regions being laterally separated by an intermediate isolation barrier and being lateral projections of a sidewall spacer structure are located in lateral recesses of the isolation barrier.

In der Offenlegungsschrift US 2003 0198086 A1 ist ein nichtflüchtiges Speicherbauelement mit einer Speicherzellenstruktur offenbart, bei der auf einem Substrat über einem Kanalbereich zwischen einem Sourcebereich und einem Drainbereich ein Steuergate unter Zwischenfügung einer Gateisolationsschicht und ein- oder beidseitig neben dem Steuergate ein jeweiliges Speichergate vorgesehen sind, wobei dem jeweiligen Speichergate eine im Querschnitt L-förmige Ladungseinfangstruktur zur lateralen Trennung vom Steuergate und vertikalen Trennung von der Substratoberfläche zugeordnet ist. Die Ladungseinfangstruktur schließt seitlich und oberseitig bündig mit dem zugehörigen Speichergate ab und beinhaltet z.B. eine zwischen zwei Isolationsschichten zwischengefügte Ladungseinfangschicht. Ein ähnlicher Speichertransistoraufbau eines nichtflüchtigen Speicherbauelements mit einem Steuergate, an das beidseits je ein Speichergate in einer Seitenwandabstandshalterform mit im Querschnitt L-förmig zwischengefügter und seitlich nach außen bündig mit dem jeweiligen Speichergate abschließender Ladungseinfangstruktur anschließt, ist in der Patentschrift US 6 756 271 B1 offenbart.In the published patent application US 2003 0198086 A1 a non-volatile memory device is disclosed having a memory cell structure, wherein a control gate with a gate insulating layer and a one or both sides next to the control gate a respective memory gate are provided on a substrate over a channel region between a source region and a drain region, wherein the respective memory gate one in cross-section L-shaped charge trapping structure is associated for lateral separation from the control gate and vertical separation from the substrate surface. The charge trapping structure terminates flush with the associated memory gate at the side and at the top and includes, for example, a charge trapping layer interposed between two layers of insulation. A similar memory transistor structure of a non-volatile memory device with a control gate, which connects on both sides each a memory gate in a Seitenwandabstandshalterform with cross-sectionally L-shaped and laterally outwardly flush with the respective memory gate final charge trapping structure is in the patent US Pat. No. 6,756,271 B1 disclosed.

Der Erfindung liegt als technisches Problem die Bereitstellung eines nichtflüchtigen Speicherbauelements der eingangs genannten Art sowie eines zugehörigen Herstellungsverfahrens zugrunde, mit denen sich die oben erwähnten Schwierigkeiten des Standes der Technik reduzieren oder eliminieren lassen.Of the Invention is the technical problem of providing a nonvolatile Memory device of the type mentioned and an associated manufacturing method underlying with which the above-mentioned difficulties of the state reduce or eliminate the technology.

Die Erfindung löst dieses Problem durch die Bereitstellung eines nichtflüchtigen Speicherbauelements mit den Merkmalen des Anspruchs 1 und eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 22 oder 37.The Invention solves this problem by providing a non-volatile Memory device having the features of claim 1 and a Manufacturing method with the features of claim 22 or 37.

Erfindungsgemäß ist eine Ausnehmung bzw. Vertiefung der Ladungseinfangschicht vorgesehen, z.B. dadurch, dass sie an einer oder zwei gegenüberliegenden Seitenkanten mit einer Ausnehmung, d.h. zurückgesetzt gegenüber darunter und/oder darüber liegenden Schichten, ausgebildet ist. Auf diese Weise können die Schwellenspannung des Bauelements während eines Programmiervorgangs und diejenige während eines Löschvorgangs auf einem geeigneten Pegel gehalten werden. Dementsprechend lassen sich diesbezüglich gute Bauelementeigenschaften erzielen.According to the invention is a Recess of the charge trapping layer, e.g. in that they are at one or two opposite side edges with a recess, i. reset across from below and / or above Layers, is formed. In this way, the threshold voltage of the device during of a programming operation and that during an erase operation be kept at an appropriate level. Accordingly, can be in this regard achieve good component properties.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.advantageous Further developments of the invention are specified in the subclaims.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen sowie das zu deren besserem Verständnis oben erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Hierbei zeigen:Advantageous, Embodiments described below and the conventional one explained above for better understanding thereof embodiment are shown in the drawings. Hereby show:

1 eine Querschnittdarstellung eines herkömmlichen nichtflüchtigen Speicherbauelements mit einer Ladungseinfangstruktur vom SONGS-Typ, 1 12 is a cross-sectional view of a conventional nonvolatile memory device having a SONGS type charge trapping structure;

2 eine Querschnittdarstellung eines nichtflüchtigen Speicherbauelements mit einer Ladungseinfangstruktur vom SONOS-Typ gemäß der Erfindung, bei der die Ladungseinfangschicht zurückgesetzt ist, 2 12 is a cross-sectional view of a nonvolatile memory device having a SONOS-type charge trapping structure in accordance with the invention in which the charge trapping layer is reset;

3A eine Querschnittdarstellung eines nichtflüchtigen Speicherbauelements mit einer Ladungseinfangstruktur vom SONOS-Typ gemäß der Erfindung, bei der die Ladungseinfangschicht zurückgesetzt ist und die einem Programmiervorgang unterliegt, 3A 12 is a cross-sectional view of a non-volatile memory device having a SONOS-type charge trapping structure according to the invention, in which the charge trapping layer is reset and undergoes a programming operation.

3B eine Darstellung der Orientierung von elektrischen Feldern während des Programmiervorgangs für das Bauelement von 3A, 3B a representation of the orientation of electric fields during the programming process for the device of 3A .

4A eine Querschnittdarstellung eines nichtflüchtigen Speicherbauelements mit einer Ladungseinfangstruktur vom SONOS-Typ gemäß der Erfindung, bei der die Ladungseinfangschicht zurückgesetzt ist und die einem Löschvorgang unterliegt, 4A 12 is a cross-sectional view of a nonvolatile memory device having a SONOS-type charge trapping structure according to the invention, in which the charge trapping layer is reset and undergoes erasure;

4B eine Darstellung der Orientierung von elektrischen Feldern während des Löschvorgangs für das Bauelement von 4A, 4B a representation of the orientation of electric fields during the erase process for the device of 4A .

5A bis 5F Querschnittdarstellungen zur Veranschaulichung aufeinanderfolgender Schritte eines ersten Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements mit einer Ladungseinfangstruktur vom SONGS-Typ gemäß der Erfindung, bei der die Ladungseinfangschicht sowohl auf der Source- als auch der Drainseite der Gateelektrode zurückgesetzt ist, 5A to 5F 12 are cross-sectional views illustrating successive steps of a first method of fabricating a nonvolatile memory device having a SONGS-type charge-trapping structure according to the invention, in which the charge trapping layer is reset on both the source and drain sides of the gate electrode;

6A und 6B Querschnittdarstellungen zur Veranschaulichung aufeinanderfolgender Schritte eines zweiten Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements mit einer Ladungseinfangstruktur vom SONGS-Typ, bei der die Ladungseinfangschicht nur auf einer der beiden Source- und Drainseiten der Gateelektrode zurückgesetzt ist, 6A and 6B 12 are cross-sectional illustrations illustrating sequential steps of a second method of fabricating a nonvolatile memory device having a SONGS-type charge trapping structure in which the charge trapping layer is reset on only one of the source and drain sides of the gate electrode;

7A bis 7G Querschnittdarstellungen zur Veranschaulichung aufeinanderfolgender Schritte eines dritten Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements gemäß der Erfindung mit einer Ladungseinfangstruktur in der Form eines Quantenpunktfeldes, bei der die Ladungseinfangschicht sowohl auf der Source- als auch der Drainseite der Gateelektrode zurückgesetzt ist, 7A to 7G Cross-sectional views illustrating successive steps of a third method of fabricating a nonvolatile memory device according to the invention having a charge trapping structure in the form of a quantum dot field in which the charge trapping layer is grown on both the source and source traps also the drain side of the gate electrode is reset,

8A und 8B Querschnittansichten zur Veranschaulichung aufeinanderfolgender Schritte eines vierten Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements gemäß der Erfindung mit einer Ladungseinfangstruktur in der Form eines Quantenpunktfeldes, bei der die Ladungseinfangschicht nur auf einer der beiden Source- und Drainseiten der Gateelektrode zurückgesetzt ist, 8A and 8B 3 are cross-sectional views illustrating successive steps of a fourth method of fabricating a nonvolatile memory device according to the invention having a charge trapping structure in the form of a quantum dot field in which the charge trapping layer is reset on only one of the source and drain sides of the gate electrode;

9A bis 9D Querschnittdarstellungen zur Veranschaulichung aufeinanderfolgender Schritte eines fünften Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements gemäß der Erfindung mit einer lokalisierten Ladungseinfangstruktur des SONGS-Typs, bei der die Ladungseinfangschicht nur auf einer der beiden Source- und der Drainseiten der Gateelektrode zurückgesetzt ist, 9A to 9D Cross-sectional views illustrating successive steps of a fifth method of fabricating a nonvolatile memory device according to the invention having a SONGS type localized charge trapping structure in which the charge trapping layer is reset on only one of the source and drain sides of the gate electrode;

10A bis 10D Querschnittdarstellungen zur Veranschaulichung aufeinanderfolgender Schritte eines sechsten Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements gemäß der Erfindung mit einer lokalisierten Ladungseinfangstruktur in der Form eines Quantenpunktfeldes, bei der die Ladungseinfangschicht nur auf einer der beiden Source- und der Drainseiten zurückgesetzt ist, 10A to 10D Cross-sectional views illustrating sequential steps of a sixth method of fabricating a nonvolatile memory device according to the invention having a localized charge trapping structure in the form of a quantum dot field with the charge trapping layer reset on only one of the source and drain sides;

11A bis 11F Querschnittdarstellungen zur Veranschaulichung aufeinanderfolgender Schritte eines siebten Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements vom Halo-Typ gemäß der Erfindung mit einer Ladungseinfangstruktur vom SONGS-Typ, bei der die Ladungseinfangschicht sowohl auf der Source- als auch der Drainseite zurückgesetzt ist, und 11A to 11F 12 are cross-sectional views illustrating successive steps of a seventh method of fabricating a halo-type nonvolatile memory device according to the invention having a SONGS type charge trapping structure in which the charge trapping layer is restored on both the source and drain sides, and FIG

12A bis 12F Querschnittansichten zur Veranschaulichung aufeinanderfolgender Schritte eines achten Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements vom Halo-Typ gemäß der Erfindung mit einer Ladungseinfangstruktur in der Form eines Quantenpunktfeldes, bei der die Ladungseinfangschicht sowohl auf der Source- als auch der Drainseite zurückgesetzt ist. 12A to 12F 3 are cross-sectional views illustrating sequential steps of an eighth method of fabricating a halo-type nonvolatile memory device according to the invention having a charge trapping structure in the form of a quantum dot field in which the charge trapping layer is recessed on both the source and drain sides.

Die Erfindung wird nunmehr im Folgenden unter Bezugnahme auf die begleitenden Zeichnungen vollständiger beschrieben, in denen bevorzugte Ausführungsformen der Erfindung gezeigt sind. Dabei sind die relativen Dicken von Schichten zwecks Klarheit zum Teil übertrieben dargestellt. Wenn eine Schicht als auf einer anderen Schicht oder auf einem Substrat ausgebildet beschrieben ist, bedeutet dies außerdem, dass die Schicht direkt auf der anderen Schicht oder auf dem Substrat ausgebildet sein kann oder eine dritte Schicht oder zusätzliche Schichten zwischen der Schicht und der anderen Schicht oder dem Substrat eingefügt sein können. Gleiche Bezugszeichen beziehen sich in der gesamten Beschreibung auf gleichartige Elemente.The Invention will now be described below with reference to the accompanying Drawings more complete described in which preferred embodiments of the invention are shown. The relative thicknesses of layers are for clarity partly exaggerated shown. If one layer than on another layer or described on a substrate, this also means that the layer is directly on the other layer or on the substrate may be formed or a third layer or additional Layers between the layer and the other layer or the Substrate inserted could be. Like reference numerals refer to the entire description on similar elements.

2 zeigt ein nichtflüchtiges Speicherbauelement mit einer Ladungseinfangstruktur vom SONGS-Typ gemäß der Erfindung, die eine zurückgesetzte Ladungseinfangschicht aufweist. Das Bauelement beinhaltet ein Substrat 310, zum Beispiel ein Halbleitersubstrat. Ein Sourcebereich und ein Drainbereich sind in dem Substrat 310 auf entgegengesetzten Seiten eines Kanalbereichs 381 des Bauelements vorgesehen. Der Sourcebereich beinhaltet einen hoch dotierten Sourcebereich 391 und einen schwach dotierten Sourcebereich 371. Der Drainbereich beinhaltet einen hoch dotierten Drainbereich 392 und einen schwach dotierten Drainbereich 372. Eine Ladungseinfangstruktur 320 befindet sich zwischen dem Source- und dem Drainbereich des Bauelements auf dem Substrat 310. Die Ladungseinfangstruktur 320 beinhaltet eine Tunnelschicht 325, die aus einer dielektrischen Schicht gebildet ist, eine Ladungseinfangschicht 330 auf der Tunnelschicht 325 und eine Blockierschicht 335, die aus einer dielektrischen Schicht gebildet ist, auf der Ladungseinfangschicht 330. In einer exemplarischen Ausführungsform beinhaltet die Ladungseinfangschicht 330 eine Oxid-Nitrid-Oxid(ONO)-Schicht. In einer weiteren exemplarischen Ausführungsform beinhaltet die Ladungseinfangschicht 330 eine Quantenpunktstruktur. Eine Gateelektrode 350 befindet sich auf der Ladungseinfangstruktur 320, und eine Gateisolationsschicht 360 befindet sich auf der resultierenden Struktur. Laterale Abstandshalter 380, die aus einem dielektrischen Material gebildet sind, sind auf Source- und Drainseitenwänden der Gateelektrode 350 vorgesehen. 2 shows a nonvolatile memory device having a SONGS type charge trapping structure according to the invention, which has a recessed charge trapping layer. The device includes a substrate 310 , for example, a semiconductor substrate. A source region and a drain region are in the substrate 310 on opposite sides of a channel area 381 provided the component. The source region includes a highly doped source region 391 and a weakly doped source region 371 , The drain region includes a highly doped drain region 392 and a weakly doped drain region 372 , A charge trapping structure 320 is located between the source and the drain region of the device on the substrate 310 , The charge trapping structure 320 includes a tunnel layer 325 formed of a dielectric layer, a charge trapping layer 330 on the tunnel layer 325 and a blocking layer 335 formed of a dielectric layer on the charge trapping layer 330 , In an exemplary embodiment, the charge trapping layer includes 330 an oxide-nitride-oxide (ONO) layer. In another exemplary embodiment, the charge trapping layer includes 330 a quantum dot structure. A gate electrode 350 is located on the charge trapping structure 320 , and a gate insulation layer 360 is on the resulting structure. Lateral spacers 380 formed of a dielectric material are on source and drain sidewalls of the gate electrode 350 intended.

Erfindungsgemäß ist die Ladungseinfangschicht 330 der Ladungseinfangstruktur 320 unter der Gateelektrode 350 auf einer oder beiden Seiten zurückgesetzt, d.h. sie ist lateral in der Querschnittansicht von 2 kürzer als die anderen Schichten 325, 335 der Ladungseinfangstruktur 320. In dem Beispiel von 2 ist die Ladungseinfangschicht 330 sowohl an der Source- als auch der Drainseite der Gateelektrode 350 zurückgesetzt bzw. ausgenommen. In einem alternativen Beispiel mit einer Ausnehmung nur auf einer Seite der Gateelektrode 350 ist die selbige an der Sourceseite der Gateelektrode 350 vorgesehen. Die Ausnehmung ist vorzugsweise tief genug, so dass die Ladungseinfangschicht 330 nicht mit den Source-/Drainbereichen 371, 372 überlappt. In dem Beispiel von 2 ist die Ausnehmung sowohl auf der Sourceseite als auch der Drainseite mit einer Dicke derart ausgebildet, dass die Kante der Sourceseite und die Kante der Drainseite der Ladungseinfangschicht 330 mit den Innenkanten des schwach dotierten Sourcebereichs 371 bzw. des schwach dotierten Drainbereichs 372 fluchten. In einem anderen Beispiel beträgt die Gatelänge der Gateelektrode 350 ca. 0,2 μm, und es gibt eine Überlappung von ungefähr 10 nm der Gateelektrode 350 über dem Sourcebereich 371. In diesem Beispiel liegt eine geeignete Dicke der Ausnehmung in der Größenordnung von 20 nm bis 40 nm. Vorteile dieser Konfigurationen werden nachstehend erörtert.According to the invention, the charge trapping layer 330 the charge trapping structure 320 under the gate electrode 350 reset on one or both sides, ie it is laterally in the cross-sectional view of 2 shorter than the other layers 325 . 335 the charge trapping structure 320 , In the example of 2 is the charge trapping layer 330 both at the source and drain sides of the gate electrode 350 reset or excluded. In an alternative example with a recess only on one side of the gate electrode 350 is the same at the source side of the gate electrode 350 intended. The recess is preferably deep enough so that the charge trapping layer 330 not with the source / drain regions 371 . 372 overlaps. In the example of 2 For example, the recess is formed on both the source side and the drain side with a thickness such that the edge of the source side and the edge of the drain side of the charge trapping layer 330 with the inner edges of the lightly doped source region 371 or the weakly doped drain region 372 aligned. In egg In another example, the gate length is the gate electrode 350 about 0.2 μm, and there is an overlap of about 10 nm of the gate electrode 350 above the source area 371 , In this example, a suitable thickness of the recess is on the order of 20 nm to 40 nm. Advantages of these configurations are discussed below.

Die 3A und 3B zeigen ein nichtflüchtiges Speicherbauelement gemäß der Erfindung mit einer Ladungseinfangstruktur vom SONGS-Typ entsprechend 2, bei der die Ladungseinfangschicht lateral zurückgesetzt ist und die einem Programmiervorgang unterliegt.The 3A and 3B show a non-volatile memory device according to the invention with a SONGS-type charge-trapping structure, respectively 2 in which the charge trapping layer is laterally reset and undergoes a programming operation.

Wie in 3A gezeigt, wird während eines Programmiervorgangs eine positive Vorspannung, zum Beispiel eine Spannung im Bereich von ungefähr 3,0 V bis 5,0 V, an einen Gateanschluss g angelegt, eine positive Vorspannung, zum Beispiel eine Spannung im Bereich von ungefähr 3,5 V bis 5,5 V, wird an einen Sourceanschluss s angelegt, und eine Massespannung wird an einen Drainanschluss d angelegt. Während des Programmiervorgangs werden Elektronen e in einem heißen Zustand in der Ladungseinfangschicht 330 eingefangen und darin gespeichert. Auf diese Weise wird die Schwellenspannung der Speicherzelle 100 erhöht. Unter Bezugnahme auf 3B ist ein elektrisches Gatefeld Eg während des Programmiervorgangs in einer nach unten gerichteten vertikalen Richtung orientiert, und ein elektrisches Source-/Drainfeld Esd ist in einer Richtung von der Sourceelektrode zur Drainelektrode orientiert. Während dieses Vorgangs tendieren Elektronen im heißen Zustand dazu, in einen überlappenden Bereich A des Bauelements zu wandern, in dem die Gateelektrode 350 mit dem schwach dotierten Sourcebereich 371 an der dem Sourcebereich 371, 391 nächstliegenden Kante der Ladungseinfangschicht 330 überlappt. Die in der Ladungseinfangschicht 330 vorgesehene laterale Ausnehmung minimiert die Menge an heißen Elektronen, die in diesem Bereich A der Ladungseinfangschicht eingefangen werden.As in 3A For example, during a programming operation, a positive bias voltage, for example, a voltage in the range of about 3.0V to 5.0V, is applied to a gate terminal g, a positive bias voltage, for example, a voltage in the range of about 3.5V to 5.5 V, is applied to a source terminal s, and a ground voltage is applied to a drain terminal d. During the programming process, electrons e become in a hot state in the charge trapping layer 330 captured and stored in it. In this way, the threshold voltage of the memory cell 100 elevated. With reference to 3B For example, an electric gate field Eg is oriented in a downward vertical direction during the programming operation, and a source / drain electric field Esd is oriented in a direction from the source electrode to the drain electrode. During this process, hot-state electrons tend to migrate to an overlapping region A of the device in which the gate electrode 350 with the weakly doped source region 371 at the source area 371 . 391 nearest edge of the charge trapping layer 330 overlaps. The in the charge trapping layer 330 provided lateral recess minimizes the amount of hot electrons that are trapped in this area A of the charge trapping layer.

Die 4A und 4B zeigen ein nichtflüchtiges Speicherbauelement gemäß der Erfindung mit einer Ladungseinfangstruktur vom SONGS-Typ entsprechend 2, bei der die Ladungseinfangschicht zurückgesetzt ist und die einem Löschvorgang unterworfen ist.The 4A and 4B show a non-volatile memory device according to the invention with a SONGS-type charge-trapping structure, respectively 2 in which the charge trapping layer is reset and is subject to erasure.

Wie in 4A gezeigt, wird während eines Löschvorgangs eine negative Vorspannung, z.B. eine Spannung im Bereich von ungefähr –4,5 V bis –6,5 V an den Gateanschluss g angelegt, eine positive Vorspannung, zum Beispiel eine Spannung im Bereich von ungefähr 4,5 V bis 6,5 V wird an den Sourceanschluss s angelegt, und eine Massespannung wird an den Drainanschluss d angelegt. Während des Löschvorgangs wandern Löcher h zu der Ladungseinfangschicht 330. Daher werden Elektronen, die in der Ladungseinfangschicht gespeichert sind, entfernt bzw. durch die Löcher neutralisiert. Auf diese Weise werden die Speicherzellendaten gelöscht. Bezugnehmend auf 4B ist das elektrische Gatefeld Eg in einer nach oben gerichteten vertikalen Richtung orientiert, und das elektrische Source-/Drainfeld Esd ist in einer Richtung von der Sourceelektrode zur Drainelektrode orientiert. Mit dem Vorhandensein der Ausnehmung im Bereich A werden Elektronen, die in der Ladungseinfangschicht 330 gespeichert sind, während eines Löschvorgangs neutralisiert und verbleiben aufgrund der Ausnehmung nicht auf der Sourceseite der Ladungseinfangschicht 330.As in 4A For example, during an erase operation, a negative bias voltage, eg, a voltage in the range of about -4.5V to -6.5V, is applied to the gate terminal g, a positive bias voltage, for example, a voltage in the range of about 4.5V to 6.5 V is applied to the source terminal s, and a ground voltage is applied to the drain terminal d. During the erase process, holes h migrate to the charge trapping layer 330 , Therefore, electrons stored in the charge trapping layer are removed or neutralized by the holes. In this way, the memory cell data is deleted. Referring to 4B For example, the electric gate array Eg is oriented in an upward vertical direction, and the source / drain electric field Esd is oriented in a direction from the source electrode to the drain electrode. With the presence of the recess in region A, electrons will be in the charge trapping layer 330 are neutralized during an erase operation and do not remain on the source side of the charge trapping layer due to the recess 330 ,

Die 5A bis 5F sind Querschnittdarstellungen eines ersten gezeigten Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements gemäß der Erfindung mit einer Ladungseinfangstruktur vom SONOS- Typ, bei der eine Ladungseinfangschicht sowohl auf der Source- als auch der Drainseite zurückgesetzt ist. Unter Bezugnahme auf 5A werden ein erstes Dielektrikum 325a für eine Tunnelschicht, ein zweites Dielektrikum 330a für eine Ladungseinfangschicht und ein drittes Dielektrikum 335a für eine Blockierschicht sequentiell auf dem Substrat 310 bereitgestellt. In einer Ausführungsform beinhaltet die erste dielektrische Schicht 325a ein Siliciumoxid- oder ein Siliciumoxynitridmaterial, das zum Beispiel durch einen schnellen thermischen Prozess (RTP; Rapid Thermal Processing), chemische Gasphasenabscheidung (CVD), einen Ofenprozess oder ein anderes geeignetes Depositions- oder Aufwachsverfahren in einer Dicke in der Größenordnung von ungefähr 3 nm bis 5 nm gebildet wird. Die zweite dielektrische Schicht 330a beinhaltet z.B. ein Siliciumnitrid, ein Siliciumoxynitrid oder eine dielektrische Schicht mit hohem k, d.h. hoher Dielektrizitätskonstante, oder eine Kombination derselben, die unter Verwendung von CVD, Niederdruck-CVD (LPCVD) oder ein anderes geeignetes Depositions- oder Aufwachsverfahren mit einer Dicke in der Größenordnung von ungefähr 3 nm bis 10 nm angebracht wird. Die dritte dielektrische Schicht 335a beinhaltet z.B. ein Siliciumoxidmaterial, das durch CVD, LPCVD oder ein anderes geeignetes Depositions- oder Aufwachsverfahren mit einer Dicke in der Größenordnung von ungefähr 5 nm bis 15 nm gebildet wird. Eine Schicht aus einem leitfähigen Material 350a, das zur Bildung einer Gateelektrode geeignet ist, wird als nächstes auf der resultierenden Struktur aufgebracht. In entsprechenden Ausführungsformen beinhaltet die Schicht aus leitfähigem Material 350a ein Polysiliciummaterial, ein Metallmaterial oder eine Kombination derselben. Ein oberer Teil der Schicht aus leitfähigem Material 350a kann optional behandelt werden, um eine positiv dotierte Polysilicium-Silicidschicht zu bilden. Die Schicht aus leitfähigem Material 350a wird zum Beispiel unter Verwendung von CVD oder LPCVD mit einer Dicke in der Größenordnung von ungefähr 8 nm bis 200 nm angebracht.The 5A to 5F 12 are cross-sectional views of a first shown method of fabricating a nonvolatile memory device according to the invention having a SONOS-type charge trapping structure in which a charge trapping layer is recessed on both the source and drain sides. With reference to 5A become a first dielectric 325a for a tunnel layer, a second dielectric 330a for a charge trapping layer and a third dielectric 335a for a blocking layer sequentially on the substrate 310 provided. In one embodiment, the first dielectric layer includes 325a a silicon oxide or a silicon oxynitride material, for example, by a Rapid Thermal Processing (RTP), Chemical Vapor Deposition (CVD), a furnace process, or other suitable deposition or growth process to a thickness of the order of about 3 nm to 5 nm is formed. The second dielectric layer 330a includes, for example, a silicon nitride, a silicon oxynitride, or a high k, ie high dielectric constant, dielectric dielectric layer, or a combination thereof, using CVD, low pressure CVD (LPCVD), or other suitable deposition or growth process of thickness on the order of magnitude from about 3 nm to 10 nm. The third dielectric layer 335a includes, for example, a silica material formed by CVD, LPCVD, or another suitable deposition or growth method having a thickness of the order of about 5 nm to 15 nm. A layer of a conductive material 350a , which is suitable for forming a gate electrode, is next applied to the resulting structure. In corresponding embodiments, the layer includes conductive material 350a a polysilicon material, a metal material, or a combination thereof. An upper part of the layer of conductive material 350a can optionally be treated to form a positively doped polysilicon silicide layer. The layer of conductive material 350a is, for example, using CVD or LPCVD of a thickness of the order of magnitude attached from about 8 nm to 200 nm.

Unter Bezugnahme auf 5B wird die resultierende Struktur unter Verwendung von üblichen photolithographischen Strukturierungstechniken sequentiell strukturiert, um eine Gateelektrode 350b, eine Blockierschicht 335b, eine Ladungseinfangschicht 330b und eine Tunnelschicht 325b zu bilden.With reference to 5B For example, the resulting structure is sequentially patterned using standard photolithographic patterning techniques to form a gate electrode 350b , a blocking layer 335b , a charge trapping layer 330b and a tunnel layer 325b to build.

Unter Bezugnahme auf 5C wird ein selektiver Ätzprozess an der resultierenden Struktur durchgeführt, was zum selektiven Ätzen eines äußeren Teils der Ladungseinfangschicht 330b führt. In einer Ausführungsform ist in dem Fall, dass die Ladungseinfangschicht 330b Siliciumnitrid oder Siliciumoxynitrid beinhaltet, ein Nassätzmittel, das Phosphorpentoxid (H3PO4) beinhaltet, zur Erhöhung der Ätzselektivität geeignet. Durch das Ätzen bildet sich eine lateral zurückgesetzte Ladungseinfangschicht 330c, die an den Seitenkanten eine laterale Ausnehmung aufweist, während die Tunnelschicht 325b und die Blockierschicht 335b ungefähr die gleiche Breite wie die Gateelektrode 350b behalten.With reference to 5C a selective etching process is performed on the resulting structure, which results in the selective etching of an outer portion of the charge trapping layer 330b leads. In one embodiment, in the case that the charge trapping layer 330b Silicon nitride or silicon oxynitride, a wet etchant containing phosphorus pentoxide (H 3 PO 4 ), is suitable for increasing the etching selectivity. The etching forms a laterally recessed charge trapping layer 330c , which has a lateral recess at the side edges, while the tunnel layer 325b and the blocking layer 335b about the same width as the gate electrode 350b to keep.

Unter Bezugnahme auf 5D wird eine Ionenimplantation an der resultierenden Struktur durchgeführt, um schwach dotierte Source-/Drainbereiche 371, 372 des Bauelements zu bilden. Die resultierenden schwach dotierten Source-/Drainbereiche 371, 372 sind selbstjustiert zu der Gateelektrode 350b. Die selbstjustierten, schwach dotierten Source-/Drainbereiche können nach dem selektiven Ätzen der Ladungseinfangschicht 330c oder optional vor dem selektiven Ätzen der Ladungseinfangschicht 330c gebildet werden. Als nächstes wird eine Gateisolationsschicht 360 auf der resultierenden Struktur gebildet. In einer Ausführungsform beinhaltet die Gateisolationsschicht 360 ein Siliciumoxidmaterial, das zum Beispiel mittels CVD, LPCVD oder einem anderen geeigneten Depositions- oder Aufwachsverfahren mit einer Dicke in der Größenordnung von ungefähr 5 nm bis 10 nm gebildet wird. Der zurückgesetzte, d.h. zurückspringende Bereich der Ladungseinfangschicht 330c wird teilweise oder vollständig durch die angebrachte Gateisolationsschicht 360 gefüllt.With reference to 5D For example, ion implantation on the resulting structure is performed to lightly doped source / drain regions 371 . 372 of the component. The resulting lightly doped source / drain regions 371 . 372 are self-aligned to the gate electrode 350b , The self-aligned, lightly doped source / drain regions may be after selective etching of the charge trapping layer 330c or optionally, before the selective etching of the charge trapping layer 330c be formed. Next, a gate insulation layer 360 formed on the resulting structure. In an embodiment, the gate insulation layer includes 360 a silica material formed, for example, by CVD, LPCVD, or other suitable deposition or growth method having a thickness of the order of about 5 nm to 10 nm. The recessed, ie recessed region of the charge trapping layer 330c becomes partially or completely through the attached gate insulation layer 360 filled.

Unter Bezugnahme auf 5E werden laterale Abstandshalter 380 sowohl an der Source- als auch an der Drainseitenwand der Gateelektrode 350b gebildet. In einer Ausführungsform wird eine Siliciumnitridschicht auf der resultierenden Struktur bereitgestellt, die zum Beispiel mittels CVD oder eines anderen geeigneten Depositions- oder Aufwachsverfahrens mit einer Dicke in der Größenordnung von ungefähr 50 nm bis 70 nm gebildet wird. Dann wird ein Zurückätzprozess gemäß herkömmlichen Techniken durchgeführt, um die lateralen Abstandshalter 380 zu bilden.With reference to 5E become lateral spacers 380 both at the source and at the drain sidewall of the gate electrode 350b educated. In one embodiment, a silicon nitride layer is provided on the resulting structure formed, for example, by CVD or other suitable deposition or growth process to a thickness of the order of about 50 nm to 70 nm. Then, an etch back process according to conventional techniques is performed to form the lateral spacers 380 to build.

Unter Bezugnahme auf 5F wird eine Ionenimplantation an der resultierenden Struktur durchgeführt, um stark dotierte Source-/Drainbereiche 391, 392 des Bauelements zu bilden. Die resultierenden stark dotierten Source-/Drainbereiche 391, 392 sind selbstjustiert zu den lateralen Abstandshaltern 380. An der resultierenden Struktur wird zum Beispiel unter Verwendung von RTP bei einer Temperatur von ungefähr 1.000°C oder mehr während einer Zeitspanne von einigen wenigen Sekunden ein Diffusionsprozess durchgeführt, um die schwach dotierten Source-/Drainbereiche 371, 372 weiter nach innen in den Kanalbereich diffundieren zu lassen, so dass die Gateelektrode 350b mit den schwach dotierten Source-/Drainbereichen 371, 372 überlappt.With reference to 5F For example, ion implantation on the resulting structure is performed to heavily doped source / drain regions 391 . 392 of the component. The resulting heavily doped source / drain regions 391 . 392 are self-aligned to the lateral spacers 380 , On the resulting structure, for example, using RTP at a temperature of about 1,000 ° C. or more for a period of a few seconds, a diffusion process is performed to surround the lightly doped source / drain regions 371 . 372 continue to diffuse inward into the channel region, leaving the gate electrode 350b with the weakly doped source / drain regions 371 . 372 overlaps.

Als Ergebnis des ersten Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements wird das Bauelement von 2 oben gebildet. Das resultierende Bauelement 100 von 2 weist eine zurückgesetzte Ladungseinfangschicht auf. Wie vorstehend beschrieben, minimiert die Ausnehmung die Menge an Elektronen, die in der Ladungseinfangschicht über einem überlappenden Bereich der Gateelektrode 350b mit dem schwach dotierten Sourcebereich 371 eingefangen werden und daher nach einem Löschvorgang verbleiben können. Dies stabilisiert wie derum die Schwellenspannung des Transistors für Programmier- und Löschvorgänge, was zu einem zuverlässigeren Betrieb führt. Die Ausnehmung kann zum Beispiel ein fehlerhaftes Lesen von in der Ladungseinfangschicht gespeicherter Dateninformation trotz eines häufigen Zugriffs auf das SONGS-Speicherbauelement und trotz zahlreicher und wiederholter Programmier- und Löschvorgänge verhindern.As a result of the first method of manufacturing a non-volatile memory device, the device of 2 formed above. The resulting device 100 from 2 has a recessed charge trapping layer. As described above, the recess minimizes the amount of electrons in the charge trapping layer over an overlapping region of the gate electrode 350b with the weakly doped source region 371 can be captured and therefore can remain after a deletion. This, in turn, stabilizes the threshold voltage of the transistor for program and erase operations, resulting in more reliable operation. For example, the recess may prevent erroneous reading of data information stored in the charge trap layer despite frequent access to the SONGS memory device and despite numerous and repeated program and erase operations.

Die 6A und 6B veranschaulichen ein zweites Verfahren zur Herstellung eines nichtflüchtigen Speicherbauelements gemäß der Erfindung mit einer Ladungseinfangstruktur vom SONGS-Typ, bei der die Ladungseinfangschicht lediglich auf einer der beiden Source- und Drainseiten der Gateelektrode lateral zurückgesetzt ist, zum Beispiel auf der Sourceseite der Gateelektrode. Das zweite Verfahren ist im Wesentlichen das gleiche wie das erste Verfahren mit der Ausnahme, dass während des Schritts des selektiven Ätzens der Ladungseinfangschicht 530c eine Photoresiststruktur 510 an der Drainseite der Struktur angebracht wird, um die Drainseite der Ladungseinfangschicht 530c vor einem selektiven Ätzen zu schützen, während die Sourceseite der Ladungseinfangschicht 530c selektiv geätzt wird, um in der vorstehend beschriebenen Weise eine Ausnehmung zu bilden, wie in 6A gezeigt. Nach dem selektiven Ätzen der Ladungseinfangschicht 530c werden die vorstehend in den 5D bis 5F dargestellten Schritte durchgeführt, was zu der in 6B dargestellten Struktur mit der Ladungseinfangschicht 530c führt, die lediglich auf der Sourceseite der Schicht 530c eine Ausnehmung aufweist. Die Ausführungsform von 6 ist insbesondere anwendbar, wenn zwischen der Sourceelektrode und der Drainelektrode des Transistors eine Asymmetrie existiert, zum Beispiel wenn sich die Source- und die Drainelektrode hinsichtlich der Dotierkonzentration und des Dotierprofils unterscheiden. Bei einer Anwendung, bei der eine Ausnehmung in der Ladungseinfangschicht sowohl auf der Source- als auch auf der Drainseite vorgesehen ist, ist eine Herstellung gemäß der Aus führungsform der 5A bis 5F bevorzugt, da ein derartiger Prozess den zusätzlichen, in 6A gezeigten Maskierungsschritt nicht erfordert.The 6A and 6B illustrate a second method of making a nonvolatile memory device according to the invention having a SONGS type charge trapping structure in which the charge trapping layer is laterally reset only on one of the two source and drain sides of the gate electrode, for example on the source side of the gate electrode. The second method is substantially the same as the first method except that during the step of selectively etching the charge trapping layer 530c a photoresist pattern 510 is attached to the drain side of the structure, around the drain side of the charge trapping layer 530c to protect against selective etching while the source side of the charge trapping layer 530c is selectively etched to form a recess in the manner described above, as in 6A shown. After selective etching of the charge trapping layer 530c be the above in the 5D to 5F performed steps, resulting in the in 6B shown structure with the charge trapping layer 530c that only leads on the source side of the shift 530c having a recess. The embodiment of 6 is particularly applicable when asymmetry exists between the source and drain electrodes of the transistor, for example, when the source and drain electrodes differ in doping concentration and doping profile. In an application in which a recess is provided in the charge trapping layer on both the source and drain sides, manufacture according to the embodiment of FIG 5A to 5F preferred, since such a process the additional, in 6A does not require the masking step shown.

Die 7A bis 7G zeigen ein drittes Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements gemäß der Erfindung mit einer Ladungseinfangstruktur in der Form eines Quantenpunktfeldes, bei der eine Ladungseinfangschicht sowohl auf der Source- als auch der Drainseite der Gateelektrode zurückgesetzt ist. Unter Bezugnahme auf 7A werden ein erstes Dielektrikum 625a für eine Tunnelschicht, ein Quantenpunktfeld 630a für eine Ladungseinfangschicht und ein zweites Dielektrikum 635a für eine Blockierschicht sequentiell auf dem Substrat 310 bereitgestellt. In einer Ausführungsform beinhaltet die erste dielektrische Schicht 625a ein Siliciumoxid- oder Siliciumoxynitridmaterial, das zum Beispiel durch einen schnellen thermischen Prozess (RTP), chemische Gasphasenabscheidung (CVD), einen Ofenprozess oder ein anderes geeignetes Depositions- oder Aufwachsverfahren mit einer Dicke in der Größenordnung von ungefähr 3 nm bis 5 nm gebildet wird. Das Quantenpunktfeld 630a beinhaltet in einer exemplarischen Ausführungsform ein Polysilicium-Quantenpunktfeld, das an einer Oberseite der ersten dielektrischen Schicht 625a unter Verwendung eines Gemisches von Dichlorsilan (DCS) und Wasserstoffgas (H2) mittels LPCVD oder eines anderen geeigneten Depositionsverfahrens bei einer Temperatur im Bereich von ungefähr 500°C bis 700°C angebracht wird. Bei einer anderen exemplarischen Ausführungsform beinhaltet das Quantenpunktfeld 630a ein Siliciumnitrid-Quantenpunktfeld, das durch Nitrierung des zuvor erwähnten Polysilicium-Quantenpunktfeldes gebildet wird. In einem optionalen Prozess werden die Quantenpunkte oxidiert, um ihre jeweiligen Durchmesser zu reduzieren. Die zweite dielektrische Schicht 635a beinhaltet z.B. ein Siliciumoxidmaterial, das mittels CVD, LPCVD oder eines anderen geeigneten Depositions- oder Aufwachsverfahrens mit einer Dicke in der Größenordnung von ungefähr 5 nm bis 15 nm gebildet wird. Auf der resultierenden Struktur wird als nächstes eine Schicht 350a aus einem leitfähigen Material aufgebracht, das zur Bildung einer Gateelektrode geeignet ist. Bei einer Ausführungsform beinhaltet die Schicht 350a aus leitfähigem Material ein Polysiliciummaterial, ein Metallmaterial oder eine Kombination derselben. Ein oberer Teil der Schicht 350a aus leitfähigem Material kann optional behandelt werden, um eine positiv dotierte Polysilicum-Silicidschicht zu bilden. Die Schicht 350a aus leitfähigem Material wird zum Beispiel unter Verwendung von CVD oder LPCVD mit einer Dicke in der Größenordnung von ungefähr 8 nm bis 200 nm angebracht.The 7A to 7G show a third method of fabricating a nonvolatile memory device according to the invention having a charge trapping structure in the form of a quantum dot field in which a charge trapping layer is recessed on both the source and drain sides of the gate electrode. With reference to 7A become a first dielectric 625a for a tunnel layer, a quantum dot field 630a for a charge trapping layer and a second dielectric 635a for a blocking layer sequentially on the substrate 310 provided. In one embodiment, the first dielectric layer includes 625a a silicon oxide or silicon oxynitride material formed, for example, by a rapid thermal process (RTP), chemical vapor deposition (CVD), a furnace process, or other suitable deposition or growth process having a thickness of the order of about 3 nm to 5 nm. The quantum dot field 630a In an exemplary embodiment, includes a polysilicon quantum dot field disposed on an upper surface of the first dielectric layer 625a using a mixture of dichlorosilane (DCS) and hydrogen gas (H 2 ) by LPCVD or other suitable deposition method at a temperature in the range of about 500 ° C to 700 ° C. In another exemplary embodiment, the quantum dot field includes 630a a silicon nitride quantum dot field formed by nitriding the aforementioned polysilicon quantum dot field. In an optional process, the quantum dots are oxidized to reduce their respective diameters. The second dielectric layer 635a includes, for example, a silicon oxide material formed by CVD, LPCVD or other suitable deposition or growth process to a thickness of the order of about 5 nm to 15 nm. On the resulting structure, a layer is next 350a of a conductive material suitable for forming a gate electrode. In one embodiment, the layer includes 350a conductive material is a polysilicon material, a metal material, or a combination thereof. An upper part of the layer 350a of conductive material may optionally be treated to form a positively doped polysilicon silicide layer. The layer 350a of conductive material is applied, for example, using CVD or LPCVD to a thickness of the order of about 8 nm to 200 nm.

Unter Bezugnahme auf 7B wird die resultierende Struktur unter Verwendung üblicher photolithographischer Strukturierungstechniken sequentiell strukturiert, um eine Gateelektrode 350b, eine Blockierschicht 635b, ein Quantenpunktfeld 630b und eine Tunnelschicht 625b zu bilden.With reference to 7B For example, the resulting structure is sequentially patterned using conventional photolithographic patterning techniques to form a gate electrode 350b , a blocking layer 635b , a quantum dot field 630b and a tunnel layer 625b to build.

Unter Bezugnahme auf 7C wird ein selektiver Ätzprozess an der resultierenden Struktur durchgeführt, was zum selektiven Ätzen eines seitlich äußeren Teils der drei Schichten 635b, 630b und 625b unter der Gateelektrode 350b zwecks Bildung einer Ladungseinfangstruktur 620 führt, weiche eine Ladungseinfangschicht 630c in Form eines Quantenpunktfeldes sowie eine darüberliegende Blockierschicht 635c und eine darunterliegende Tunnelschicht 625c beinhaltet. Bei einer Ausführungsform ist in dem Fall, in dem die Tunnelschicht 625c und die Blockierschicht 635c Siliciumoxid oder Siliciumoxynitrid beinhalten, ein Nassätzmittel, das HF beinhaltet, zur Erhöhung der Ätzselektivität geeignet. Durch das Ätzen der Ladungseinfangstruktur 620 wird an den seitlichen Kanten derselben eine Ausnehmung der Ladungseinfangschicht 630c, der Tunnelschicht 625c und der Blockierschicht 635c gebildet.With reference to 7C a selective etching process is performed on the resulting structure, which results in the selective etching of a laterally outer portion of the three layers 635b . 630b and 625b under the gate electrode 350b to form a charge trapping structure 620 results in a charge trapping layer 630c in the form of a quantum dot field and an overlying blocking layer 635c and an underlying tunnel layer 625c includes. In one embodiment, in the case where the tunnel layer 625c and the blocking layer 635c Silica or silicon oxynitride, a wet etchant containing HF is suitable for increasing the etch selectivity. By etching the charge trapping structure 620 becomes at the lateral edges of the same a recess of the charge trapping layer 630c , the tunnel layer 625c and the blocking layer 635c educated.

Unter Bezugnahme auf 7D wird an der resultierenden Struktur eine Ionenimplantation durchgeführt, um schwach dotierte Source-/Drain bereiche 371, 372 des Bauelements zu bilden. Die resultierenden schwach dotierten Source-/Drainbereiche 371, 372 sind selbstjustiert zu der Gateelektrode 350b. Die selbstjustierten, schwach dotierten Source-/Drainbereiche können nach dem selektiven Ätzen der Ladungseinfangstruktur 620 oder optional vor dem selektiven Ätzen derselben gebildet werden. Als nächstes wird eine Gateisolationsschicht 360 auf der resultierenden Struktur gebildet. Bei einer Ausführungsform beinhaltet die Gateisolationsschicht 360 ein Siliciumoxidmaterial, das mittels CVD, LPCVD oder eines anderen geeigneten Depositions- oder Aufwachsverfahrens mit einer Dicke in der Größenordnung von ungefähr 5 nm bis 10 nm gebildet wird. Der zurückgesetzte Bereich der Ladungseinfangstruktur 620 wird teilweise oder vollständig durch die angebrachte Gateisolationsschicht 360 gefüllt.With reference to 7D For example, ion implantation is performed on the resulting structure to form lightly doped source / drain regions 371 . 372 of the component. The resulting lightly doped source / drain regions 371 . 372 are self-aligned to the gate electrode 350b , The self-aligned, lightly doped source / drain regions may be after selective etching of the charge trapping structure 620 or optionally, before the selective etching thereof. Next, a gate insulation layer 360 formed on the resulting structure. In an embodiment, the gate insulation layer includes 360 a silica material formed by CVD, LPCVD, or another suitable deposition or growth process having a thickness of the order of about 5 nm to 10 nm. The recessed area of the charge trapping structure 620 becomes partially or completely through the attached gate insulation layer 360 filled.

Unter Bezugnahme auf 7E werden sowohl auf der Source- als auch der Drainseite der Gateelektrode 350b laterale Abstandshalter 380 gebildet. Bei einer Ausführungsform wird eine Siliciumnitridschicht auf der resultierenden Struktur bereitgestellt, die mittels CVD oder eines anderen geeigneten Depositions- oder Aufwachsverfahrens mit einer Dicke in der Größenordnung von ungefähr 50 nm bis 70 nm gebildet wird. Dann wird ein Zurückätzprozess gemäß herkömmlichen Techniken durchgeführt, um die lateralen Abstandshalter 380 zu bilden.With reference to 7E become both on the source and the drain side of the gate electrode 350b lateral spacers 380 educated. In one embodiment, a silicon nitride layer is provided on the resulting structure which is formed by CVD or other suitable deposition or growth method having a thickness of the order of about 50 nm to 70 nm. Then, an etch back process according to conventional techniques is performed to form the lateral spacers 380 to build.

Unter Bezugnahme auf 7F wird eine Ionenimplantation an der resultierenden Struktur durchgeführt, um stark dotierte Source-/Drainbereiche 391, 392 des Bauelements zu bilden. Die resultierenden stark dotierten Source-/Drainbereiche 391, 392 sind selbstjustiert zu den lateralen Abstandshaltern 380.With reference to 7F For example, ion implantation on the resulting structure is performed to heavily doped source / drain regions 391 . 392 of the component. The resulting heavily doped source / drain regions 391 . 392 are self-aligned to the lateral spacers 380 ,

Unter Bezugnahme auf 7G wird zum Beispiel unter Verwendung von RTP bei einer Temperatur von ungefähr 1.000°C oder mehr während einer Zeitspanne von einigen wenigen Sekunden ein Diffusionspro zess an der resultierenden Struktur durchgeführt, um die schwach dotierten Source-/Drainbereiche 371, 372 weiter nach innen in den Kanalbereich diffundieren zu lassen, so dass die Gateelektrode 350b mit den schwach dotierten Source-/Drainbereichen 371, 372 überlappt. Bei einer Ausführungsform sind die schwach dotierten Source-/Drainbereiche 371, 372 derart verlängert, dass ihre inneren Kanten ungefähr mit den zurückgesetzten Kanten der Ladungseinfangstruktur 620 fluchten. Eine derartige Ausrichtung stellt eine Neutralisierung eingefangener Elektronen durch Löcherwanderung während eines Löschvorgangs sicher. Eine kleinere Ausnehmung erlaubt in alternativen Ausführungsformen noch eine teilweise Überlappung der Ladungseinfangstruktur 620 mit den schwach dotierten Source-/Drainbereichen 371, 372, was noch eine weitgehende Elektronenneutralisierung während eines Löschvorgangs ermöglichen kann. Eine tiefere Ausnehmung führt zu einer Entfernung eines effektiven Teils der Ladungseinfangstruktur 620, in welcher die Löcherneutralisierung benötigt wird.With reference to 7G For example, using RTP at a temperature of about 1,000 ° C. or more, a diffusion process on the resulting structure is performed on the resulting structure for a few seconds over the lightly doped source / drain regions 371 . 372 continue to diffuse inward into the channel region, leaving the gate electrode 350b with the weakly doped source / drain regions 371 . 372 overlaps. In one embodiment, the lightly doped source / drain regions are 371 . 372 extended so that its inner edges approximately with the recessed edges of the charge trapping structure 620 aligned. Such alignment ensures neutralization of trapped electrons by hole migration during an erase operation. A smaller recess still allows, in alternative embodiments, a partial overlap of the charge trapping structure 620 with the weakly doped source / drain regions 371 . 372 , which can still enable extensive electroneutralization during a deletion process. A deeper recess results in removal of an effective portion of the charge trapping structure 620 in which the hole neutralization is needed.

Als Ergebnis des dritten Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements weist das resultierende Bauelement 600 eine zurückgesetzte Ladungseinfangschicht auf, welche die vorstehend beschriebenen Vorteile bietet.As a result of the third method of manufacturing a non-volatile memory device, the resulting device 600 a recessed charge trapping layer providing the advantages described above.

Die 8A und 8B zeigen ein viertes Verfahren zur Herstellung eines nichtflüchtigen Speicherbauelements gemäß der Erfindung mit einer Ladungseinfangstruktur in Form eines Quantenpunktfeldes, die nur auf einer der beiden Source- und der Drainseiten der Gateelektrode zurückgesetzt ist, zum Beispiel auf der Sourceseite der Gateelektrode. Das vierte Verfahren ist im Wesentlichen das gleiche wie das dritte Verfahren mit der Ausnahme, dass während des Schritts des selektiven Ätzens der Ladungseinfangstruktur 720 eine Photoresiststruktur 710 an der Drainseite der Struktur angebracht wird, um die Drainseite der Ladungseinfangstruktur 720 vor einem selektiven Ätzen zu schützen, während die Sourceseite der Ladungseinfangstruktur 720 selektiv geätzt wird, um eine Ausnehmung in der vorstehend beschriebenen Weise zu bilden, wie in 8A dargestellt. Nach dem selektiven Ätzen der Ladungseinfangstruktur 720 werden die in den 7D bis 7G dargestellten Schritte durchgeführt, um zu der in 8B dargestellten Struktur zu gelangen, die eine Ladungseinfangstruktur 720 mit einer lediglich auf der Sourceseite der Struktur 720 ausgebildeten Ausnehmung aufweist. Die Ausführungsform von 8A ist speziell dann anwendbar, wenn zwischen der Source- und der Drainelektrode des Transistors eine Asymmetrie existiert, zum Beispiel wenn sich die Source- und die Drainelektrode hinsichtlich der Dotierkonzentration und des Dotierprofils unterscheiden. Bei einer Anwendung, bei der eine Ausnehmung in der Ladungseinfangschicht sowohl auf der Source- als auch auf der Drainseite vorgesehen ist, ist eine Herstellung gemäß den Ausführungsform der 7A bis 7G bevorzugt, da ein derartiger Prozess den zusätzlichen, in 8A gezeigten Maskierungsschritt nicht erfordert.The 8A and 8B show a fourth method of fabricating a non-volatile memory device according to the invention having a charge trapping structure in the form of a quantum dot field, which is reset only on one of the two source and drain sides of the gate electrode, for example on the source side of the gate electrode. The fourth method is substantially the same as the third method except that during the selective etching step, the charge trapping structure 720 a photoresist pattern 710 is attached to the drain side of the structure around the drain side of the charge trapping structure 720 to protect against selective etching while the source side of the charge trapping structure 720 is selectively etched to form a recess in the manner described above, as in 8A shown. After selective etching of the charge trapping structure 720 will be in the 7D to 7G shown steps to the in 8B to get a structure that has a charge trapping structure 720 with one only on the source side of the structure 720 having trained recess. The embodiment of 8A is particularly applicable when asymmetry exists between the source and drain electrodes of the transistor, for example when the source and drain electrodes differ in doping concentration and doping profile. In an application in which a recess is provided in the charge trapping layer on both the source and drain sides, manufacture according to the embodiment of FIG 7A to 7G preferred, since such a process the additional, in 8A does not require the masking step shown.

Die 9A bis 9D zeigen ein fünftes Verfahren zur Herstellung eines nichtflüchtigen Speicherbauelements mit einer lokalisierten Ladungseinfangstruktur vom SONGS-Typ gemäß der Erfindung, bei der eine Ladungseinfangschicht auf einer der beiden Source- und Drainseiten zurückgesetzt ist. Unter Bezugnahme auf 9A werden ein erstes Dielektrikum 825a für eine Tunnelschicht, ein zweites Dielektrikum 830a für eine Ladungseinfangschicht und ein drittes Dielektrikum 835a für eine Blockierschicht sequentiell auf dem Substrat 310 zum Beispiel in einer Weise entsprechend den zuvor beschriebenen Ausführungsformen bereitgestellt.The 9A to 9D show a fifth method of fabricating a nonvolatile memory device having a SONGS type localized charge trapping structure in accordance with the invention in which a charge trapping layer is recessed on one of the two source and drain sides. With reference to 9A become a first dielectric 825a for a tunnel layer, a second dielectric 830a for a charge trapping layer and a third dielectric 835a for a blocking layer sequentially on the substrate 310 for example, provided in a manner according to the above-described embodiments.

Unter Bezugnahme auf 9B wird die resultierende Struktur unter Verwendung üblicher photolithographischer Strukturierungstechniken strukturiert, um eine Blockierschicht 835b, eine Ladungseinfangschicht 830b und eine Tunnelschicht 825b zu bilden.With reference to 9B For example, the resulting structure is patterned using conventional photolithographic patterning techniques to form a blocking layer 835b , a charge trapping layer 830b and a tunnel layer 825b to build.

Unter Bezugnahme auf 9C wird eine vierte dielektrische Schicht zur Bildung einer Kopplungsschicht 840 auf der resultierenden Struktur bereitgestellt, die zum Beispiel ein Siliciumoxidmaterial beinhaltet und mittels CVD, LPCVD oder eines anderen geeigneten Depositions- oder Aufwachsverfahrens mit einer Dicke in der Größenordnung von ungefähr 5 nm bis 10 nm gebildet wird. Als nächstes wird eine Schicht aus einem leitfähigen Material, das zur Bildung einer Gateelektrode geeignet ist, auf der resultierenden Struktur aufgebracht, und die Schicht aus leitfähigem Material und die vierte dielektrische Schicht werden unter Verwendung eines herkömmlichen photolithographischen Strukturierungsprozesses strukturiert, um so eine Gateelektrode 850 auf der Kopplungsschicht 840 über dem Substrat 310 und über der Ladungseinfangstruktur 820 zu bilden. Bei einer Ausführungsform beinhaltet die Schicht 850 aus leitfähigem Material ein Polysiliciummaterial, ein Metallmaterial oder eine Kombination derselben. Ein oberer Teil der Schicht 850 aus leitfähigem Material kann optional behandelt werden, um eine positiv dotierte Polysilicium-Silicidschicht zu bilden. Die Schicht aus leitfähigem Material wird zum Beispiel unter Verwendung von CVD oder LPCVD mit einer Dicke in der Größenordnung von ungefähr 8 nm bis 200 nm angebracht.With reference to 9C becomes a fourth dielectric layer to form a coupling layer 840 on the resulting structure, for example comprising a silica material, formed by CVD, LPCVD or other suitable deposition or growth process to a thickness of the order of about 5 nm to 10 nm. Next, a layer of a conductive material suitable for forming a gate electrode is deposited on the resulting structure, and the layer of conductive material and the fourth dielectric layer are formed using a conventional photolithographic patterning process So structured, so a gate electrode 850 on the coupling layer 840 above the substrate 310 and over the charge trapping structure 820 to build. In one embodiment, the layer includes 850 conductive material is a polysilicon material, a metal material, or a combination thereof. An upper part of the layer 850 of conductive material may optionally be treated to form a positively doped polysilicon silicide layer. The layer of conductive material is attached, for example, using CVD or LPCVD to a thickness of the order of about 8 nm to 200 nm.

Unter Bezugnahme auf 9D wird ein selektiver Ätzprozess an der resultierenden Struktur durchgeführt, was zum selektiven Ätzen eines freigelegten äußeren Teils der Ladungseinfangschicht 830b führt. Bei einer Ausführungsform ist in dem Fall, in dem die Ladungseinfangschicht 830b Siliciumnitrid oder Siliciumoxynitrid beinhaltet, ein Nassätzmittel, das Phosphorpentoxid (H3PO4) beinhaltet, zur Erhöhung der Ätzselektivität geeignet. Durch das Ätzen wird die Ladungseinfangschicht 830c mit einer Ausnehmung an der freigelegten Kante derselben gebildet, wie gezeigt.With reference to 9D a selective etching process is performed on the resulting structure resulting in the selective etching of an exposed outer portion of the charge trapping layer 830b leads. In one embodiment, in the case where the charge trapping layer is 830b Silicon nitride or silicon oxynitride, a wet etchant containing phosphorus pentoxide (H 3 PO 4 ), is suitable for increasing the etching selectivity. By etching, the charge trapping layer becomes 830c formed with a recess on the exposed edge thereof, as shown.

An der resultierenden Struktur wird eine Ionenimplantation durchgeführt, um schwach dotierte Source-/Drainbereiche 871, 872 des Bauelements zu bilden. Die resultierenden schwach dotierten Source-/Drainbereiche 871, 872 sind selbstjustiert zu der Gateelektrode 850. Die selbstjustierten, schwach dotierten Source-/Drainbereiche können nach dem selektiven Ätzen der Ladungseinfangschicht 830c oder optional vor dem selektiven Ätzen derselben gebildet werden. Als nächstes wird eine Gateisolationsschicht 360 auf der resultierenden Struktur gebildet. Bei einer Ausführungsform beinhaltet die Gateisolationsschicht 360 ein Siliciumoxidmaterial, das zum Beispiel mittels CVD, LPCVD oder eines anderen geeigneten Depositions- oder Aufwachsverfahrens mit einer Dicke in der Größenordnung von ungefähr 5 nm bis 10 nm gebildet wird. Der zurückgesetzte Bereich der Ladungseinfangschicht 830c wird teilweise oder vollständig mit der angebrachten Gateisolationsschicht 360 gefüllt.On the resulting structure, ion implantation is performed to lightly doped source / drain regions 871 . 872 of the component. The resulting lightly doped source / drain regions 871 . 872 are self-aligned to the gate electrode 850 , The self-aligned, lightly doped source / drain regions may be after selective etching of the charge trapping layer 830c or optionally, before the selective etching thereof. Next, a gate insulation layer 360 formed on the resulting structure. In an embodiment, the gate insulation layer includes 360 a silica material formed, for example, by CVD, LPCVD, or other suitable deposition or growth method, having a thickness of the order of about 5 nm to 10 nm. The recessed area of the charge trapping layer 830c becomes partially or completely with the attached gate insulation layer 360 filled.

Sowohl an der Source- als auch der Drainseitenwand der Gateelektrode 850 werden laterale Abstandshalter 380 gebildet. Bei einer Ausführungsform wird eine Siliciumnitridschicht auf der resultierenden Struktur bereitgestellt, die zum Beispiel mittels CVD oder eines anderen geeigneten Depositions- oder Aufwachsverfahrens mit einer Dicke in der Größenordnung von ungefähr 50 nm bis 70 nm gebildet wird. Dann wird ein Zurückätzprozess gemäß herkömmlichen Techniken durchgeführt, um die lateralen Abstandshalter 380 zu bilden.Both at the source and the drain side wall of the gate electrode 850 become lateral spacers 380 educated. In one embodiment, a silicon nitride layer is provided on the resulting structure, formed, for example, by CVD or other suitable deposition or growth process to a thickness of the order of about 50 nm to 70 nm. Then, an etch back process according to conventional techniques is performed to form the lateral spacers 380 to build.

Dann wird eine Ionenimplantation an der resultierenden Struktur durchgeführt, um stark dotierte Source-/Drainbereiche 891, 892 des Bauelements zu bilden. Die resultierenden stark dotierten Source-/Drainbereiche 891, 892 sind selbstjustiert zu den lateralen Abstandshaltern 380. An der resultierenden Struktur wird ein Diffusionsprozess zum Beispiel unter Verwendung von RTP bei einer Temperatur von ungefähr 1.000°C oder mehr während einer Zeitspanne von einigen wenigen Sekunden durchgeführt, um die schwach dotierten Source-/Drainbereiche 871, 872 weiter nach innen in den Kanalbereich diffundieren zu lassen, so dass die Gateelektrode 850 mit den schwach dotierten Source-/Drainbereichen 871, 872 überlappt.Then, ion implantation on the resulting structure is performed to heavily doped source / drain regions 891 . 892 of the component. The resulting heavily doped source / drain regions 891 . 892 are self-aligned to the lateral spacers 380 , On the resulting structure, a diffusion process is performed, for example, using RTP at a temperature of about 1,000 ° C. or more for a period of a few seconds, around the lightly doped source / drain regions 871 . 872 continue to diffuse inward into the channel region, leaving the gate electrode 850 with the weakly doped source / drain regions 871 . 872 overlaps.

Als Ergebnis des fünften Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements weist das resultierende Bauelement 800 eine zurückgesetzte Ladungseinfangschicht auf, welche die vorstehend beschriebenen Vorteile bietet.As a result of the fifth method of manufacturing a nonvolatile memory device, the resulting device has 800 a recessed charge trapping layer providing the advantages described above.

Die 10A bis 10D zeigen ein sechstes Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements gemäß der Erfindung mit einer lokalisierten Ladungseinfangstruktur in Form eines Quantenpunktfeldes, bei der eine Ladungseinfangschicht auf einer der beiden Source- und Drainseiten der Gateelektrode zurückgesetzt ist, zum Beispiel auf der Sourceseite der Gateelektrode. Unter Bezugnahme auf 10A werden ein erstes Dielektrikum 925a für eine Tunnelschicht, ein Quantenpunktfeld 930a für eine Ladungseinfangschicht und ein zweites Dielektrikum 935a für eine Blockierschicht sequentiell auf dem Substrat 310 bereitgestellt, zum Beispiel in der Weise entsprechend den zuvor beschriebenen Ausführungsformen.The 10A to 10D show a sixth method of fabricating a nonvolatile memory device according to the invention having a localized charge trapping structure in the form of a quantum dot field in which a charge trapping layer on one of the two source and drain sides of the gate electrode is reset, for example on the source side of the gate electrode. With reference to 10A become a first dielectric 925a for a tunnel layer, a quantum dot field 930a for a charge trapping layer and a second dielectric 935a for a blocking layer sequentially on the substrate 310 provided, for example, in the manner according to the embodiments described above.

Unter Bezugnahme auf 10B wird die resultierende Struktur unter Verwendung üblicher photolithographischer Strukturierungstechniken strukturiert, um eine Blockierschicht 935b, eine Ladungseinfangschicht 930b und eine Tunnelschicht 925b zu bilden.With reference to 10B For example, the resulting structure is patterned using conventional photolithographic patterning techniques to form a blocking layer 935b , a charge trapping layer 930b and a tunnel layer 925b to build.

Unter Bezugnahme auf 10C wird eine dritte dielektrische Schicht zur Bildung einer Kopplungsschicht 840 auf der resultierenden Struktur bereitgestellt, die zum Beispiel ein Siliciumoxidmaterial beinhaltet, das mittels CVD, LPCVD oder eines anderen geeigneten Depositions- oder Aufwachsverfahrens mit einer Dicke in der Größenordnung von ungefähr 5 nm bis 10 nm gebildet wird. Als nächstes wird eine Schicht aus einem leitfähigen Material, das zur Bildung einer Gateelektrode geeignet ist, auf der resultierenden Struktur aufgebracht, und die Schicht aus leitfähigem Material und die dritte dielektrische Schicht werden unter Verwendung eines herkömmlichen photolithographischen Strukturierungsprozesses strukturiert, um so eine Gateelektrode 850 auf der Kopplungsschicht 840 über dem Substrat 310 und über einer Ladungseinfangstruktur 920 aus der Tunnelschicht 925c, der Ladungseinfangschicht 930c und der Blockierschicht 935c zu bilden. Bei einer Ausführungsform beinhaltet die Schicht 850 aus leitfähigem Material ein Polysiliciummaterial, ein Metallmaterial oder eine Kombination derselben. Ein oberer Teil der Schicht 850 aus leitfähigem Material kann optional behandelt werden, um eine positiv dotierte Polysilicium-Silicidschicht zu bilden. Die Schicht aus leitfähigem Material wird zum Beispiel unter Verwendung von CVD oder LPCVD mit einer Dicke in der Größenordnung von ungefähr 8 nm bis 200 nm angebracht.With reference to 10C becomes a third dielectric layer to form a coupling layer 840 on the resulting structure, which includes, for example, a silica material formed by CVD, LPCVD, or other suitable deposition or growth process to a thickness of the order of about 5 nm to 10 nm. Next, a layer of a conductive material suitable for forming a gate electrode is deposited on the resulting structure, and the conductive material layer and the third dielectric layer are patterned using a conventional photolithographic patterning process so as to form a gate electrode 850 on the coupling layer 840 above the substrate 310 and over a charge trapping structure 920 from the tunnel layer 925c , the charge trapping layer 930c and the blocking layer 935c to build. In one embodiment, the layer includes 850 conductive material is a polysilicon material, a metal material, or a combination thereof. An upper part of the layer 850 of conductive material may optionally be treated to form a positively doped polysilicon silicide layer. The layer of conductive material is attached, for example, using CVD or LPCVD to a thickness of the order of about 8 nm to 200 nm.

Unter Bezugnahme auf 10D wird ein selektiver Ätzprozess an der resultierenden Struktur durchgeführt, was zu einem selektiven Ätzen eines freigelegten äußeren Teils der Ladungseinfangstruktur 920 führt. Bei einer Ausführungsform ist in dem Fall, in dem die Tunnelschicht 925c und die Blockierschicht 935c Siliciumoxid oder Siliciumoxynitrid beinhalten, ein Nassätzmittel, das HF enthält, zur Erhöhung der Ätzselektivität geeignet. Nach dem Ätzen der Ladungseinfangstruktur 920 ist eine Ausnehmung an der freigelegten Kante der Ladungseinfangstruktur 920 ausgebildet.With reference to 10D a selective etching process is performed on the resulting structure resulting in selective etching of an exposed outer portion of the charge trapping structure 920 leads. In one embodiment, in the case where the tunnel layer 925c and the blocking layer 935c Silica or silicon oxynitride, a wet etchant containing HF is suitable for increasing the etch selectivity. After etching the charge trapping structure 920 is a recess on the exposed edge of the charge trapping structure 920 educated.

An der resultierenden Struktur wird eine Ionenimplantation durchgeführt, um schwach dotierte Source-/Drainbereiche 871, 872 des Bauelements zu bilden. Die resultierenden schwach dotierten Source-/Drainbereiche 871, 872 sind selbstjustiert zu der Gateelektrode 850. Die selbstjustierten, schwach dotierten Source-/Drainbereiche können nach dem selektiven Ätzen der Ladungseinfangschicht 930c oder optional vor dem selek tiven Ätzen der Ladungseinfangschicht 930c gebildet werden. Als nächstes wird eine Gateisolationsschicht 360 auf der resultierenden Struktur gebildet. Bei einer Ausführungsform beinhaltet die Gateisolationsschicht 360 ein Siliciumoxidmaterial, das zum Beispiel mittels CVD, LPCVD oder eines anderen geeigneten Depositions- oder Aufwachsverfahrens mit einer Dicke in der Größenordnung von ungefähr 5 nm bis 10 nm gebildet wird. Der zurückgesetzte Bereich der Ladungseinfangstruktur 920 wird teilweise oder vollständig durch die angebrachte Gateisolationsschicht 360 gefüllt.On the resulting structure, ion implantation is performed to lightly doped source / drain regions 871 . 872 of the component. The resulting lightly doped source / drain regions 871 . 872 are self-aligned to the gate electrode 850 , The self-aligned, lightly doped source / drain regions may be after selective etching of the charge trapping layer 930c or optionally before the selective etching of the charge trapping layer 930c be formed. Next, a gate insulation layer 360 formed on the resulting structure. In an embodiment, the gate insulation layer includes 360 a silica material formed, for example, by CVD, LPCVD, or other suitable deposition or growth method, having a thickness of the order of about 5 nm to 10 nm. The recessed area of the charge trapping structure 920 becomes partially or completely through the attached gate insulation layer 360 filled.

Sowohl auf der Source- als auch der Drainseite der Gateelektrode 850 werden laterale Abstandshalter 380 gebildet. Bei einer Ausführungsform wird eine Siliciumnitridschicht auf der resultierenden Struktur bereitgestellt, die zum Beispiel mittels CVD oder eines anderen geeigneten Depositions- oder Aufwachsverfahrens mit einer Dicke in der Größenordnung von ungefähr 50 nm bis 70 nm gebildet wird. Dann wird ein Zurückätzprozess gemäß herkömmlichen Techniken durchgeführt, um die lateralen Abstandshalter 380 zu bilden.Both on the source and the drain side of the gate electrode 850 become lateral spacers 380 educated. In one embodiment, a silicon nitride layer is provided on the resulting structure, formed, for example, by CVD or other suitable deposition or growth process to a thickness of the order of about 50 nm to 70 nm. Then, an etch back process according to conventional techniques is performed to form the lateral spacers 380 to build.

An der resultierenden Struktur wird eine Ionenimplantation durchgeführt, um stark dotierte Source-/Drainbereiche 891, 892 des Bauelements zu bilden. Die resultierenden stark dotierten Source-/Drainbereiche 891, 892 sind selbstjustiert zu den lateralen Abstandshaltern 380. Dann wird ein Diffusionsprozess an der resultierenden Struktur durchgeführt, zum Beispiel unter Verwendung von RTP bei einer Temperatur von ungefähr 1.000°C oder mehr während einer Zeitspanne von einigen wenigen Sekunden, um die schwach dotierten Source-/Drainbereiche 871, 872 weiter nach innen in den Kanalbereich diffundieren zu lassen, so dass die Gateelektrode 850 mit den schwach dotierten Source-/Drainbereichen 871, 872 überlappt. Bei einer Ausführungsform sind die Source-/Drainbereiche 871, 872 so weit verlängert, dass die innere Kante des schwach dotierten Sourcebereichs 871 ungefähr mit den zurückgesetzten Kanten der Ladungseinfangstruktur 920 fluchtet.On the resulting structure, ion implantation is performed to heavily doped source / drain regions 891 . 892 of the component. The resulting heavily doped source / drain regions 891 . 892 are self-aligned to the lateral spacers 380 , Then, a diffusion process is performed on the resulting structure, for example, using RTP at a temperature of about 1,000 ° C. or more for a period of a few seconds, around the lightly doped source / drain regions 871 . 872 continue to diffuse inward into the channel region, leaving the gate electrode 850 with the weakly doped source / drain regions 871 . 872 overlaps. In one embodiment, the source / drain regions are 871 . 872 extended so far that the inner edge of the lightly doped source region 871 approximately with the recessed edges of the charge trapping structure 920 flees.

Als Ergebnis des sechsten Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements weist das resultierende Bauelement 900 eine zurückgesetzte Ladungseinfangschicht auf, welche die vorstehend beschriebenen Vorteile bietet.As a result of the sixth method of manufacturing a nonvolatile memory device, the resulting device has 900 a recessed charge trapping layer providing the advantages described above.

Die 11A bis 11F zeigen ein siebtes Verfahren zur Herstellung eines nichtflüchtigen Speicherbauelements vom Halo-Typ gemäß der Erfindung mit einer Ladungseinfangstruktur vom SONGS-Typ, bei der eine Ladungseinfangschicht sowohl auf der Source- als auch der Drainseite zurückgesetzt ist.The 11A to 11F show a seventh method of fabricating a halo type nonvolatile memory device according to the invention having a SONGS type charge trapping structure in which a charge trapping layer is recessed on both the source and drain sides.

Bezugnehmend auf 11A wird eine Gateisolationsschicht auf einem Substrat gebildet. Bei einer Ausführungsform beinhaltet die Gateisolationsschicht ein Siliciumoxidmaterial, das zum Beispiel mittels CVD, LPCVD oder eines anderen geeigneten Depositions- oder Aufwachsverfahrens mit einer Dicke in der Größenordnung von ungefähr 5 nm bis 10 nm gebildet wird. Eine Schicht aus einem leitfähigen Material, das zur Bildung einer Gateelektrode geeignet ist, wird auf der Gateisolationsschicht bereitgestellt. Bei einer Ausführungsform beinhaltet die Schicht aus leitfähigem Material ein Polysiliciummaterial, ein auf SiGe basierendes Material, ein auf Ge basierendes Material oder eine Kombination derselben. Ein oberer Teil der Schicht aus leitfähigem Material kann optional behandelt werden, um eine positiv dotierte Polysilicium-Silicidschicht zu bilden. Die Schicht aus leitfähigem Material wird zum Beispiel unter Verwendung von CVD oder LPCVD mit einer Dicke in der Größenordnung von ungefähr 8 nm bis 200 nm angebracht. Die Gateisolationsschicht und die Schicht aus leitfähigem Material werden unter Verwendung herkömmlicher photolithographischer Strukturierungstech niken strukturiert, um eine Gatedielektrikumschicht 1015 und eine primäre Gateelektrode 1018 zu bilden.Referring to 11A For example, a gate insulation layer is formed on a substrate. In one embodiment, the gate insulating layer includes a silicon oxide material formed, for example, by CVD, LPCVD, or other suitable deposition or growth method having a thickness of the order of about 5 nm to 10 nm. A layer of conductive material suitable for forming a gate electrode is provided on the gate insulating layer. In one embodiment, the layer of conductive material includes a polysilicon material, a SiGe-based material, a Ge-based material, or a combination thereof. An upper portion of the layer of conductive material may optionally be treated to form a positively doped polysilicon silicide layer. The layer of conductive material is attached, for example, using CVD or LPCVD to a thickness of the order of about 8 nm to 200 nm. The gate insulating layer and the conductive material layer are patterned using conventional photolithographic patterning techniques to form a gate dielectric layer 1015 and a primary gateelek trode 1018 to build.

An der resultierenden Struktur wird eine Ionenimplantation durchgeführt, um schwach dotierte Source-/Drainbereiche 1071, 1072 des Bauelements zu bilden. Die resultierenden schwach dotierten Source-/Drainbereiche 1071, 1072 sind selbstjustiert zu der primären Gateelektrode 1018. Ein Diffusionsprozess wird an der resultierenden Struktur zum Beispiel unter Verwendung von RTP bei einer Temperatur von ungefähr 1.000°C oder mehr während einer Zeitspanne von einigen wenigen Sekunden durchgeführt, um die schwach dotierten Source-/Drainbereiche 1071, 1072 weiter nach innen in den Kanalbereich diffundieren zu lassen, so dass die primäre Gateelektrode 1018 mit den schwach dotierten Source-/Drainbereichen 1071, 1072 überlappt.On the resulting structure, ion implantation is performed to lightly doped source / drain regions 1071 . 1072 of the component. The resulting lightly doped source / drain regions 1071 . 1072 are self-aligned to the primary gate electrode 1018 , A diffusion process is performed on the resulting structure using, for example, RTP at a temperature of about 1,000 ° C. or more for a period of a few seconds, around the lightly doped source / drain regions 1071 . 1072 continue to diffuse inward into the channel region, leaving the primary gate electrode 1018 with the weakly doped source / drain regions 1071 . 1072 overlaps.

Bezugnehmend auf 11B werden ein erstes Dielektrikum 1025a für eine Tunnelschicht, ein zweites Dielektrikum 1030a für eine Ladungseinfangschicht und ein drittes Dielektrikum 1035a für eine Blockierschicht sequentiell auf der primären Gateelektrode 1018 und dem Substrat 310 zum Beispiel in der vorstehend unter Bezugnahme auf 5A beschriebenen Weise bereitgestellt.Referring to 11B become a first dielectric 1025a for a tunnel layer, a second dielectric 1030a for a charge trapping layer and a third dielectric 1035a for a blocking layer sequentially on the primary gate electrode 1018 and the substrate 310 For example, in the above with reference to 5A provided.

Bezugnehmend auf 11C werden sowohl auf der Source- als auch der Drainseitenwand der primären Gateelektrode 1018 laterale leitfähige Abstandshalter 1050 bereitgestellt. Bei einer Ausführungsform zur Bildung der leitfähigen Abstandshalter wird eine Schicht aus leitfähigem Material, die zum Beispiel ein Polysiliciummaterial, ein auf SiGe basierendes Material, ein auf Ge basierendes Material oder eine Kombination derselben beinhaltet, auf der resultierenden Struktur bereitgestellt, zum Beispiel mittels CVD oder eines anderen geeigneten Depositions- oder Aufwachsprozesses mit einer Dicke in der Größenordnung von ungefähr 50 nm bis 70 nm. Dann wird ein Zurückätzprozess gemäß herkömmlichen Techniken durchgeführt, um die lateralen leitfähigen Abstandshalter 1050 zu bilden, welche die Funktion von Seitengateelektroden für das Bauelement bereitstellen.Referring to 11C become both on the source and the drain sidewall of the primary gate electrode 1018 lateral conductive spacers 1050 provided. In one embodiment for forming the conductive spacers, a layer of conductive material including, for example, a polysilicon material, a SiGe-based material, a Ge-based material, or a combination thereof is provided on the resulting structure, for example, by CVD or another suitable deposition or growth process having a thickness on the order of about 50 nm to 70 nm. Then, an etch-back process is performed according to conventional techniques to form the lateral conductive spacers 1050 forming the function of side gate electrodes for the device.

Bezugnehmend auf 11D werden freiliegende Teile der ersten, der zweiten und der dritten dielektrischen Schicht 1025a, 1030a, 1035a geätzt, um so eine Tunnelschicht 1025b, eine Ladungseinfangschicht 1030b und eine Blockierschicht 1035b auf jeder Seite der primären Gateelektrode 1018 zu bilden.Referring to 11D become exposed parts of the first, second and third dielectric layers 1025a . 1030a . 1035a etched to a tunnel layer 1025b , a charge trapping layer 1030b and a blocking layer 1035b on each side of the primary gate electrode 1018 to build.

Bezugnehmend auf 11E wird ein selektiver Ätzprozess an der resultierenden Struktur durchgeführt, was zu dem selektiven Ätzen eines freigelegten äußeren Teils der Ladungseinfangschicht 1030b führt. Bei einer Ausführungsform ist in dem Fall, in dem die Ladungseinfangschicht Siliciumnitrid oder Siliciumoxynitrid beinhaltet, ein Nassätzmittel, das Phosphorpentoxid (H3PO4) enthält, zur Erhöhung der Ätzselektivität geeignet. Nach dem Ätzen ist die Ladungseinfangschicht 1030c mit einer Ausnehmung an den Kanten derselben ausgebildet.Referring to 11E a selective etching process is performed on the resulting structure, resulting in the selective etching of an exposed outer portion of the charge trapping layer 1030b leads. In one embodiment, in the case where the charge trapping layer includes silicon nitride or silicon oxynitride, a wet etchant containing phosphorus pentoxide (H 3 PO 4 ) is suitable for increasing the etch selectivity. After etching, the charge trapping layer is 1030c formed with a recess at the edges thereof.

Bezugnehmend auf 11F wird eine Ionenimplantation an der resultierenden Struktur durchgeführt, um stark dotierte Source-/Drainbereiche 1091, 1092 des Bauelements zu bilden. Die resultierenden stark dotierten Source-/Drainbereiche 1091, 1092 sind selbstjustiert zu den Seiten-Gateelektroden 1050. Die Ionenimplantation zur Bildung der stark dotierten Source-/Drainbereiche 1091, 1092 kann nach dem selektiven Ätzen der Ladungseinfangschicht 1030c oder vor dem selektiven Ätzen derselben durchgeführt werden. Ein Diffusionsprozess wird an der resultierenden Struktur zum Beispiel unter Verwendung von RTP bei einer Temperatur von ungefähr 1.000°C oder mehr während einer Zeitspanne von einigen wenigen Sekunden durchgeführt, um die schwach dotierten Source-/Drainbereiche 1071, 1072 und die stark dotierten Source-/Drainbereiche 1091, 1092 weiter nach innen in den Kanalbereich dif fundieren zu lassen, so dass die Seitengateelektroden 1050 mit den stark dotierten Source-/Drainbereichen 1091, 1092 überlappen.Referring to 11F For example, ion implantation on the resulting structure is performed to heavily doped source / drain regions 1091 . 1092 of the component. The resulting heavily doped source / drain regions 1091 . 1092 are self-aligned to the side gate electrodes 1050 , The ion implantation to form the heavily doped source / drain regions 1091 . 1092 after the selective etching of the charge trapping layer 1030c or before the selective etching thereof. A diffusion process is performed on the resulting structure using, for example, RTP at a temperature of about 1,000 ° C. or more for a period of a few seconds, around the lightly doped source / drain regions 1071 . 1072 and the heavily doped source / drain regions 1091 . 1092 further inward into the channel region dif substantiate, so that the side gate electrodes 1050 with the heavily doped source / drain regions 1091 . 1092 overlap.

Als Ergebnis des siebten Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements weist das resultierende Bauelement 1000 vom Halo-Typ eine zurückgesetzte Ladungseinfangschicht auf, welche die vorstehend beschriebenen Vorteile bietet.As a result of the seventh method of manufacturing a non-volatile memory device, the resulting device 1000 Halo-type a recessed charge trapping layer, which offers the advantages described above.

Die 12A bis 12F zeigen ein achtes Verfahren zur Herstellung eines nichtflüchtigen Speicherbauelements vom Halo-Typ gemäß der Erfindung mit einer Ladungseinfangstruktur in Form eines Quantenpunktfeldes, bei der eine Ladungseinfangschicht sowohl auf der Source- als auch der Drainseite zurückgesetzt ist.The 12A to 12F show an eighth method of fabricating a halo-type nonvolatile memory device according to the invention having a charge trapping structure in the form of a quantum dot field in which a charge trapping layer is recessed on both the source and drain sides.

Bezugnehmend auf 12A wird eine Gateisolationsschicht auf einem Substrat gebildet. Bei einer Ausführungsform beinhaltet die Gateisolationsschicht ein Siliciumoxidmaterial, das zum Beispiel mittels CVD, LPCVD oder eines anderen geeigneten Depositions- oder Aufwachsverfahrens mit einer Dicke in der Größenordnung von ungefähr 5 nm bis 10 nm gebildet wird. Eine Schicht aus leitfähigem Material, das zur Bildung einer Gateelektrode geeignet ist, wird auf der Gateisolationsschicht bereitgestellt. Bei einer Ausführungsform beinhaltet die Schicht aus leitfähigem Material ein Polysiliciummaterial, ein auf SiGe basierendes Material, ein auf Ge basierendes Material oder eine Kombination derselben. Ein oberer Teil der Schicht aus leitfähigem Material kann optional behandelt werden, um eine positiv dotierte Polysilicium-Silicidschicht zu bilden. Die Schicht aus leitfähigem Material wird zum Beispiel unter Verwendung von CVD oder LPCVD mit einer Dicke in der Größenordnung von ungefähr 8 nm bis 200 nm angebracht. Die Gateisolationsschicht und die Schicht aus leitfähigem Material werden unter Verwendung herkömmlicher photolithographischer Strukturierungstechniken strukturiert, um eine Gatedielektrikumschicht 1015 und eine primäre Gateelektrode 1018 zu bilden.Referring to 12A For example, a gate insulation layer is formed on a substrate. In one embodiment, the gate insulating layer includes a silicon oxide material formed, for example, by CVD, LPCVD, or other suitable deposition or growth method having a thickness of the order of about 5 nm to 10 nm. A layer of conductive material suitable for forming a gate electrode is provided on the gate insulation layer. In one embodiment, the layer of conductive material includes a polysilicon material, a SiGe-based material, a Ge-based material, or a combination thereof. An upper portion of the layer of conductive material may optionally be treated to form a positively doped polysilicon silicide layer. The layer of conductive material is used, for example of CVD or LPCVD having a thickness of the order of about 8 nm to 200 nm. The gate insulating layer and the conductive material layer are patterned using conventional photolithographic patterning techniques to form a gate dielectric layer 1015 and a primary gate electrode 1018 to build.

An der resultierenden Struktur wird eine Ionenimplantation durchgeführt, um schwach dotierte Source-/Drainbereiche 1071, 1072 des Bauelements zu bilden. Die resultierenden schwach dotierten Source-/Drainbereiche 1071, 1072 sind selbstjustiert zu der primären Gateelektrode 1018.On the resulting structure, ion implantation is performed to lightly doped source / drain regions 1071 . 1072 of the component. The resulting lightly doped source / drain regions 1071 . 1072 are self-aligned to the primary gate electrode 1018 ,

Bezugnehmend auf 12B werden ein erstes Dielektrikum 1125a für eine Tunnelschicht, eine Ladungseinfangschicht in Form eines Quantenpunktfeldes 1130a und ein drittes Dielektrikum 1135a für eine Blockierschicht sequentiell auf der primären Gateelektrode 1018 und dem Substrat 310 zum Beispiel in der zuvor unter Bezugnahme auf 7A beschriebenen Weise bereitgestellt.Referring to 12B become a first dielectric 1125a for a tunneling layer, a charge trapping layer in the form of a quantum dot field 1130a and a third dielectric 1135a for a blocking layer sequentially on the primary gate electrode 1018 and the substrate 310 For example, in the above with reference to 7A provided.

Bezugnehmend auf 12C werden laterale leitfähige Abstandshalter 1050 sowohl auf der Source- als auch der Drainseitenwand der primären Gateelektrode 1018 gebildet. Bei einer Ausführungsform zur Bildung der leitfähigen Abstandshalter wird eine Schicht aus leitfähigem Material, die zum Beispiel ein Polysiliciummaterial, ein auf SiGe basierendes Material, ein auf Ge basierendes Material oder eine Kombination derselben beinhaltet, auf der resultierenden Struktur bereitgestellt, das zum Beispiel mittels CVD oder eines anderen geeigneten Depositions- oder Aufwachsverfahrens mit einer Dicke in der Größenordnung von ungefähr 50 nm bis 70 nm gebildet wird. Dann wird ein Zurückätzprozess gemäß herkömmlicher Techniken zur Bildung der lateralen leitfähigen Abstandshalter 1050 durchgeführt, welche die Funktion von Seitengateelektroden für das Bauelement bereitstellen.Referring to 12C become lateral conductive spacers 1050 on both the source and drain sidewalls of the primary gate electrode 1018 educated. In one embodiment for forming the conductive spacers, a layer of conductive material including, for example, a polysilicon material, a SiGe-based material, a Ge-based material, or a combination thereof is provided on the resulting structure, for example, by CVD or of another suitable deposition or growth process having a thickness of the order of about 50 nm to 70 nm. Then, an etch-back process is performed according to conventional techniques for forming the lateral conductive spacers 1050 performed, which provide the function of side gate electrodes for the device.

Bezugnehmend auf 12D werden freigelegte Teile der ersten dielektrischen Schicht 1125a, des Quantenpunktfeldes 1130a und der zweiten dielektrischen Schicht 1135a geätzt, um so eine Ladungseinfangstruktur 1120 zu bilden, die eine Tunnelschicht 1125b, eine Ladungseinfangschicht 1130b und eine Blockierschicht 1135b auf jeder Seite der primären Gateelektrode 1018 beinhaltet.Referring to 12D become exposed parts of the first dielectric layer 1125a , the quantum dot field 1130a and the second dielectric layer 1135a etched to form a charge trapping structure 1120 to form a tunnel layer 1125b , a charge trapping layer 1130b and a blocking layer 1135b on each side of the primary gate electrode 1018 includes.

Bezugnehmend auf 12E wird ein selektiver Ätzprozess an der resultierenden Struktur zum Beispiel gemäß dem zuvor in Verbindung mit 7C beschriebenen Verfahren durchgeführt, was zu dem selektiven Ätzen eines freiliegenden äußeren Teils der Ladungseinfangstruktur 1120 führt. Nach dem Ätzen der Ladungseinfangstruktur 1120 sind Ausnehmungen an den Kanten derselben ausgebildet.Referring to 12E For example, a selective etching process on the resulting structure, for example, in accordance with that previously described in connection with 7C resulting in the selective etching of an exposed outer portion of the charge trapping structure 1120 leads. After etching the charge trapping structure 1120 are recesses formed on the edges thereof.

Bezugnehmend auf 12F wird eine Ionenimplantation an der resultierenden Struktur durchgeführt, um stark dotierte Source-/Drainbereiche 1091, 1092 des Bauelements zu bilden. Die resultierenden stark dotierten Source-/Drainbereiche 1091, 1092 sind selbstjustiert zu den Seitengateelektroden 1050. Die selbstjustierten, stark dotierten Source-/Drainbereiche 1091, 1092 können nach dem selektiven Ätzen der Ladungseinfangstruktur 1120 oder optional vor dem selektiven Ätzen derselben gebildet werden. Ein Diffusionsprozess wird zum Beispiel unter Verwendung von RTP bei einer Temperatur von ungefähr 1.000°C oder mehr während einer Zeitspanne von einigen wenigen Sekunden an der resultierenden Struktur durchgeführt, um die schwach dotierten Source-/Drainbereiche 1071, 1072 und/oder die stark dotierten Source-/Drainstrukturen 1091, 1092 weiter nach innen in den Kanalbereich diffundieren zu lassen, so dass die Seitengateelektroden 1050 mit den stark dotierten Source-/Drainbereichen 1091, 1092 überlappen.Referring to 12F For example, ion implantation on the resulting structure is performed to heavily doped source / drain regions 1091 . 1092 of the component. The resulting heavily doped source / drain regions 1091 . 1092 are self-aligned to the side gate electrodes 1050 , The self-aligned, heavily doped source / drain regions 1091 . 1092 may after the selective etching of the charge trapping structure 1120 or optionally, before the selective etching thereof. For example, a diffusion process is performed on the resulting structure using RTP at a temperature of about 1000 ° C or more for a few seconds, around the lightly doped source / drain regions 1071 . 1072 and / or the heavily doped source / drain structures 1091 . 1092 continue to diffuse inward into the channel region so that the side gate electrodes 1050 with the heavily doped source / drain regions 1091 . 1092 overlap.

Als Ergebnis des achten Verfahrens zur Herstellung eines nichtflüchtigen Speicherbauelements weist das resultierende Bauelement 1100 eine zurückgesetzte Ladungseinfangschicht auf, welche die vorstehend beschriebenen Vorteile bietet.As a result of the eighth method of manufacturing a nonvolatile memory device, the resulting device has 1100 a recessed charge trapping layer providing the advantages described above.

Claims (43)

Nichtflüchtiges Speicherbauelement mit – einem Halbleitersubstrat (310), – einem Sourcebereich (391, 371) und einem Drainbereich (392, 372) in einem oberen Teil des Substrats (310) in voneinander beabstandeten Positionen, – einer Ladungseinfangstruktur (320) auf dem Substrat (310) zwischen dem Sourcebereich (391, 371) und dem Drainbereich (392, 372) und – einer Gateelektrode (350) auf der Ladungseinfangstruktur (320), wobei – die Ladungseinfangstruktur (320) eine strukturierte Ladungseinfangschicht (330) mit einer lateralen Ausnehmung zwischen der Gateelektrode (350) und einem Teil des Sourcebereichs (391, 371) und/oder des Drainbereichs (392, 372) aufweist, durch die sie lateral gegenüber einer Seitenwand der Gateelektrode (350) zurückgesetzt ist.Non-volatile memory device having - a semiconductor substrate ( 310 ), - a source area ( 391 . 371 ) and a drain region ( 392 . 372 ) in an upper part of the substrate ( 310 ) in spaced apart positions, - a charge trapping structure ( 320 ) on the substrate ( 310 ) between the source area ( 391 . 371 ) and the drain area ( 392 . 372 ) and - a gate electrode ( 350 ) on the charge trapping structure ( 320 ), wherein - the charge trapping structure ( 320 ) a structured charge trapping layer ( 330 ) with a lateral recess between the gate electrode ( 350 ) and part of the source area ( 391 . 371 ) and / or the drain region ( 392 . 372 ), laterally opposite a side wall of the gate electrode (FIG. 350 ) is reset. Nichtflüchtiges Speicherbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Gateelektrode (350) mit einem Teil des Sourcebereichs (391, 371) und einem Teil des Drainbereichs (392, 372) überlappt.Non-volatile memory device according to claim 1, characterized in that the gate electrode ( 350 ) with a part of the source region ( 391 . 371 ) and a part of the drain region ( 392 . 372 ) overlaps. Nichtflüchtiges Speicherbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Sourcebereich (391, 371) und der Drainbereich (392, 372) jeweils einen stark dotierten Bereich (391, 392) und einen schwach dotierten Bereich (371, 372) beinhalten, wobei sich die schwach dotierten Bereiche (371, 372) von den entsprechenden stark dotierten Bereichen (391, 392) aus entlang eines oberen Teils des Substrats (310) zueinander hin erstrecken und die Gateelektrode (350) mit einem Teil der schwach dotierten Bereiche (371, 372) überlappt.Non-volatile memory device according to claim 1 or 2, characterized in that the source region ( 391 . 371 ) and the drain area ( 392 . 372 ) each have a heavily doped region ( 391 . 392 ) and a weakly doped region ( 371 . 372 ), whereby the weakly doped regions ( 371 . 372 ) of the corresponding heavily-funded areas ( 391 . 392 ) along an upper part of the substrate ( 310 ) extend towards each other and the gate electrode ( 350 ) with a part of the weakly doped regions ( 371 . 372 ) overlaps. Nichtflüchtiges Speicherbauelement nach Anspruch 3, dadurch gekennzeichnet, dass die schwach dotierten Source- und Drainbereiche (371, 372) bei der ursprünglichen Bildung selbstjustiert zu der Sourceseite und der Drainseite der Gateelektrode (350) sind.Non-volatile memory device according to claim 3, characterized in that the lightly doped source and drain regions ( 371 . 372 ) at the original formation self-aligned to the source side and the drain side of the gate electrode ( 350 ) are. Nichtflüchtiges Speicherbauelement nach Anspruch 4, dadurch gekennzeichnet, dass sich die schwach dotierten Source- und Drainbereiche (371, 372) durch einen Diffusionsprozess lateral unter eine Sourceseite beziehungsweise eine Drainseite der Gateelektrode (350) ausdehnen.Non-volatile memory device according to claim 4, characterized in that the lightly doped source and drain regions ( 371 . 372 ) by a diffusion process laterally under a source side and a drain side of the gate electrode, respectively (FIG. 350 ). Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 3 bis 5, weiter gekennzeichnet durch Seitenwandabstandshalter (380) an der Source- und der Drainseite der Gateelektrode (350), wobei die stark dotierten Source- und Drainbereiche (391, 392) bei ihrer ursprünglichen Bildung selbstjustiert zu Außenseiten der Seitenwandabstandshalter (380) sind.Non-volatile memory device according to one of claims 3 to 5, further characterized by sidewall spacers ( 380 ) at the source and drain sides of the gate electrode ( 350 ), the heavily doped source and drain regions ( 391 . 392 ) at its original formation self-aligned to outsides of the sidewall spacers ( 380 ) are. Nichtflüchtiges Speicherbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Source- und der Drainbereich (391, 371, 392, 372) bei ihrer ursprünglichen Bildung selbstjustiert zu einer Sourceseite beziehungsweise einer Drainseite der Gateelektrode (350) sind.Non-volatile memory device according to claim 1 or 2, characterized in that the source and the drain region ( 391 . 371 . 392 . 372 ) at its original formation self-aligned to a source side and a drain side of the gate electrode, respectively ( 350 ) are. Nichtflüchtiges Speicherbauelement nach Anspruch 7, dadurch gekennzeichnet, dass sich der Source- und der Drainbereich (391, 371, 392, 372) durch einen Diffusionsprozess lateral unter die Sourceseite beziehungsweise die Drainseite der Gateelektrode (350) ausdehnen.Non-volatile memory device according to claim 7, characterized in that the source and the drain region ( 391 . 371 . 392 . 372 ) by a diffusion process laterally under the source side or the drain side of the gate electrode (FIG. 350 ). Nichtflüchtiges Speicherbauelement nach Anspruch 8, dadurch gekennzeichnet, dass eine innere Kante des Source- und/oder des Drainbereichs (391, 371, 392, 372) im Wesentlichen mit einer Außenkante der strukturierten Ladungseinfangschicht (330) fluchtet.Non-volatile memory device according to claim 8, characterized in that an inner edge of the source and / or drain region ( 391 . 371 . 392 . 372 ) substantially with an outer edge of the structured charge trapping layer ( 330 ) flees. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass sich die Ausnehmung in einer Sourcebereichsseite und/oder einer Drainbereichsseite der Ladungseinfangstruktur (320) befindet.Non-volatile memory device according to one of claims 1 to 9, characterized in that the recess in a source region side and / or a drain region side of the charge trapping structure ( 320 ) is located. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 10, weiter gekennzeichnet durch ein dielektrisches Material in der Ausnehmung.nonvolatile Memory device according to one of claims 1 to 10, further characterized by a dielectric material in the recess. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass sich die Ladungseinfang struktur (820) lateral von dem Sourcebereich (871, 891) zu einer Zwischenstelle zwischen dem Sourcebereich (871, 891) und dem Drainbereich (872, 892) erstreckt und ein Gatedielektrikum (840) auf dem Substrat (310) vorgesehen ist, das sich von der Ladungseinfangstruktur (820) an der Zwischenstelle zu dem Drainbereich (872, 892) erstreckt, wobei sich die Gateelektrode (850) auf der Ladungseinfangstruktur (820) und auf dem Gatedielektrikum (840) befindet.Non-volatile memory device according to one of Claims 1 to 11, characterized in that the charge trapping structure ( 820 ) laterally of the source region ( 871 . 891 ) to an intermediate point between the source region ( 871 . 891 ) and the drain area ( 872 . 892 ) and a gate dielectric ( 840 ) on the substrate ( 310 ) provided by the charge trapping structure ( 820 ) at the intermediate point to the drain region ( 872 . 892 ), wherein the gate electrode ( 850 ) on the charge trapping structure ( 820 ) and on the gate dielectric ( 840 ) is located. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass – die Ladungseinfangstruktur eine erste und eine zweite Ladungseinfangstruktur (1020) beinhaltet, – die Gateelektrode eine erste und eine zweite Hilfsgateelektrode (1050) beinhaltet, – ein primäres Gatedielektrikum (1015) auf dem Substrat zwischen dem Sourcebereich (1071, 1091) und dem Drainbereich (1072, 1092) vorgesehen ist und – eine primäre Gateelektrode (1018) auf dem primären Gatedielektrikum (1015) vorgesehen ist, wobei – sich die erste Ladungseinfangstruktur (1020) auf dem Substrat (310) zwischen dem Sourcebereich (1071, 1091) und der primären Gateelektrode (1018) befindet, – sich die erste Hilfsgateelektrode auf der ersten Ladungseinfangstruktur (1020) befindet, – eine erste laterale Ausnehmung für die erste Ladungseinfangstruktur (1020) in der zugehörigen Ladungseinfangschicht zwischen der ersten Hilfsgateelektrode (1050) und einem Teil des Sourcebereichs vorhanden ist, – sich die zweite Ladungseinfangstruktur (1020) auf dem Substrat (310) zwischen dem Drainbereich (1072, 1092) und der primären Gateelektrode (1018) befindet, – sich die zweite Hilfsgateelektrode (1050) auf der zweiten Ladungseinfangstruktur (1020) befindet und – eine zweite laterale Ausnehmung für die zweite Ladungseinfangstruktur (1020) in der zugehörigen Ladungseinfangschicht zwischen der zweiten Hilfsgateelektrode (1050) und einem Teil des Drainbereichs (1072, 1092) vorhanden ist.Non-volatile memory device according to one of claims 1 to 12, characterized in that - the charge trapping structure has first and second charge trapping structures ( 1020 ), the gate electrode comprises a first and a second auxiliary gate electrode ( 1050 ), - a primary gate dielectric ( 1015 ) on the substrate between the source region ( 1071 . 1091 ) and the drain area ( 1072 . 1092 ) is provided and - a primary gate electrode ( 1018 ) on the primary gate dielectric ( 1015 ), wherein - the first charge trapping structure ( 1020 ) on the substrate ( 310 ) between the source area ( 1071 . 1091 ) and the primary gate electrode ( 1018 ), the first auxiliary gate electrode on the first charge trapping structure ( 1020 ), - a first lateral recess for the first charge trapping structure ( 1020 ) in the associated charge trapping layer between the first auxiliary gate electrode ( 1050 ) and a part of the source region, - the second charge trapping structure ( 1020 ) on the substrate ( 310 ) between the drain region ( 1072 . 1092 ) and the primary gate electrode ( 1018 ), - the second auxiliary gate electrode ( 1050 ) on the second charge trapping structure ( 1020 ) and - a second lateral recess for the second charge trapping structure ( 1020 ) in the associated charge trapping layer between the second auxiliary gate electrode (FIG. 1050 ) and a part of the drain region ( 1072 . 1092 ) is available. Nichtflüchtiges Speicherbauelement nach Anspruch 13, dadurch gekennzeichnet, dass die erste und die zweite Hilfsgateelektrode leitfähige laterale Abstandshalter (1050) beinhalten, die auf der ersten Ladungseinfangstruktur (1020) und der zweiten Ladungseinfangstruktur (1020) an einer Drainseite beziehungsweise einer Sourceseite der primären Gateelektrode (1018) ausgebildet sind.A non-volatile memory device according to claim 13, characterized in that the first and second auxiliary gate electrodes comprise conductive lateral spacers ( 1050 ) on the first charge trapping structure ( 1020 ) and the second charge trapping structure ( 1020 ) at a drain side and a source side of the primary gate electrode, respectively (FIG. 1018 ) are formed. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass die Ladungseinfangstruktur (320) oder wenigstens eine der ersten und der zweiten Ladungseinfangstruktur (1020) ein erstes Dielektrikum (325), ein zweites Dielektrikum (330) auf dem ersten Dielektrikum (325) und ein drittes Dielektrikum (335) auf dem zweiten Dielektrikum (330) beinhaltet.Non-volatile memory device according to ei according to claims 1 to 14, characterized in that the charge trapping structure ( 320 ) or at least one of the first and second charge trapping structures ( 1020 ) a first dielectric ( 325 ), a second dielectric ( 330 ) on the first dielectric ( 325 ) and a third dielectric ( 335 ) on the second dielectric ( 330 ) includes. Nichtflüchtiges Speicherbauelement nach Anspruch 15, dadurch gekennzeichnet, dass die laterale Ausnehmung in dem die strukturierte Ladungseinfangschicht bildenden zweiten Dielektrikum (330) ausgebildet ist.A nonvolatile memory device according to claim 15, characterized in that the lateral recess in the second dielectric forming the structured charge trapping layer ( 330 ) is trained. Nichtflüchtiges Speicherbauelement nach Anspruch 15 oder 16, dadurch gekennzeichnet, dass das erste Dielektrikum (325) ein Material beinhaltet, das aus der Gruppe ausgewählt ist, die aus Siliciumoxid und Siliciumoxynitrid besteht, und/oder das zweite Dielektrikum (330) ein Material beinhaltet, das aus der Gruppe aus gewählt ist, die aus Siliciumnitrid, Siliciumoxynitrid und einem Dielektrikum mit hohem k besteht, und/oder das dritte Dielektrikum (335) Siliciumoxid beinhaltet.Non-volatile memory device according to claim 15 or 16, characterized in that the first dielectric ( 325 ) includes a material selected from the group consisting of silica and silicon oxynitride and / or the second dielectric ( 330 ) includes a material selected from the group consisting of silicon nitride, silicon oxynitride, and a high-k dielectric, and / or the third dielectric ( 335 ) Includes silica. Nichtflüchtiges Speicherbauelement nach Anspruch 15 oder 17, dadurch gekennzeichnet, dass die erste und die zweite Ausnehmung in dem die strukturierte Ladungseinfangschicht bildenden zweiten Dielektrikum (330) der ersten beziehungsweise der zweiten Ladungseinfangstruktur (1020) ausgebildet sind.A nonvolatile memory device according to claim 15 or 17, characterized in that the first and the second recesses are formed in the second dielectric (13) forming the structured charge trapping layer. 330 ) of the first and the second charge trapping structure ( 1020 ) are formed. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, dass die Ladungseinfangstruktur (320) oder wenigstens eine der ersten und der zweiten Ladungseinfangstruktur (1130b) eine Quantenpunktstruktur beinhalten, die ein erstes Dielektrikum, ein Quantenpunktfeld auf dem ersten Dielektrikum und ein zweites Dielektrikum auf dem Quantenpunktfeld beinhaltet.Non-volatile memory device according to one of Claims 1 to 18, characterized in that the charge trapping structure ( 320 ) or at least one of the first and second charge trapping structures ( 1130b ) include a quantum dot structure including a first dielectric, a quantum dot field on the first dielectric, and a second dielectric on the quantum dot field. Nichtflüchtiges Speicherbauelement nach Anspruch 19, dadurch gekennzeichnet, dass das erste Dielektrikum ein Material beinhaltet, das aus der Gruppe ausgewählt ist, die aus Siliciumoxid und Siliciumoxynitrid besteht, und/oder das Quantenpunktfeld Quantenpunkte eines Typs beinhaltet, der aus der Gruppe ausgewählt ist, die aus Polysilicium-Quantenpunkten und Siliciumnitrid-Quantenpunkten besteht, und/oder das zweite Dielektrikum Siliciumoxid beinhaltet.nonvolatile Memory device according to claim 19, characterized in that the first dielectric includes a material selected from the group selected is composed of silicon oxide and silicon oxynitride, and / or the quantum dot field includes quantum dots of a type derived from the Group selected is composed of polysilicon quantum dots and silicon nitride quantum dots consists, and / or the second dielectric includes silicon oxide. Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 13 bis 20, weiter gekennzeichnet durch ein dielektrisches Material in der ersten und der zweiten Ausnehmung.nonvolatile Memory device according to one of claims 13 to 20, further characterized by a dielectric material in the first and second recesses. Verfahren zur Herstellung eines nichtflüchtigen Speicherbauelements, mit folgenden Schritten: – Bereitstellen einer Ladungseinfangstruktur (320) mit einer Ladungseinfangschicht (330) auf einem Halbleitersubstrat (310), – Bereitstellen einer Gateelektrode (350) auf der Ladungseinfangstruktur (320), – selektives Ätzen wenigstens einer freiliegenden äußeren Kante der Ladungseinfangschicht (330), um wenigstens eine laterale Ausnehmung der Ladungseinfangschicht zwischen dem Halbleitersubstrat (310) und der Gateelektrode (350) zu bilden, und – Bilden eines Sourcebereichs (391, 371) und eines Drainbereichs (392, 372) in dem Halbleitersubstrat (310) unter Verwendung der Gateelektrode (350) als Ionenimplantationsmaske.A method of manufacturing a nonvolatile memory device, comprising the steps of: - providing a charge trapping structure ( 320 ) with a charge trapping layer ( 330 ) on a semiconductor substrate ( 310 ), - providing a gate electrode ( 350 ) on the charge trapping structure ( 320 ), - selectively etching at least one exposed outer edge of the charge trapping layer ( 330 ) to form at least one lateral recess of the charge trapping layer between the semiconductor substrate ( 310 ) and the gate electrode ( 350 ), and - forming a source region ( 391 . 371 ) and a drain region ( 392 . 372 ) in the semiconductor substrate ( 310 ) using the gate electrode ( 350 ) as ion implantation mask. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass das Bereitstellen einer Ladungseinfangstruktur (320) und das Bereitstellen einer Gateelektrode (350) beinhaltet: – Bereitstellen einer Ladungseinfangschicht (330) auf dem Halbleitersubstrat (310), – Bereitstellen einer Gateelektrodenschicht auf der Ladungseinfangschicht und – Strukturieren der Gateelektrodenschicht und der Ladungseinfangschicht (330), um die Gateelektrode (350) und die Ladungseinfangstruktur (320) zu bilden.A method according to claim 22, characterized in that the provision of a charge trapping structure ( 320 ) and providing a gate electrode ( 350 ) includes: providing a charge trapping layer ( 330 ) on the semiconductor substrate ( 310 ), - providing a gate electrode layer on the charge trapping layer, and - structuring the gate electrode layer and the charge trapping layer ( 330 ) to the gate electrode ( 350 ) and the charge trapping structure ( 320 ) to build. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass das Bereitstellen einer Ladungseinfangstruktur (820) und das Bereitstellen einer Gateelektrode (850) umfasst: – Bereitstellen einer Ladungseinfangschicht (830a) auf dem Halbleitersubstrat (310), – Strukturieren der Ladungseinfangschicht (830a), um eine Ladungseinfangstruktur (820) zu bilden, die sich auf dem Substrat (310) zwischen dem Sourcebereich (891, 871) und einer Zwischenstelle zwischen dem Sourcebereich (891, 871) und dem Drainbereich (892, 872) erstreckt, – Bereitstellen eines Gatedielektrikums (840) auf dem Substrat (310), das sich von der Ladungseinfangstruktur (820) an der Zwischenstelle zu dem Drainbereich (892, 872) erstreckt, – Bereitstellen einer Gateelektrodenschicht auf der Ladungseinfangstruktur (820) und auf dem Gatedielektrikum (840) und – Strukturieren der Gateelektrodenschicht zur Bildung der Gateelektrode (850) und Strukturieren des Gatedielektrikums (840).A method according to claim 22, characterized in that the provision of a charge trapping structure ( 820 ) and providing a gate electrode ( 850 ) comprises: providing a charge trapping layer ( 830a ) on the semiconductor substrate ( 310 ), - structuring the charge trapping layer ( 830a ) to form a charge trapping structure ( 820 ) that form on the substrate ( 310 ) between the source area ( 891 . 871 ) and an intermediate point between the source region ( 891 . 871 ) and the drain area ( 892 . 872 ), - providing a gate dielectric ( 840 ) on the substrate ( 310 ), different from the charge trapping structure ( 820 ) at the intermediate point to the drain region ( 892 . 872 ), - providing a gate electrode layer on the charge trapping structure ( 820 ) and on the gate dielectric ( 840 ) and - structuring the gate electrode layer to form the gate electrode ( 850 ) and structuring the gate dielectric ( 840 ). Verfahren nach einem der Ansprüche 22 bis 24, dadurch gekennzeichnet, dass das Bilden eines Sourcebereichs (391, 371) und eines Drainbereichs (392, 372) nach dem selektiven Ätzen der Ladungseinfangschicht (330) durchgeführt wird.Method according to one of claims 22 to 24, characterized in that the formation of a source region ( 391 . 371 ) and a drain region ( 392 . 372 ) after the selective etching of the charge trapping layer ( 330 ) is carried out. Verfahren nach einem der Ansprüche 22 bis 24, dadurch gekennzeichnet, dass das Bilden eines Sourcebereichs (391, 371) und eines Drainbereichs (392, 372) vor dem selektiven Ätzen der Ladungseinfangschicht (330) durchgeführt wird.Method according to one of claims 22 to 24, characterized in that forming a Source area ( 391 . 371 ) and a drain region ( 392 . 372 ) before the selective etching of the charge trapping layer ( 330 ) is carried out. Verfahren nach einem der Ansprüche 22 bis 26, weiter gekennzeichnet durch ein Diffundieren des Sourcebereichs (391, 371) und des Drainbereichs (392, 372), so dass die Gateelektrode (350) mit dem Sourcebereich (391, 371) und dem Drainbereich (392, 372) überlappt.Method according to one of claims 22 to 26, further characterized by diffusing the source region ( 391 . 371 ) and the drain region ( 392 . 372 ), so that the gate electrode ( 350 ) with the source area ( 391 . 371 ) and the drain area ( 392 . 372 ) overlaps. Verfahren nach Anspruch 27, dadurch gekennzeichnet, dass das Diffundieren durchgeführt wird, bis eine innere Kante des Source- und/oder des Drainbereichs (391, 371, 392, 372) im Wesentlichen mit einer äußeren Kante der Ladungseinfangschicht (330) fluchtet.Method according to claim 27, characterized in that the diffusion is carried out until an inner edge of the source and / or drain region ( 391 . 371 . 392 . 372 ) substantially with an outer edge of the charge trapping layer ( 330 ) flees. Verfahren nach einem der Ansprüche 22 bis 28, dadurch gekennzeichnet, dass das selektive Ätzen eine Ausnehmung an einer Sourcebereichsseite und/oder einer Drainbereichsseite der Ladungseinfangschicht (330) bildet.Method according to one of claims 22 to 28, characterized in that the selective etching a recess on a source region side and / or a drain region side of the charge trapping layer ( 330 ). Verfahren nach Anspruch 29, weiter gekennzeichnet durch das Anbringen einer Photoresiststruktur (510) auf einem Drainseitenbereich der Gateelektrode (350b) vor einem selektiven Ätzen, die sich über eine Drainseitenwand der Gateelektrode (350b) hinweg zu dem Drainbereich (392, 372) hin erstreckt, um ein Ätzen einer Drainbereichsseite der Ladungseinfangschicht (530c) zu verhindern.The method of claim 29, further characterized by attaching a photoresist pattern ( 510 ) on a drain side region of the gate electrode (FIG. 350b ) before a selective etching, which extends over a drain side wall of the gate electrode ( 350b ) to the drain region ( 392 . 372 ) to etch a drain region side of the charge trapping layer (FIG. 530c ) to prevent. Verfahren nach einem der Ansprüche 22 bis 30, dadurch gekennzeichnet, dass das Bilden des Sourcebereichs und des Drainbereichs beinhaltet: – Bilden eines schwach dotierten Sourcebereichs (391) und eines schwach dotierten Drainbereichs (392) in dem Halbleitersubstrat (310) unter Verwendung der Gateelektrode (350) als einer ersten Ionenimplantationsmaske, – Bilden von lateralen Abstandshaltern (380) auf Seitenwänden der Gateelektrode (350) und – Bilden eines stark dotierten Sourcebereichs (371) und eines stark dotierten Drainbereichs (372) in dem Halbleitersubstrat (310) unter Verwendung der lateralen Abstandshalter (380) als einer zweiten Ionenimplantationsmaske.Method according to one of claims 22 to 30, characterized in that forming the source region and the drain region includes: - forming a lightly doped source region ( 391 ) and a weakly doped drain region ( 392 ) in the semiconductor substrate ( 310 ) using the gate electrode ( 350 ) as a first ion implantation mask, - forming lateral spacers ( 380 ) on side walls of the gate electrode ( 350 ) and - forming a heavily doped source region ( 371 ) and a heavily doped drain region ( 372 ) in the semiconductor substrate ( 310 ) using the lateral spacers ( 380 ) as a second ion implantation mask. Verfahren nach Anspruch 31, weiter gekennzeichnet durch ein Diffundieren des schwach dotierten Sourcebereichs (391) und des schwach dotierten Drainbereichs (371), so dass die Gateelektrode (350) mit dem schwach dotierten Sourcebereich (391) und dem schwach dotierten Drainbereich (371) überlappt.The method of claim 31, further characterized by diffusing the lightly doped source region ( 391 ) and the lightly doped drain region ( 371 ), so that the gate electrode ( 350 ) with the lightly doped source region ( 391 ) and the weakly doped drain region ( 371 ) overlaps. Verfahren nach einem der Ansprüche 22 bis 32, dadurch gekennzeichnet, dass das Bereitstellen der Ladungseinfangstruktur (320) ein Bereitstellen einer ersten dielektrischen Schicht (325), ein Bereitstellen einer zweiten dielektrischen Schicht (330) auf der ersten dielektrischen Schicht (325) und ein Bereitstellen einer dritten dielektrischen Schicht (335) auf der zweiten dielektrischen Schicht (330) umfasst.Method according to one of claims 22 to 32, characterized in that the provision of the charge trapping structure ( 320 ) providing a first dielectric layer ( 325 ), providing a second dielectric layer ( 330 ) on the first dielectric layer ( 325 ) and providing a third dielectric layer ( 335 ) on the second dielectric layer ( 330 ). Verfahren nach Anspruch 33, dadurch gekennzeichnet, dass die erste dielektrische Schicht (325) ein Material beinhaltet, das aus der Gruppe ausgewählt wird, die aus Siliciumoxid und Siliciumoxynitrid besteht, und/oder dass die zweite dielektrische Schicht (330) ein Material beinhaltet, das aus der Gruppe ausgewählt wird, die aus Siliciumnitrid, Siliciumoxynitrid und einem Dielektrikum mit hohem k besteht, und/oder dass die dritte dielektrische Schicht (335) ein Siliciumoxid beinhaltet.A method according to claim 33, characterized in that the first dielectric layer ( 325 ) comprises a material selected from the group consisting of silicon oxide and silicon oxynitride and / or the second dielectric layer ( 330 ) comprises a material selected from the group consisting of silicon nitride, silicon oxynitride, and a high-k dielectric, and / or the third dielectric layer ( 335 ) includes a silica. Verfahren nach einem der Ansprüche 22 bis 32, dadurch gekennzeichnet, dass das Bereitstellen der Ladungseinfangstruktur ein Bereitstellen einer ersten dielektrischen Schicht, ein Bereitstellen eines Quantenpunktfeldes auf der ersten dielektrischen Schicht und ein Bereitstellen einer zweiten dielektrischen Schicht auf dem Quantenpunktfeld umfasst.Method according to one of claims 22 to 32, characterized providing the charge trapping structure provides a first dielectric layer, providing a quantum dot field on the first dielectric layer and providing a second dielectric layer on the quantum dot field comprises. Verfahren nach Anspruch 35, dadurch gekennzeichnet, dass die erste dielektrische Schicht ein Material beinhaltet, das aus der Gruppe ausgewählt wird, die aus Siliciumoxid und Siliciumoxynitrid besteht, und/oder das Quantenpunktfeld Quantenpunkte ei nes Typs beinhaltet, die aus der Gruppe ausgewählt werden, die aus Polysilicium-Quantenpunkten und Siliciumnitrid-Quantenpunkten besteht, und/oder die zweite dielektrische Schicht ein Siliciumoxid beinhaltet.Process according to claim 35, characterized in that the first dielectric layer includes a material that selected from the group is made of silicon oxide and silicon oxynitride, and / or the quantum dot field contains quantum dots of a type that consist of the group selected consisting of polysilicon quantum dots and silicon nitride quantum dots and / or the second dielectric layer is a silicon oxide includes. Verfahren zur Herstellung eines nichtflüchtigen Speicherbauelements, mit folgenden Schritten: – Bereitstellen eines primären Gatedielektrikums (1015) auf einem Halbleitersubstrat (310), – Bereitstellen einer primären Gateelektrode (1018) auf dem primären Gatedielektrikum (1015), – Bereitstellen einer Ladungseinfangstruktur (1020) mit einer strukturierten Ladungseinfangschicht (103b) auf der primären Gateelektrode (1018) und auf dem Halbleitersubstrat (310), – Bereitstellen einer ersten und einer zweiten Hilfsgateelektrode (1050) an einer ersten und einer zweiten Seitenwand der primären Gateelektrode (1018) auf dem primären Gatedielektrikum (1015), – selektives Ätzen von wenigstens einer freiliegenden Außenkante der Ladungseinfangschicht (1030b), um eine erste laterale Ausnehmung derselben zwischen dem Halbleitersubstrat (310) und der ersten Hilfsgateelektrode (1050) zu bilden, und – Bereitstellen eines Sourcebereichs (1071, 1091) und eines Drainbereichs (1072, 1092) in dem Halbleitersubstrat (310) unter Verwendung der primären Gateelektrode (1018) und der zweiten Hilfsgateelektrode (1050) als Ionenimplantationsmaske.A method of manufacturing a nonvolatile memory device, comprising the steps of: providing a primary gate dielectric ( 1015 ) on a semiconductor substrate ( 310 ), - providing a primary gate electrode ( 1018 ) on the primary gate dielectric ( 1015 ), - providing a charge trapping structure ( 1020 ) with a structured charge trapping layer ( 103b ) on the primary gate electrode ( 1018 ) and on the semiconductor substrate ( 310 ), - providing a first and a second auxiliary gate electrode ( 1050 ) at a first and a second side wall of the primary gate electrode ( 1018 ) on the primary gate dielectric ( 1015 ), - selective etching of at least one exposed outer edge of the charge trapping layer ( 1030b ), a first lateral recess of the same between the semiconductor substrate ( 310 ) and the first auxiliary gate electrode ( 1050 ), and - providing a source region ( 1071 . 1091 ) and a drain region ( 1072 . 1092 ) in the semiconductor substrate ( 310 ) using the primary gate electrode ( 1018 ) and the second auxiliary gate electrode ( 1050 ) as ion implantation mask. Verfahren nach Anspruch 37, dadurch gekennzeichnet, dass das selektive Ätzen des Weiteren eine zweite Ausnehmung zwischen dem Halbleitersubstrat (310) und der zweiten Hilfsgateelektrode (1050) bildet.A method according to claim 37, characterized in that the selective etching further comprises a second recess between the semiconductor substrate (12). 310 ) and the second auxiliary gate electrode ( 1050 ). Verfahren nach Anspruch 37 oder 38, dadurch gekennzeichnet, dass die Bereitstellung der ersten und der zweiten Hilfsgateelektrode (1050) sowie des Source- und des Drainbereichs (1071, 1091, 1072, 1092) beinhaltet: – Bilden eines ersten und eines zweiten lateralen Abstandshalters aus einem leitfähigen Material auf der Ladungseinfangstruktur (1020) an Seitenwänden der primären Gateelektrode (1018), wobei der erste und der zweite laterale Abstandshalter die erste beziehungsweise die zweite Hilfsgateelektrode (1050) beinhalten, und – Bilden des Sourcebereichs (1071, 1091) und des Drainbereichs (1071, 1092) in dem Halbleitersubstrat (310) unter Verwendung der primären Gateelektrode (1018) und des ersten und des zweiten lateralen Abstandshalters als Ionenimplantationsmaske.A method according to claim 37 or 38, characterized in that the provision of the first and second auxiliary gate electrodes ( 1050 ) and the source and drain regions ( 1071 . 1091 . 1072 . 1092 ) includes: - forming a first and a second lateral spacer of a conductive material on the charge trapping structure ( 1020 ) on side walls of the primary gate electrode ( 1018 ), wherein the first and the second lateral spacers the first and the second auxiliary gate electrode ( 1050 ), and - forming the source region ( 1071 . 1091 ) and the drain region ( 1071 . 1092 ) in the semiconductor substrate ( 310 ) using the primary gate electrode ( 1018 ) and the first and second lateral spacers as the ion implantation mask. Verfahren nach einem der Ansprüche 37 bis 39, dadurch gekennzeichnet, dass das Bereitstellen der Ladungseinfangstruktur (1020) beinhaltet: – Bereitstellen einer ersten dielektrischen Schicht (1025a), – Bereitstellen einer zweiten dielektrischen Schicht (1030a) auf der ersten dielektrischen Schicht (1025a) und – Bereitstellen einer dritten dielektrischen Schicht (1035a) auf der zweiten dielektrischen Schicht (1030a), – wobei die erste dielektrische Schicht (1025a) ein Material beinhaltet, das aus der Gruppe ausgewählt wird, die aus Siliciumoxid und Siliciumoxynitrid besteht, – wobei die zweite dielektrische Schicht (1030a) ein Material beinhaltet, das aus der Gruppe ausgewählt wird, die aus Siliciumnitrid, Siliciumoxynitrid und einem Dielektrikum mit hohem k besteht, und – wobei die dritte dielektrische Schicht (1035a) ein Siliciumoxid beinhaltet.Method according to one of claims 37 to 39, characterized in that the provision of the charge trapping structure ( 1020 ) includes: providing a first dielectric layer ( 1025a ), - providing a second dielectric layer ( 1030a ) on the first dielectric layer ( 1025a ) and - providing a third dielectric layer ( 1035a ) on the second dielectric layer ( 1030a ), - wherein the first dielectric layer ( 1025a ) comprises a material selected from the group consisting of silicon oxide and silicon oxynitride, - the second dielectric layer ( 1030a ) includes a material selected from the group consisting of silicon nitride, silicon oxynitride, and a high-k dielectric, and wherein the third dielectric layer ( 1035a ) includes a silica. Verfahren nach einem der Ansprüche 33 bis 36 und 40, dadurch gekennzeichnet, dass durch das selektive Ätzen die Ausnehmung in der zweiten dielektrischen Schicht (1030a) gebildet wird.Method according to one of claims 33 to 36 and 40, characterized in that by selective etching, the recess in the second dielectric layer ( 1030a ) is formed. Verfahren nach einem der Ansprüche 37 bis 39, dadurch gekennzeichnet, dass das Bereitstellen der Ladungseinfangstruktur (1020) beinhaltet: – Bereitstellen einer ersten dielektrischen Schicht (1125a), – Bereitstellen eines Quantenpunktfeldes (1130a) auf der ersten dielektrischen Schicht und – Bereitstellen einer zweiten dielektrischen Schicht (1135a) auf dem Quantenpunktfeld, – wobei die erste dielektrische Schicht (1125a) ein Material beinhaltet, das aus der Gruppe ausgewählt wird, die aus Siliciumoxid und Siliciumoxynitrid besteht, – wobei das Quantenpunktfeld (1130a) Quantenpunkte eines Typs beinhaltet, der aus der Gruppe ausgewählt wird, die aus Polysilicium-Quantenpunkten und Siliciumnitrid-Quantenpunkten besteht, und – wobei die zweite dielektrische Schicht (1135a) ein Siliciumoxid beinhaltet.Method according to one of claims 37 to 39, characterized in that the provision of the charge trapping structure ( 1020 ) includes: providing a first dielectric layer ( 1125a ), - providing a quantum dot field ( 1130a ) on the first dielectric layer and - providing a second dielectric layer ( 1135a ) on the quantum dot field, - wherein the first dielectric layer ( 1125a ) includes a material selected from the group consisting of silicon oxide and silicon oxynitride, - wherein the quantum dot field ( 1130a ) Includes quantum dots of a type selected from the group consisting of polysilicon quantum dots and silicon nitride quantum dots, and wherein the second dielectric layer ( 1135a ) includes a silica. Verfahren nach einem der Ansprüche 22 bis 42, weiter gekennzeichnet durch das Bereitstellen eines dielektrischen Materials in der Ausnehmung.A method according to any one of claims 22 to 42, further characterized by providing a dielectric material in the recess.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158093A (en) * 2005-12-06 2007-06-21 Sony Corp Nonvolatile semiconductor memory device, and manufacturing method thereof
JP5205011B2 (en) 2007-08-24 2013-06-05 ルネサスエレクトロニクス株式会社 Nonvolatile semiconductor device and manufacturing method thereof
JP4599421B2 (en) * 2008-03-03 2010-12-15 株式会社東芝 Semiconductor device and manufacturing method thereof
JP2011071334A (en) * 2009-09-25 2011-04-07 Toshiba Corp Nonvolatile semiconductor memory device
JP2013058810A (en) * 2012-12-27 2013-03-28 Renesas Electronics Corp Nonvolatile semiconductor device and manufacturing method of the same
JP6510289B2 (en) * 2015-03-30 2019-05-08 ルネサスエレクトロニクス株式会社 Semiconductor device and method of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030198086A1 (en) * 2002-04-18 2003-10-23 Shoji Shukuri Semiconductor integrated circuit device and a method of manufacturing the same
US20040021172A1 (en) * 2001-12-20 2004-02-05 Advanced Micro Devices, Inc. Fully isolated dielectric memory cell structure for a dual bit nitride storage device and process for making same
US6756271B1 (en) * 2002-03-12 2004-06-29 Halo Lsi, Inc. Simplified twin monos fabrication method with three extra masks to standard CMOS

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06318709A (en) * 1993-03-12 1994-11-15 Citizen Watch Co Ltd Nonvolatile semiconductor storage device and its manufacture
JP4923321B2 (en) * 2000-09-12 2012-04-25 ソニー株式会社 Method of operating nonvolatile semiconductor memory device
US6531350B2 (en) * 2001-02-22 2003-03-11 Halo, Inc. Twin MONOS cell fabrication method and array organization
JP2004303918A (en) * 2003-03-31 2004-10-28 Renesas Technology Corp Semiconductor device and method of manufacturing the same
JP2005064178A (en) * 2003-08-11 2005-03-10 Renesas Technology Corp Semiconductor device and manufacturing method therefor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040021172A1 (en) * 2001-12-20 2004-02-05 Advanced Micro Devices, Inc. Fully isolated dielectric memory cell structure for a dual bit nitride storage device and process for making same
US6756271B1 (en) * 2002-03-12 2004-06-29 Halo Lsi, Inc. Simplified twin monos fabrication method with three extra masks to standard CMOS
US20030198086A1 (en) * 2002-04-18 2003-10-23 Shoji Shukuri Semiconductor integrated circuit device and a method of manufacturing the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Lusky, E. [u.a.]: Characterization of Channel Hot Electron Injection by the Subthreshold Slope of NROM Device. In: IEEE Electron Device Letters, Bd. 22, Nr. 11, Nov. 2001, S. 556-558 *

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