DE102005035648B4 - Verfahren zur Herstellung eines Hochleistungsbauelements - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 27
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000002019 doping agent Substances 0.000 claims abstract description 14
- 238000005468 ion implantation Methods 0.000 claims abstract description 13
- 238000000151 deposition Methods 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 230000007547 defect Effects 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 11
- 238000000137 annealing Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 70
- 238000009792 diffusion process Methods 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000013078 crystal Substances 0.000 description 7
- 238000002513 implantation Methods 0.000 description 6
- 235000012431 wafers Nutrition 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 210000000746 body region Anatomy 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 241000881711 Acipenser sturio Species 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000005280 amorphization Methods 0.000 description 1
- 238000003287 bathing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000003094 perturbing effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02491—Conductive materials
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
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Abstract
Verfahren zur Herstellung einer n- oder p-Emitterschicht in einem ein kristallines Substrat aufweisenden Halbleiterkörper eines Leistungs- oder Hochleistungsbauelement, umfassend die folgenden Schritte:
– Abscheiden einer amorphen Siliziumschicht auf das kristalline Substrat des Halbleiterkörpers,
– Zuführen von Dotierstoffen in die amorphe Siliziumschicht, und
– Ausheizen einer so erhaltenen Struktur bei einer Temperatur im Bereich von 300 bis 450°C,
dadurch gekennzeichnet, dass
nach dem Abscheiden der amorphen Siliziumschicht diese Schicht durch Ionenimplantation dotiert wird.
– Abscheiden einer amorphen Siliziumschicht auf das kristalline Substrat des Halbleiterkörpers,
– Zuführen von Dotierstoffen in die amorphe Siliziumschicht, und
– Ausheizen einer so erhaltenen Struktur bei einer Temperatur im Bereich von 300 bis 450°C,
dadurch gekennzeichnet, dass
nach dem Abscheiden der amorphen Siliziumschicht diese Schicht durch Ionenimplantation dotiert wird.
Description
- Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer n- oder p-Emitterschicht in einem ein kristallines Substrat aufweisenden Halbleiterkörper eines Leistungs- oder Hochleistungsbauelements nach dem Oberbegriff des Patentanspruches 1.
- Einer der Schlüsselschritte in der Halbleitertechnologie ist die reproduzierbare, räumlich definierte Dotierung eines Halbleitersubstrats. Halbleiterbauelemente weisen pn-Übergänge, die aus verschieden dotierten Kristallbereichen eines Halbleitersubstrats bestehen, auf. Um die entsprechenden n- bzw. p-leitenden Zonen in einem Siliziumsubstrat zu erzeugen, müssen Dotieratome mit genau vorgegebener Konzentration in ganz bestimmte Kristallbereiche eingebracht werden. Die wichtigsten technischen Verfahren zur Dotierung, mit denen sich kleine Abmessungen und geringe Konzentrationsschwankungen realisieren lassen, sind Diffusion und Ionenimplantation.
- Das Diffusionsverfahren ist das älteste Verfahren, das zur Dotierung von Siliziumsubstraten eingesetzt worden ist. Die wesentlichen Vorteile des Verfahrens sind eine einfache Prozessführung und preiswerte Fertigungsgeräte. Deshalb ist die Diffusion aus chemischen Quellen die kostengünstigste Möglichkeit, dotierte Zonen in Silizium herzustellen.
- Ein Nachteil des Diffusionsverfahrens liegt in der Ungenauigkeit der Dotierstoffdosierung. Durch Verwendung von Feststoffdotierquellen können diese Schwankungen zwar innerhalb eines Fertigungsloses reduziert werden. Die Reproduzierbarkeit der Dotierergebnisse reicht jedoch nicht aus, um flache, niedrig dotierte Zonen zu erzeugen, mit denen die heute üblichen Bauelementeabmessungen im Mikrometer-Bereich realisiert werden.
- Ein weiterer Nachteil des Diffusionsverfahrens ist die hohe Temperatur, die notwendig ist, um die Dotierstoffe in das Substrat einzubringen. Bei der Herstellung von vielen Bauelementen darf ein bestimmtes Temperaturbudget nicht überschritten werden, da oberhalb einer bestimmten Temperatur die Eigenschaften der schon hergestellten Schichten verschlechtert werden.
- Die oben genannten Nachteile des Diffusionsverfahrens haben dazu geführt, dass die Diffusion weitgehend durch die Ionenimplantation verdrängt worden ist, die eine genaue Dosierung des Dotierstoffes ermöglicht.
- Die Ionenimplantation hat Vorteile gegenüber der Dotierung durch Diffusion aus chemischen Quellen. Die besonderen Vorzüge liegen in der wesentlich höheren Genauigkeit und der stark verbesserten Reproduzierbarkeit der Dotierung. Außerdem lassen sich die Verläufe von implantierten Dotierstoffprofilen über die Implantationsenergie flexibel einstellen. Werden mehrere Implantationen mit verschiedener Dosis und Energie überlagert, ergeben sich weitere Variationsmöglichkeiten. Mit der Implantationstechnik lassen sich deshalb Bauelemente mit feineren Strukturen bei geringeren Bauelementabständen realisieren. Deshalb wird die Ionenimplantation als Methode der Wahl zur Anbringung von Dotierstoffen in ein Halbleitersubstrat bei der Herstellung von Leistungsbauelementen und Hochleistungsbauelementen eingesetzt.
- Im Nachfolgenden werden die Leistungsbauelemente als Elemente definiert, die in der Automobil- und Industrieelektronik verwendet werden und mindestens eine Komponente aufweisen, die zum Schalten von Spannungen und Strömen vorgesehen ist. Der Spannungs- und Strombereich solcher Leistungs- bzw. Hochleistungsbauelemente liegt in einem Bereich von 5 V–6500 V pro Bauelement und Stromstärken von wenigen mA bis mehreren hundert Ampere pro Bauelement.
- Die Leistungs- bzw. Hochleitungsbauelemente weisen relativ kleine Abmessungen auf, so dass eine reproduzierbare und vordefinierte Dotierung des Siliziumsubstrats unerlässlich ist. Ein großes Problem bei Leistungs- und Hochleistungsdioden und bei bipolaren Transistoren ist die Herstellung von p- bzw. n-Emitterschichten. Im Nachfolgenden wird als Beispiel für die Herstellung eines Hochleistungsbauelements die Herstellung von bipolaren Transistoren mit isoliertem Gate erörtert.
- Ein Bipolartransistor mit isoliertem Gate (IGBT) besteht wenigstens aus einer Zone eines ersten Leitungstyps (Emitterschicht), einem Bereich (Driftzone) des zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps, einem Bodybereich des ersten Leitungstyps, in dem Wannenzonen des zweiten Leitungstyps eingebettet sind, und einer durch eine Isolierschicht beabstandeten Gateelektrode oberhalb der Wannenzone.
- Der Aufbau eines IGBT gemäß dem Stand der Technik wird durch
1 veranschaulicht. -
1 zeigt einen so genannten Field-Stop-IGBT (FS-IGBT), bei dem die Driftzone n-dotiert ist, während der Bodybereich, der näher an der Waferoberfläche liegt, p-dotiert ist. In dem Bodybereich ist eine n+-dotierte Wannenzone eingebettet, und auf der Waferoberseite ist eine durch eine Isolierschicht, aus zum Beispiel Siliziumdioxid, beabstandete Gateelektrode angeordnet, die das Kanalgebiet überdeckt. Auf der Waferunterseite befindet sich eine p-Emitterschicht, die den Kollektor kontaktiert. Wie in der1 gezeigt, weist der IGBT auch eine Feldstopp-Schicht auf, die zwischen der Driftzone und der p-Emitterschicht angeordnet ist und die für die Funktionsweise eines IGBTs nicht zwingend notwendig ist. Es sind außerdem weitere Variationen eines IGBTs möglich, wie zum Beispiel Punch-Through-IGBTs (PT-IGBT), bei denen die Driftzonen in mehrere unterschiedlich dotierte n-Gebiete unterteilt sind. Eine weitere mögliche Variation besteht darin, dass die Dotierungen umgekehrt gestaltet sind, so dass aus der in der1 bezeichneten p-Emitterschicht eine n-Emitterschicht wird und die Driftzone p-Dotierung aufweist. - Die Herstellung eines IGBTs erfolgt typischerweise derart, dass auf einem kristallinen Substrat aus dotiertem Silizium weitere Schichten epitaktisch abgeschieden werden. Das Substrat zum Herstellen eines IGBTs kann dabei ein p+-Siliziumsubstrat mit einer hohen Konzentration eines Elements der Gruppe III des Periodensystems (z. B: Bor oder Aluminium) oder ein n+-Siliziumsubstrat sein.
- Wenn das p+-Substrat bei der Herstellung eines IGBTs verwendet wird, muss die Rückseite des Substrats durch Abscheidung von beispielsweise einer Siliziumoxidschicht geschützt werden, um das Verdampfen der Störatome zu verhindern. Auf ein solches Substrat werden dann eine oder mehrere n-dotierte Schichten epitaktisch abgeschieden, und anschließend wird die Rückseite des p+-Substrats bearbeitet und/oder poliert, um die Siliziumoxidschicht zu entfernen und gegebenenfalls die Dicke der p+-Schicht zu vermindern. Bei dieser Ausführungsform ist die p-Emitterschicht schon im Substrat von Anfang an vorhanden.
- Ein Nachteil bei der Verwendung eines p+-dotierten Substrats bei der Herstellung von IGBTs besteht aber darin, dass als p-Dotierung üblicherweise Bor verwendet wird, das während des epitaktischen Aufwachsens der n-Schichten verdampft und in diese n-Schichten eindiffundieren kann, wodurch die genaue Steuerung des spezifischen Widerstands der n-Epischichten unmöglich wird, so dass Halbleitervorrichtungen mit definierten elektrischen Eigenschaften nur sehr schwer herzustellen sind.
- Deshalb wird bei der Herstellung von IGBTs üblicherweise ein n-dotiertes Substrat verwendet, und erst nachdem die Bodyzone und die Emitter- und Gateelektrode strukturiert wurden, wird eine p-Emitterschicht durch Dotierung des Substrats hergestellt.
- Für die Dotierung des Substrats, um die p-Emitterschicht herzustellen, stehen verschiedene Techniken, wie zum Beispiel Dotierung durch Diffusion oder durch Ionenimplantation, zur Verfügung.
- Wie schon erwähnt, hat die Ionenimplantation mehrere praktische Vorteile gegenüber einer Dotierung durch Diffusion, da sie eine wesentlich höhere Genauigkeit und eine bessere Reproduzierbarkeit liefert.
- Bei der Ionenimplantation werden in einer Ionenimplantationsanlage in einer Ionenquelle aus einer gasförmigen Verbindung oder aus verdampftem elementaren Dotierstoff Dotierionen erzeugt. Diese Dotierionen werden beschleunigt, sie treten dann als Strahl aus dem Beschleuniger aus, und sie werden rasterförmig über die zu dotierende Substratoberfläche gelenkt. Bei ausreichender Energie durchdringen die Ionen die Halbleiteroberfläche und verlieren durch Stöße mit Gitterbestandteilen sukzessive Bewegungsenergie, bis sie zur Ruhe kommen.
- Durch die hohe Energie, die die Ionen aufweisen, werden Schäden im Kristallgitter verursacht, die einerseits zu verstärkten Streuprozessen beim Ladungstransport führen und andererseits als Rekombinationszentren wirken. Bei hinreichender Verdichtung der Ionenstrahlen wird eine kritische Dosis erreicht, die zur Amorphisierung der gesamten implantierten Schicht führt. Außerdem gelangen die meisten der implantierten Ionen nicht auf Gitterplätze, sondern kommen im Zwischengitter zur Ruhe, so dass, auch wenn ein Kristallgitter noch vorhanden ist, die implantierten Ionen auf Gitterplätze gebracht werden müssen, um elektrisch als Donator oder als Akzeptor wirken zu können; das heißt, die implantierten Ionen müssen noch aktiviert werden.
- Die Beseitigung der Störstellen bzw. die Restaurierung der gesamten Kristallstruktur und der Einbau der Dotieratome in die Gitterplätze lassen sich zu einem einzigen Prozessschritt zusammenfassen, bei dem die implantierten Siliziumscheiben bei erhöhter Temperatur im Diffusionsofen ausgeheizt werden. Beim Ausheizen werden im Gitter vorhandene Zwischengitteratome mobilisiert und können dadurch auf vorhandene Gitterleerstellen wandern. Die Strahlenschäden werden so geheilt, und die Dotierstoffatome werden aus Zwischengitterbereichen aktiviert.
- Beim so genannten isochronalen Ofenausheizen werden die Siliziumscheiben für eine feste Zeit auf einer bestimmten Temperatur gehalten. Bei der Herstellung von p-Emitterschichten wird das Substrat nach der Ionenimplantation bei einer Temperatur von mehr als 800°C ein bis mehrere Stunden behandelt.
- Es wurde aber festgestellt, dass ein so hergestellter Halbleiterkörper immer noch Gitterschäden aufweist, die außerhalb der dotierten Schicht liegen. Diese Schäden werden als Kategorie IV- oder als EOR (end of range)-Defekte bezeichnet.
-
2A zeigt den Zustand, der durch Implantation von Phosphorionen mit einer Energie von 45 keV in kristallines Silizium hervorgerufen wird. Nach der Ionenimplantation entsteht eine p-dotierte amorphe Schicht. Aus der schematischen Darstellung gemäß2A ist ersichtlich, dass die EOR-Defekte unterhalb der Kristall-Amorphen-Grenze (d_a/c interface) entstanden sind. Nach dem Ausheizen bei 430°C für zwei Tage konnte die Restaurierung der Kristallgitter nicht vollständig erreicht werden. Erst bei einer Temperatur zwischen 500 und 600°C für 30 Minuten konnte die amorphe Schicht, die als p-Emitterschicht dienen soll, in eine kristalline Schicht überführt werden. Die EOR-Defekte konnten aber nicht ausgeheilt werden, wie in2B dargestellt ist. - Da die EOR-Defekte die elektrischen Eigenschaften der p-Emitterschicht beeinflussen und deren Zahl und Konzentration nicht immer reproduzierbar sind, besteht Bedarf an einem Verfahren zur Herstellung von Leistungs- bzw. Hochleistungsbauelementen, wie z. B. IGBTs, insbesondere für die Herstellung der Emitterschichten eines IGBTs, bei dem entweder keine EOR-Defekte entstehen oder bei dem die Zahl und die Konzentration der EOR-Defekte von Anfang an definiert werden kann.
- Im Einzelnen ist aus der nachveröffentlichten
DE 10 2004 029 945 A1 ein Verfahren zur Herstellung einer n- oder p-Emitterschicht in einem Halbleiterkörper eines Leistungs- oder Hochleistungsbauelements bekannt. Bei diesem Verfahren wird eine amorphe Siliziumschicht auf das kristalline Substrat des Halbleiterkörpers abgeschieden. Aus einer Dotiermaterialschicht werden Dotierstoffe in die amorphe Siliziumschicht eingebracht. Schließlich erfolgt ein Ausheizen der so erhaltenen Struktur bei einer Temperatur im Bereich von 360°C–410°C. - Die Aufgabe der Erfindung besteht daher darin, ein Verfahren bereitzustellen, welches geeignet ist, Dotierstoffe im Silizium einer Emitterschicht zu aktivieren.
- Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Anspruchs 1 gelöst.
- Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 10.
- Es wird also bei der Herstellung der Emitterschicht eines Leistungs- oder Hochleistungsbauelements zunächst auf das kristalline Substrat des Leistungs- oder Hochleistungsbauelements eine amorphe Siliziumschicht abgeschieden, diese wird mit Störatomen dotiert, und die so erhaltene Struktur wird ausgeheizt.
- Die amorphe Siliziumschicht kann beispielsweise durch gängige Verfahren wie z. B. Sputtern, Aufdampfen oder CVD (chemische Gasphasen-Abscheidung) bei einem Druck, der niedriger als Atmosphärendruck (LPCVD) ist, oder bei normalem Atmosphärendruck (APCVD) hergestellt werden. Das CVD-Verfahren kann auch plasma-unterstützt sein (PECVD). Auch weitere Verfahren, wie z. B. ALD (Einzelschichtabscheidung), können eingesetzt werden.
- Die Ausheizung wird in einem Temperaturbereich von etwa 300°C bis 450°C durchgeführt. Die Behandlung kann zwischen 0,5 Stunden bis 48 Stunden dauern.
- In einer bevorzugten Ausführungsform findet das Ausheizen in einem Temperaturbereich von etwa 350°C bis etwa 390°C statt.
- Vorzugsweise wird der Schritt zur Herstellung der Emitterschicht als letzter Schritt bei der Herstellung eines Leistungs- oder Hochleistungsbauelements durchgeführt, nachdem beispielsweise die Driftzone, der Bodybereich und die Emitter- und Gateelektroden eines IGBTs schon strukturiert sind.
- Es ist aber möglich, die Herstellung der Emitterschicht als einen der ersten Schritte durchzuführen, wobei diese Ausführungsform weniger vorteilhaft ist.
- In einer bevorzugten Ausführungsform wird das Verfahren zur Herstellung einer Emitterschicht eines IGBTs eingesetzt, wobei der IGBT vorzugsweise wie ein IGBT gemäß
1 aufgebaut ist. Die Feldstopp-Schicht kann aber auch entfallen. - In der bevorzugten Ausführungsform wird auf die amorphe Siliziumschicht, die auf den Leistungs- oder Hochleistungsbauelementkörper abgeschieden wurde, eine Metallschicht (z. B. Aluminium) abgeschieden, und die so erhaltene Struktur wird bei einer Temperatur im Bereich von 300°C bis 390°C ausgeheizt, wodurch die Metallatome der Metallschicht in die Barunterliegende Siliziumschicht eingebaut werden. Die Temperatur im Bereich von etwa 340°C bis 360°C und insbesondere um 350°C ist besonders bevorzugt.
- In einer alternativen Ausführungsform wird vor der Abscheidung der amorphen Siliziumschicht eine Aluminiumschicht auf das kristalline Substrat des Leistungs- oder Hochleistungsbauelements abgeschieden und anschließend mit einer amorphen Siliziumschicht abgedeckt. Durch die Temperaturbehandlung diffundiert Aluminium durch die amorphe Siliziumschicht hindurch, bis sich eine Aluminiumschicht oberhalb der amorphen Siliziumschicht gebildet hat. Die amorphe Siliziumschicht ist nun mit Aluminiumatomen dotiert, wobei die Aluminiumatome meistens richtige Gitterplätze besetzen. Eine so erhaltene Emitterschicht muss nur für eine kurze Zeit in einem Temperaturbereich von etwa 340°C bis 360°C und insbesondere bei circa 350°C ausgeheizt werden, um sie in eine kristalline Struktur zu überführen.
- Diese oben beschriebene Ausführungsform eignet sich insbesondere zur Herstellung von p-Emitterschichten und für solche p-Emitterschichten, die mit Aluminium dotiert sind; die Aluminiumkonzentration in der p-Emitterschicht beträgt circa 2 × 1018 cm–3.
- Auf das kristalline Substrat wird eine amorphe Siliziumschicht direkt abgeschieden; diese Schicht wird mit Ionen implantiert, um eine dotierte Schicht zu erhalten, und die so erhaltene Struktur wird ausgeheizt. Die amorphe Siliziumschicht kann entweder n- oder p-dotiert oder undotiert sein. Die Dotierstoffe bei der Ionenimplantation können entweder vom p- oder n-Typ sein. Dieses Verfahren eignet sich zur Herstellung von sowohl p- als auch n-Emitterschichten eines Leistungs- oder eines Hochleistungsbauelements.
- Insbesondere für IGBTs sind derart erzeugte p-Emitterschichten sehr vorteilhaft.
- Die erfindungsgemäßen p-Emitterschichten bzw. deren Halbleiterkörper weisen keine EOR-Defekte auf. Es ist aber manchmal vorteilhaft, die Defekte definiert zu erzeugen, um die elektrischen Eigenschaften des Leistungs- oder Hochleistungsbauelements gezielt zu verändern. Falls es wünschenswert ist, die EOR-Defekte unterhalb der p-Emitterschicht zu erzeugen, kann entweder eine tiefere Implantierung vorgenommen werden (die Implantationsionen weisen eine höhere kinetische Energie auf), oder die EOR-Defekte können in einem separaten Schritt entweder durch die Atome des Störelements oder durch andere Atome, zum Beispiel Siliziumatome, verursacht werden.
- Ein Vorteil der vorliegenden Erfindung besteht darin, dass die Aktivierung von Dotierstoffen in einem Temperaturbereich vorgenommen wird, der unterhalb des bisher eingesetzten Temperaturbereichs liegt. Dadurch können Schichteigenschaften eines Leistungs- oder Hochleistungsbauelements noch präziser eingestellt werden.
- Die weiteren Vorteile der Erfindung bestehen darin, dass die p-Emitterschicht entweder keine EOR-Defekte aufweist oder die elektrischen Eigenschaften durch die EOR-Defekte, deren Zahl und Konzentration vorbestimmt ist, gezielt verändert werden kann, so dass die erfindungsgemäß hergestellte Emitterschicht mit einer hohen Reproduzierbarkeit versehen werden kann.
- Ein weiterer Vorteil der Erfindung ist, dass die Temperaturbehandlung bei einer wesentlich niedrigeren Temperatur stattfinden muss als bei einer Temperaturbehandlung nach der Implantierung des kristallinen Siliziums.
- Vorteilhafterweise kann mindestens eine der Schichten lokal abgeschieden werden. Dabei können lokale Abscheidungsverfahren oder aber eine ganzflächige Abscheidung in Verbindung mit einer Maskenstruktur, zum Beispiel einer Hartmaske, einer lithographischen Maske, Siliziumstrukturen oder dergleichen, die eine lokale Abscheidung der Schicht an einer oder mehreren gewünschten Stellen auf dem Substrat bewirken, verwendet werden. Damit können die Eigenschaften der Bauelemente, die sich auf einem Wafer befinden, selektiv gesteuert werden.
Claims (10)
- Verfahren zur Herstellung einer n- oder p-Emitterschicht in einem ein kristallines Substrat aufweisenden Halbleiterkörper eines Leistungs- oder Hochleistungsbauelement, umfassend die folgenden Schritte: – Abscheiden einer amorphen Siliziumschicht auf das kristalline Substrat des Halbleiterkörpers, – Zuführen von Dotierstoffen in die amorphe Siliziumschicht, und – Ausheizen einer so erhaltenen Struktur bei einer Temperatur im Bereich von 300 bis 450°C, dadurch gekennzeichnet, dass nach dem Abscheiden der amorphen Siliziumschicht diese Schicht durch Ionenimplantation dotiert wird.
- Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Ausheizen in einem Zeitraum von 15 Minuten bis 48 Stunden stattfindet.
- Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass vor dem Abscheiden der amorphen Siliziumschicht das kristalline Substrat gereinigt wird.
- Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass durch die amorphe Siliziumschicht ein nicht ganzflächiger Kontakt zu einer benachbarten Schicht hergestellt wird.
- Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Emitterschicht eine p-Emitterschicht ist.
- Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Hochleistungsbauelement ein IGBT ist.
- Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass der IGBT eine vertikale Ausrichtung aufweist.
- Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass eine Siliziumschicht auf einer Driftzone des IGBTs n-dotiert ist.
- Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Dotierung der amorphen Siliziumschicht mit Ionen durchgeführt wird, die eine kinetische Energie aufweisen, die ausreicht, um EOR-Defekte zu erzeugen.
- Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass das Ausheizen in einem Temperaturbereich von 350 bis 390°C durchgeführt wird.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102005035648A DE102005035648B4 (de) | 2005-07-29 | 2005-07-29 | Verfahren zur Herstellung eines Hochleistungsbauelements |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102005035648A DE102005035648B4 (de) | 2005-07-29 | 2005-07-29 | Verfahren zur Herstellung eines Hochleistungsbauelements |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102005035648A1 DE102005035648A1 (de) | 2007-02-15 |
DE102005035648B4 true DE102005035648B4 (de) | 2010-06-10 |
Family
ID=37680825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102005035648A Expired - Fee Related DE102005035648B4 (de) | 2005-07-29 | 2005-07-29 | Verfahren zur Herstellung eines Hochleistungsbauelements |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE102005035648B4 (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2359404B1 (de) | 2008-12-15 | 2015-01-14 | ABB Technology AG | Bipolar-punch-through-halbleiteranordnung und verfahren zur herstellung einer solchen halbleiteranordnung |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004029945A1 (de) * | 2004-06-21 | 2006-01-05 | Infineon Technologies Ag | Verfahren zur Herstellung einer oberflächennahen dotierten Zone in einem Halbleiterkörper |
-
2005
- 2005-07-29 DE DE102005035648A patent/DE102005035648B4/de not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004029945A1 (de) * | 2004-06-21 | 2006-01-05 | Infineon Technologies Ag | Verfahren zur Herstellung einer oberflächennahen dotierten Zone in einem Halbleiterkörper |
Also Published As
Publication number | Publication date |
---|---|
DE102005035648A1 (de) | 2007-02-15 |
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