Die
Erfindung betrifft einen DFE-Eingabepuffer, eine Entzerreinheit,
ein Speicherbauelement, ein Speichersystem sowie ein Entzerrverfahren.The
This invention relates to a DFE input buffer, an equalizer,
a memory device, a memory system and an equalization method.
Kommunikationen
zwischen integrierten Schaltungen führen zwangsläufig zur
Erzeugung von Zeitablauffehlern und Spannungsfehlern, welche in den
zwischen den Chips ausgetauschten Signalen auftreten. Eine gemeinsame
Quelle für
solche Fehler sind Intersymbol-Interferenzen (ISI), welche durch Begrenzungen
einer Kanalbandbreite hervorgerufen werden. Um eine Zwischenchip-Kommunikation
mit hoher Geschwindigkeit zu erreichen, sollte der Einfluss von
ISI minimiert werden.communications
between integrated circuits inevitably lead to
Generation of timing errors and voltage errors, which in the
between the chips exchanged signals occur. A common
Source for
such errors are Intersymbol Interference (ISI), which is bounded by limitations
a channel bandwidth can be caused. To an interchip communication
At high speed, the influence of
ISI be minimized.
In
gegenwärtigen
Systemen werden Entzerreinheit-Eingabepuffer mit Entscheidungsrückführung (Decision
Feedback Equalizer Input Buffer), kurz DFE-Eingabepuffer, verwendet,
um die nachteiligen Effekte von ISI zu mindern. Herkömmliche DFE-Eingabepuffer
können
jedoch die durch ISI verursachten Zeitablauf- und Spannungsfehler
nicht effizient kompensieren, da die Koeffizienten zur Entzerrung,
d. h. zum Ausgleichen, in solchen Puffern fest vorgegeben sind.In
current
Systems use decision-response equalizer input buffers (Decision
Feedback Equalizer Input Buffer), short DFE input buffer, used,
to mitigate the adverse effects of ISI. Traditional DFE input buffers
can
however, the timing and voltage errors caused by ISI
can not compensate efficiently because the coefficients for equalization,
d. H. for balancing, are fixed in such buffers.
1 zeigt
ein Signalformdiagramm, welches die durch ISI verursachten Effekte
bzgl. Zeitablauffehler und Spannungsfehler darstellt. Signalformen
A und B repräsentieren
von einer Empfangsschaltung empfangene Eingabesignale. Die Signalform
B repräsentiert
ein normales Eingabesignal, welches ohne ISI-Fehler empfangen wird.
Die Signalform A repräsentiert
ein fehlerhaftes Eingabesignal mit ISI. Wie ersichtlich ist, erfährt das
fehlerhafte Eingabesignal A einen Zeitablauffehler TE in Form einer Zeitablaufverzögerung und
einen Spannungsfehler VE in Form einer reduzierten Eingabespannung.
Der Zeitablauffehler TE und der Spannungsfehler VE werden während einer
Signalübertragung
zwischen Schaltungen als Ergebnis der ISI eingebracht. 1 shows a waveform diagram illustrating the effects caused by ISI with respect to timing error and voltage error. Waveforms A and B represent input signals received by a receiving circuit. The waveform B represents a normal input signal which is received without ISI error. The waveform A represents a faulty input signal with ISI. As can be seen, the erroneous input signal A experiences a timing error TE in the form of a time delay and a voltage error VE in the form of a reduced input voltage. The timing error TE and the voltage error VE are introduced during a signal transmission between circuits as a result of the ISI.
2 zeigt
ein Blockdiagramm eines herkömmlichen
DFE-Eingabepuffers 11. In dieser herkömmlichen Ausführungsform
verstärkt
eine Entzerr- bzw. Ausgleichseinheit 10 die Differenz zwischen
einem Eingabesignal IN mit einer ISI-Komponente und einem ungeraden überabgetasteten
Ausgabesignal OD, welches mit einem Entzerr- bzw. Ausgleichskoeffizienten α multipliziert
wird, um die ISI-Komponente zu kompensieren. Als Ergebnis wird ein
gerades verstärktes
Ausgabesignal ed erzeugt. In anderen Worten ausgedrückt, das
gerade verstärkte
Ausgabesignal ed ergibt sich gemäß ed = IN – (α·OD), wobei α·OD die
ISI-Komponente repräsentiert,
wodurch die ISI-Komponente im geraden verstärkten Ausgabesignal ed reduziert
ist. 2 shows a block diagram of a conventional DFE input buffer 11 , In this conventional embodiment, an equalizing unit amplifies 10 the difference between an input signal IN with an ISI component and an odd oversampled output signal OD, which is multiplied by an equalizing coefficient α to compensate for the ISI component. As a result, a straight amplified output signal ed is generated. In other words, the just amplified output signal ed results according to ed = IN - (α · OD), where α · OD represents the ISI component, whereby the ISI component in the even amplified output signal ed is reduced.
Gleichzeitig
verstärkt
die Entzerreinheit 10 die Summe zwischen dem Eingabesignal
IN oder INB, wobei „xB” in der
vorliegenden Beschreibung ein invertiertes Signal eines jeweiligen
Signals „x” repräsentiert,
das die ISI-Komponente enthält,
und einem geraden überabgetasteten
Ausgabesignal EDB oder ED multipliziert mit dem Entzerrkoeffizienten α, um die
ISI-Komponente zu kompensieren. Als Ergebnis wird ein ungerades
verstärktes
Ausgabesignal od erzeugt. In anderen Worten ausgedrückt, das
ungerade verstärkte
Ausgabesignal od ergibt sich gemäß od = IN – (α·ED), wobei α·ED die
ISI-Komponente repräsentiert,
wodurch die ISI-Komponente im ungeraden verstärkten Ausgabesignal od reduziert
ist. Daher umfasst die Entzerreinheit 10 eine Schaltung,
welche das gerade verstärkte
Ausgabesignal ed oder edB erzeugt, und eine Schaltung, welche das
ungerade verstärkte
Ausgabesignal od oder odB erzeugt. Eine Entzerrschaltung zum Erzeugen
des geraden Ausgabesignals ed/edB wird nachfolgend unter Bezugnahme
auf 3 beschrieben. Eine Entzerrschaltung zum Erzeugen
des ungeraden Ausgabesignals od/odB ist ähnlich aufgebaut wie die Schaltung
gemäß 3.At the same time the equalizer increases 10 the sum between the input signal IN or INB, where "xB" in the present description represents an inverted signal of a respective signal "x" containing the ISI component and an even oversampled output signal EDB or ED multiplied by the equalizing coefficient α to compensate for the ISI component. As a result, an odd amplified output signal od is generated. In other words, the odd amplified output signal od results according to od = IN - (α · ED), where α · ED represents the ISI component, whereby the ISI component in the odd amplified output signal od is reduced. Therefore, the equalizer includes 10 a circuit which generates the currently amplified output signal ed or edB, and a circuit which generates the odd amplified output signal od or odB. An equalizing circuit for generating the even output signal ed / edB will be described below with reference to FIG 3 described. An equalizing circuit for generating the odd output signal od / odB is constructed similarly to the circuit according to FIG 3 ,
Eine Überabtastschaltung 12 tastet
das gerade verstärkte
Ausgabesignal ed sequentiell in Reaktion auf jedes Abtasttaktsignal
c0 und c90 ab und erzeugt sequentiell gerade überabgetastete Ausgabesignale
ED und ED90. Zudem tastet die Überabtastschaltung 12 das
ungerade verstärkte
Ausgabesignal od sequentiell in Reaktion auf jedes Abtasttaktsignal
c90 und c180 ab und erzeugt sequentiell ein erstes und zweites,
ungerades überabgetastetes Ausgabesignal
OD90 und OD.An oversampling circuit 12 the currently amplified output signal ed sequentially samples in response to each sampling clock signal c0 and c90, and sequentially generates even oversampled output signals ED and ED90. In addition, the oversampling circuit samples 12 the odd amplified output signal od sequentially in response to each sampling clock signal c90 and c180 and sequentially generates first and second odd oversampled output signals OD90 and OD.
Die
Abtasttaktsignale c0 und c90 weisen eine Phasendifferenz von 90
Grad auf. Ein Phasendetektor 14 bestimmt die Phasendifferenz
zwischen den geraden überabgetasteten
Ausgabesignalen ED und ED90 und die Phasendifferenz zwischen den
ungeraden überabgetasteten
Ausgabesignalen OD und OD90 und aktiviert in Reaktion darauf ein
Aufwärtssteuersignal
up oder ein Abwärtssteuersignal
dn, welche an einen Zähler 16 übertragen
werden. Die Phasendifferenz wird durch die Phasenbeziehung zwischen
dem Datentakt der empfangenen Daten und dem von der Überabtastschaltung 12 zum
Abtasten der ankommenden Daten verwendeten Abtasttakt repräsentiert.The sampling clock signals c0 and c90 have a phase difference of 90 degrees. A phase detector 14 determines the phase difference between the even oversampled output signals ED and ED90 and the phase difference between the odd oversampled output signals OD and OD90 and, in response, activates an up control signal up or a down control signal dn indicative of a counter 16 be transmitted. The phase difference is determined by the phase relationship between the data clock of the received data and that of the oversampling circuit 12 represents sample clock used to sample the incoming data.
Der
Zähler 16 erhöht ein Zählerausgabesignal
cout, welches beispielsweise eine Mehrzahl von digitalen Bits aufweist,
wenn das Aufwärtssteuersignal
up aktiv ist. Der Zähler 16 verringert
das Zählerausgabesignal
cout, wenn das Abwärtssteuersignal dn
aktiv ist.The counter 16 increases a counter output signal cout having, for example, a plurality of digital bits when the up control signal up is active. The counter 16 The counter output signal cout decreases when the down control signal dn is active.
Eine
Zeitablaufsteuerschaltung 18 stellt Aktivierungszeitabläufe oder
die Phasen der Abtasttaktsignale c0, c90, c180, c270 in Reaktion
auf das Zählerausgabesignal
cout ein. Hat der Wert des Zählerausgabesignals
cout beispielsweise auf einen Wert zugenommen, welcher höher als
ein vorgegebener Wert ist, beispielsweise von 00..01 auf 00..10,
dann wird der Aktivierungszeitablauf eines jeden der Abtasttaktsignale
c0, c90, c180, c270 so eingestellt, dass es zu einem späteren Zeitpunkt
als zuvor aktiviert wird. Hat der Wert des Zählerausgabesignals cout hingegen
auf einen niedrigeren Wert abgenommen, dann wird der Aktivierungszeitablauf
eines jeden der Abtasttaktsignale c0, c90, c180, c270 so eingestellt,
dass es zu einem früheren
Zeitpunkt als zuvor aktiviert wird. Auf diese Weise werden die Aktivierungszeitpunkte
der Abtasttaktsignale c0, c90, c180, c270 durch die Zeitablaufsteuerschaltung 18 eingestellt,
um einen Zentrierfehler zu kompensieren, welcher zwischen dem Eingabesignal
IN und den Abtasttaktsignalen c0, c90, c180, c270 in der Überabtastschaltung 12 existieren
kann.A timing control circuit 18 represents activation timings or the phases of the sample clock signals c0, c90, c180, c270 in response to the counter output signal cout. For example, if the value of the counter output signal cout has increased to a value higher than a predetermined value, for example, from 00..01 to 00..10, then the activation timing of each of the sampling clock signals c0, c90, c180, c270 is set so that that it will be activated later than before. On the other hand, when the value of the counter output signal cout has decreased to a lower value, the activation timing of each of the sampling clock signals c0, c90, c180, c270 is set to be activated earlier than before. In this way, the activation timings of the sampling clock signals c0, c90, c180, c270 by the timing control circuit 18 is set to compensate for a centering error occurring between the input signal IN and the sampling clock signals c0, c90, c180, c270 in the oversampling circuit 12 can exist.
Ein
Taktgenerator 20 erzeugt mehrere Referenztaktsignale c1,
c2, cn in Reaktion auf ein Eingabetaktsignal CLK. Die Referenztaktsignale
c1, c2, cn weisen jeweils verschiedene Phasen auf, aus welchen die
Abtasttaktsignale c0, c90, c180, c270 erzeugt werden.A clock generator 20 generates a plurality of reference clock signals c1, c2, cn in response to an input clock signal CLK. The reference clock signals c1, c2, cn each have different phases from which the sampling clock signals c0, c90, c180, c270 are generated.
3 zeigt
ein schematisches Schaltbild einer Komponente der Entzerreinheit 10 des
herkömmlichen
DFE-Eingabepuffers aus 2. In der Entzerreinheit 10 wird
der Wert des empfangenen Eingabesignals IN verstärkt, um den Spannungsfehler
des Eingabesignals IN zu kompensieren. Hierfür weist die herkömmliche
Entzerreinheit 10 einen festen Entzerrkoeffizienten α mit einem
vorgegebenen Wert auf. In der Entzerrschaltung gemäß 3 wirken Lasttransistoren
P1 und P2 als Lastwiderstände
und können
durch Widerstände
ersetzt werden. Differenztransistoren N1 und N2 empfangen das Signal
IN bzw. INB. Differenztransistoren N3 und N4 empfangen das Signal
ODB bzw. OD. Stromquellentransistoren N5 und N6 ziehen die entsprechenden
Ströme I1
und I2, welche durch die erste bzw. zweite Differenzeinheit fließen. Der
Wert des festen Entzerrkoeffizienten α wird als Funktion der relativen
Größe der Kanalbreiten
der Transistoren N5 und N6 bestimmt, welche fest sind. In der Schaltung
repräsentiert
ein Spannungswert Vb eine Vorspannung mit einem konstanten Wert.
Da der Wert des Entzerrkoeffizienten α fest ist, arbeitet die Entzerreinheit 10 in
einem konstanten Zustand unabhängig
davon, ob ein Zeitablauffehler TE oder ein Spannungsfehler VE im
Eingabesignal IN vorhanden ist. Aus diesem Grund ist die herkömmliche
Entzerreinheit 10 nicht in der Lage, Zeitablauffehler oder
Spannungsfehler im Eingabesignal über einen weiteren Bereich
von Betriebsbedingungen genau zu kompensieren. 3 shows a schematic diagram of a component of Entzerreinheit 10 of the conventional DFE input buffer 2 , In the equalizer 10 the value of the received input signal IN is amplified to compensate for the voltage error of the input signal IN. For this purpose, the conventional Entzerreinheit 10 a fixed equalizing coefficient α of a predetermined value. In the equalizing circuit according to 3 Load transistors P1 and P2 act as load resistors and can be replaced by resistors. Differential transistors N1 and N2 receive the signal IN and INB, respectively. Differential transistors N3 and N4 receive the signal ODB and OD, respectively. Current source transistors N5 and N6 pull the respective currents I1 and I2 flowing through the first and second difference units, respectively. The value of the fixed equalizer coefficient α is determined as a function of the relative size of the channel widths of the transistors N5 and N6, which are fixed. In the circuit, a voltage value Vb represents a bias voltage having a constant value. Since the value of the equalizer coefficient α is fixed, the equalizer operates 10 in a constant state regardless of whether there is a timing error TE or a voltage error VE in the input signal IN. For this reason, the conventional Entzerreinheit 10 unable to accurately compensate for timing errors or voltage errors in the input signal over a wider range of operating conditions.
In
dem Zeitschriftenaufsatz von Y.-S. Sohn et al., A Decision Feedback
Equalizing Receiver for the SSTL SDRAM Interface with Clock-Data
Skew Compensation, IEICE Trans. Electron., Band E87-C, Nr. 5, Mai
2004, Seite 809 ist ein DFE-Eingabepuffer mit einer Entzerreinheit,
welche eine Spannungspegeldifferenz zwischen einem Eingabesignal
und einem überabgetasteten
Signal in Reaktion auf ein Entzerrsteuersignal verstärkt und
ein verstärktes
Ausgabesignal erzeugt, einer Abtasteinheit, welche das verstärkte Ausgabesignal
in Reaktion auf ein Abtasttaktsignal abtastet, um das überabgetastete
Signal zu erzeugen, und einem Phasendetektor offenbart, welcher
ein Zeitablaufsteuersignal zur Zeitsteuerung der Aktivierung der
Abtasttaktsignale in Reaktion auf eine Phase des überabgetasteten
Signals erzeugt. Dabei wird das Endzerrsteuersignal auf einen festen Wert
von 0,3 eingestellt.In
the journal article by Y.-S. Sohn et al., A Decision Feedback
Equalizing Receiver for the SSTL SDRAM Interface with Clock Data
Skew Compensation, IEICE Trans. Electron., Vol. E87-C, No. 5, May
2004, page 809 is a DFE input buffer with an equalizer,
which is a voltage level difference between an input signal
and an over-sampled one
Signal amplified in response to a Entzerrsteuersignal and
a reinforced one
Output signal generated, a scanning unit which the amplified output signal
in response to a sample clock signal to the oversampled
Signal to generate, and a phase detector disclosed which
a timing control signal for timing the activation of
Sampling clock signals in response to a phase of the oversampled
Signals generated. At this time, the final trim control signal becomes a fixed value
set by 0.3.
Es
ist Aufgabe der Erfindung, einen DFE-Eingabepuffer, eine Entzerreinheit,
ein Speicherbauelement, ein Speichersystem sowie ein Entzerrverfahren
anzugeben, welche in der Lage sind, durch Intersymbol-Interferenzen (ISI)
verursachte Zeitablauf- und Spannungsfehler vergleichsweise gut
zu kompensieren.It
The object of the invention is to provide a DFE input buffer, an equalizer unit,
a memory device, a memory system and an equalization method
indicate which are capable of being intersymbol interference (ISI)
caused timing and voltage error comparatively well
to compensate.
Die
Erfindung löst
diese Aufgabe durch einen DFE-Eingabepuffer mit den Merkmalen des
Patentanspruchs 1, durch ein Speicherbauelement mit den Merkmalen
des Patentanspruchs 31, durch ein Speichersystem mit den Merkmalen
des Patentanspruchs 33, durch eine Entzerreinheit mit den Merkmalen
des Patentanspruchs 34 und durch ein Entzerrverfahren mit den Merkmalen
des Patentanspruchs 39.The
Invention solves
this task through a DFE input buffer with the features of
Patent claim 1, by a memory device having the features
of claim 31, by a storage system having the features
of claim 33, by a Entzerreinheit with the features
of claim 34 and by an equalizing method with the features
of patent claim 39.
Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.advantageous
Further developments of the invention are specified in the dependent claims.
Die
erfindungsgemäßen Ausführungsformen benutzen
variable Entzerrkoeffizienten, welche an die Bereiche der Zeitablauffehler
oder Spannungsfehler angepasst werden können und auf diese Weise selbige über einen
gesamten Bereich von Betriebsbedingungen nahezu vollständig kompensieren können. Auf
diese Weise kann eine genaue Kompensation erreicht werden, wodurch
eine größere Signalzuverlässigkeit
und höhere
Datenübertragungsraten zwischen
Schaltungen erzielt werden können.The
use embodiments of the invention
variable equalization coefficients, which correspond to the ranges of timing errors
or voltage errors can be adjusted and in this way the same over a
full range of operating conditions can be almost completely compensated. On
this way, accurate compensation can be achieved, thereby
a greater signal reliability
and higher
Data transfer rates between
Circuits can be achieved.
Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie das zu deren besserem Verständnis oben erläuterte,
herkömmliche
Ausführungsbeispiel
sind in den Zeichnungen dargestellt. Es zeigen:Advantageous,
Embodiments described below
of the invention and the above for their better understanding explained,
conventional
embodiment
are shown in the drawings. Show it:
1 ein
Signaldiagramm zur Darstellung des Effekts eines Zeitablauffehlers
und eines Spannungsfehlers, welche durch ISI verursacht werden, 1 a signal diagram illustrating the effect of a timing error and a voltage error caused by ISI,
2 ein
Blockdiagramm eines herkömmlichen
DFE-Eingabepuffers, 2 a block diagram of a herkömmli DFE input buffer,
3 ein
schematisches Schaltbild einer Entzerreinheit des herkömmlichen
DFE-Eingabepuffers aus 2, 3 a schematic diagram of an equalizer of the conventional DFE input buffer 2 .
4 ein
Blockdiagramm eines erfindungsgemäßen DFE-Eingabepuffers, 4 a block diagram of a DFE input buffer according to the invention,
5 ein
Blockdiagramm einer erfindungsgemäßen Entzerrsteuerschaltung
aus 4, 5 a block diagram of a Entzerrsteuerschaltung invention 4 .
6 ein
Blockdiagramm einer erfindungsgemäßen Entzerreinheit aus 4, 6 a block diagram of a Entzerreinheit invention 4 .
7A und 7B jeweils
ein Schaltbild einer geraden und einer ungeraden Komponente der erfindungsgemäßen Entzerreinheit
aus 4, 7A and 7B in each case a circuit diagram of a straight and an odd component of Entzerreinheit invention 4 .
8 ein
Schaltbild einer alternativen Ausführungsform der erfindungsgemäßen Entzerreinheit aus 4, 8th a circuit diagram of an alternative embodiment of Entzerreinheit invention 4 .
9 ein
Blockdiagramm einer erfindungsgemäßen Überabtastschaltung aus 4, 9 a block diagram of a Überabtastschaltung invention 4 .
10 ein
Blockdiagramm eines erfindungsgemäßen Phasendetektors aus 4, 10 a block diagram of a phase detector according to the invention from 4 .
11A, 11B und 11C jeweils ein Zeitablaufdiagramm zur Darstellung
der Bedingungen zur Erzeugung eines Verriegelungssteuersignals,
eines Abwärtssteuersignals
und eines Aufwärtssteuersignals, 11A . 11B and 11C each a timing chart illustrating the conditions for generating a lock control signal, a down control signal and an up control signal,
12 ein
Blockdiagramm einer alternativen Ausführungsform des erfindungsgemäßen DFE-Eingabepuffers
und 12 a block diagram of an alternative embodiment of the DFE input buffer according to the invention and
13 ein
Blockdiagramm eines erfindungsgemäßen Speichersystems. 13 a block diagram of a memory system according to the invention.
4 zeigt
ein Blockdiagramm eines erfindungsgemäßen DFE-Eingabepuffers. In
der Ausführungsform
gemäß 4 verstärkt eine
Entzerreinheit 10' die
Differenz zwischen einem Eingabesignal IN mit einer ISI-Komponente und einem
ungeraden überabgetasteten
Ausgabesignal OD oder ODB, welches mit einem variablen Entzerrkoeffizientenwert β multipliziert
wird, der in Reaktion auf einen empfangenen Wert eines Entzerrkoeffizientensteuersignals eqco
bestimmt wird, um die ISI-Komponente
zu kompensieren. Als Ergebnis wird ein erstes gerades verstärktes Ausgabesignal
ed, edB erzeugt. Gleichzeitig verstärkt die Entzerreinheit 10' die Differenz
zwischen dem Eingabesignal IN mit der ISI-Komponente und einem geraden überabgetasteten
Ausgabesignal ED oder EDB, welches mit dem variablen Entzerrkoeffizientenwert β multipliziert
wird, um die ISI-Komponente zu kompensieren. Als Ergebnis wird ein
erstes ungerades verstärktes
Ausgabesignal od, odB erzeugt. Daher umfasst die Entzerreinheit 10' eine Schaltung,
welche das gerade verstärkte
Ausgabesignal ed/edB erzeugt, und eine Schaltung, welche das ungerade
verstärkte
Ausgabesignal od/odB erzeugt. 4 shows a block diagram of a DFE input buffer according to the invention. In the embodiment according to 4 strengthens an equalizer 10 ' the difference between an input signal IN with an ISI component and an odd oversampled output signal OD or ODB multiplied by a variable equalizer coefficient value β determined in response to a received value of an equalizer control signal eqco to compensate for the ISI component. As a result, a first even amplified output signal ed, edB is generated. At the same time the equalizer increases 10 ' the difference between the input signal IN with the ISI component and an even oversampled output signal ED or EDB which is multiplied by the variable equalizer coefficient value β to compensate for the ISI component. As a result, a first odd amplified output signal od, odB is generated. Therefore, the equalizer includes 10 ' a circuit which generates the currently amplified output signal ed / edB, and a circuit which generates the odd amplified output signal od / odB.
Eine Überabtastschaltung 12 tastet
das erste gerade verstärkte
Ausgabesignal ed/edB sequentiell in Reaktion auf jedes Abtasttaktsignal
c0 und c90 ab und erzeugt sequentiell gerade überabgetastete Ausgabesignale
ED und ED90. Zudem tastet die Überabtastschaltung 12 das
erste ungerade verstärkte
Ausgabesignal od/odB sequentiell in Reaktion auf jedes Abtasttaktsignal
c90 und c180 ab und erzeugt sequentiell ein erstes und zweites ungerades überabgetastetes
Ausgabesignal OD90 und OD. Die Abtasttaktsignale c0, c90 und c180
weisen jeweils eine Phasendifferenz von 90 Grad auf. Die geraden
und ungeraden überabgetasteten
Ausgabesignale ED, OD werden als ISI-Kompensationssignale ausgegeben.
Die Entzerreinheit 10' und
die Überabtastschaltung 12 können alternativ
als ein gemeinsamer Schaltungsblock oder als unabhängige Schaltungsblöcke ausgeführt sein.An oversampling circuit 12 the first just amplified output signal ed / edB sequentially samples in response to each sampling clock signal c0 and c90, and sequentially generates even oversampled output signals ED and ED90. In addition, the oversampling circuit samples 12 the first odd amplified output signal od / odB sequentially in response to each sampling clock signal c90 and c180, and sequentially generates first and second odd oversampled output signals OD90 and OD. The sampling clock signals c0, c90 and c180 each have a phase difference of 90 degrees. The even and odd oversampled output signals ED, OD are output as ISI compensation signals. The equalizer 10 ' and the oversampling circuit 12 may alternatively be implemented as a common circuit block or as independent circuit blocks.
Ein
Phasendetektor 14' detektiert
die Phasendifferenz zwischen den geraden überabgetasteten Ausgabesignalen
ED und ED90 und die Phasendifferenz zwischen den ungeraden überabgetasteten Ausgabesignalen
OD und OD90 und gibt in Reaktion auf die detektierte Phasendifferenz
ein Aufwärtssteuersignal
up oder ein Abwärtssteuersignal
dn aus. Zudem erzeugt der Phasendetektor 14' ein Verriegelungssteuersignal
lock, wenn keine Phasendifferenz in den geraden überabgetasteten Ausgabesignalen ED,
ED90 oder in den ungeraden überabgetasteten Ausgabegabesignalen
OD, OD90 vorhanden ist.A phase detector 14 ' Detects the phase difference between the even oversampled output signals ED and ED90 and the phase difference between the odd oversampled output signals OD and OD90, and outputs an up control signal up or a down control signal dn in response to the detected phase difference. In addition, the phase detector generates 14 ' a lock control signal lock when there is no phase difference in the even oversampled output signals ED, ED90 or in the odd oversampled output signals OD, OD90.
Eine
Entzerrsteuerschaltung 22 empfängt das Aufwärtssteuersignal
up, das Abwärtssteuersignal
dn und das Verriegelungssteuersignal lock, welche vom Phasendetektor 14' erzeugt werden,
und erzeugt in Reaktion darauf das Entzerrkoeffizientensteuersignal
eqco. Gemäß einer
Ausführungsform
ist das Entzerrkoeffizientensteuersignal eqco ein digitaler Wert
mit einer Mehrzahl von digitalen Bits. Die Entzerrsteuerschaltung 22 erhöht den Wert
des Entzerrkoeffizientensteuersignals eqco, wenn das Aufwärtssteuersignal
up oder das Abwärtssteuersignal dn
aktiviert sind. Die Aktivierung des Aufwärtssteuersignals up oder des
Abwärtssteuersignals
dn zeigt die Existenz eines Zeitablauffehlers, d. h. Timingfehlers,
und/oder eines Spannungsfehlers im Eingabesignal IN an. Wird jedoch
das Verriegelungssteuersignal lock freigegeben, dann wird der Wert
des Entzerrkoeffizientensteuersignals eqco durch die Entzerrsteuerschaltung 22 verkleinert.
Die Aktivierung des Verriegelungssteuersignals lock zeigt an, dass
im Wesentlichen kein Spannungsfehler oder Zeitablauffehler im Eingabesignal
IN vorhanden ist. Auf diese Weise wird der Wert des Entzerrkoeffizientensteuersignals
eqco in Reaktion auf die empfangenen Steuersignale up, dn, lock
variabel gesteuert und eingestellt, welche anzeigen, ob ein Spannungsfehler
oder Zeitablauffehler im Eingabesignal existiert. Dies ermöglicht eine
effiziente und genaue Kompensation der Zeitablauffehler und Spannungsfehler
im Eingabesignal IN, indem der Wert des Entzerrkoeffizientensteuersignals
eqco und dadurch der Wert des Entzerrkoeffizienten β in Reaktion
darauf eingestellt wird, ob Zeitablauf- und/oder Spannungsfehler
im Eingabesignal IN existieren.An equalization control circuit 22 receives the up control signal up, the down control signal dn and the lock control signal lock, which are received from the phase detector 14 ' and, in response, generates the equalizing coefficient control signal eqco. According to an embodiment, the equalization coefficient control signal eqco is a digital value having a plurality of digital bits. The equalization control circuit 22 increases the value of the equalizing coefficient control signal eqco when the up control signal up or the down control signal dn are activated. The activation of the up-control signal up or the down-control signal dn indicates the existence of a timing error, ie timing error, and / or a voltage error in the input signal IN. However, when the lock control signal lock is released, the value of the equalizer coefficient control signal eqco by the equalization control circuit becomes 22 reduced. The activation of the lock control signal lock indicates that there is substantially no voltage error or timing error in the input signal IN. To this Thus, the value of the equalizing coefficient control signal eqco is variably controlled and set in response to the received control signals up, dn, lock indicating whether a voltage error or timing error exists in the input signal. This enables efficient and accurate compensation of the timing errors and voltage errors in the input signal IN by adjusting the value of the equalizer control signal eqco and thereby the value of the equalizer coefficient β in response to whether timing and / or voltage errors exist in the input signal IN.
Ein
Zähler 16 empfängt das
Aufwärtssteuersignal
up und das Abwärtssteuersignal
dn vom Phasendetektor 14' und
erzeugt ein aktuelles Ausgabesignal cout, welches einer Zeitablaufsteuerschaltung 18 zur
Verfügung
gestellt wird. Zudem empfängt
die Zeitablaufsteuerschaltung 18 Referenztaktsignale c1,
c2, ... cn von einem Referenztaktsignalgenerator 20, welcher
einen Phasenregelkreis oder einen Verzögerungsregelkreis umfassen
kann, und erzeugt Abtasttaktsignale c0, c90, c180, c270, welche
jeweils eine Phasenverschiebung von 90 Grad aufweisen und deren
Aktivierungszeiten von der Zeitablaufsteuerschaltung 18 in
Reaktion auf das Zählerausgabesignal
cout gesteuert werden. Die Funktionsweise des Zählers 16, der Zeitablaufsteuerschaltung 18 und des
Taktsignalgenerators 20 für das erfindungsgemäße System
entsprechen im Wesentlichen der Funktionsweise der herkömmlichen
Ausführungsform,
welche oben in Verbindung mit 2 beschrieben
worden ist.A counter 16 receives the up control signal up and the down control signal dn from the phase detector 14 ' and generates a current output signal cout, which is a timing control circuit 18 is made available. In addition, the timing control circuit receives 18 Reference clock signals c1, c2, ... cn from a reference clock signal generator 20 which may comprise a phase-locked loop or a delay-locked loop, and generates sampling clock signals c0, c90, c180, c270 each having a phase shift of 90 degrees and their activation times from the timing control circuit 18 be controlled in response to the counter output signal cout. The operation of the counter 16 , the timing control circuit 18 and the clock signal generator 20 For the system according to the invention substantially correspond to the operation of the conventional embodiment, which in connection with above 2 has been described.
5 zeigt
ein Blockdiagramm der erfindungsgemäßen Entzerrsteuerschaltung 22 aus 4.
Gemäß der dargestellten
Ausführungsform umfasst
die Entzerrsteuerschaltung 22 einen Entzerrsteuersignalgenerator 30 und
einen Zähler 32. Die
Entzerrsteuerschaltung 22 empfängt das Aufwärtssteuersignal
up, das Abwärtssteuersignal
dn und das Verriegelungssteuersignal lock, welche vom Phasendetektor 14' erzeugt werden.
Sind das Aufwärtssteuersignal
up oder das Abwärtssteuersignal dn
aktiv, dann aktiviert der Entzerrsteuersignalgenerator 30 ein
Zusatzaufwärtssignal
uup. Ist das Verriegelungssteuersignal lock aktiv, dann aktiviert
der Entzerrsteuersignalgenerator 30 ein Zusatzabwärtssignal
ddn. 5 shows a block diagram of the Entzerrsteuerschaltung invention 22 out 4 , According to the illustrated embodiment, the equalization control circuit comprises 22 an equalization control signal generator 30 and a counter 32 , The equalization control circuit 22 receives the up control signal up, the down control signal dn and the lock control signal lock, which are received from the phase detector 14 ' be generated. If the up control signal up or the down control signal dn are active, then the equalization control signal generator is activated 30 an additional upstream signal uup. If the lock control signal lock is active, then the equalization control signal generator activates 30 an additional down signal ddn.
Der
Zähler 32 in
der Entzerrsteuerschaltung 22 erzeugt ein erhöhtes Entzerrkoeffizientensteuersignal
eqco in Reaktion auf das Zusatzaufwärtssignal uup. Zudem erzeugt
der Zähler 32 ein
reduziertes Entzerrkoeffizientensteuersignal eqco in Reaktion auf
das Zusatzabwärtssignal
ddn. Auf diese Weise ist der Wert des Entzerrkoeffizientensteuersignals
eqco variabel.The counter 32 in the equalization control circuit 22 generates a raised equalizer coefficient control signal eqco in response to the additional upstream signal uup. In addition, the counter generates 32 a reduced equalizer coefficient control signal eqco in response to the additional downstream signal ddn. In this way, the value of the equalizing coefficient control signal eqco is variable.
6 zeigt
ein Blockdiagramm der erfindungsgemäßen Entzerreinheit 10' aus 4.
Die Entzerreinheit 10' umfasst
eine Entzerrkoeffizientensteuerschaltung 40, einen ersten
und zweiten Multiplizierer 42, 46 und einen ersten
und zweiten Differenzverstärker 44, 48.
Die Entzerrkoeffizientensteuerschaltung 40 empfängt das
binäre
Entzerrkoeffizientensteuersignal eqco, welches beispielsweise n
Bit breit ist, und erzeugt in Reaktion darauf den Wert des Entzerrkoeffizienten β. Auf diese
Weise ist der Entzerrkoeffizient β variabel,
da er in Reaktion auf das variable Entzerrkoeffizientensteuersignal
eqco erzeugt wird. Aus diesem Grund kann die Erfindung die Zeitablauf-
und Spannungsfehler in empfangenen Eingabesignalen im Gegensatz
zu den herkömmlichen
Lösungen über einen
ganzen Bereich von Betriebsbedingungen hinweg genau kompensieren. 6 shows a block diagram of Entzerreinheit invention 10 ' out 4 , The equalizer 10 ' includes an equalization coefficient control circuit 40 , a first and a second multiplier 42 . 46 and a first and second differential amplifier 44 . 48 , The equalizer coefficient control circuit 40 receives the binary equalizer coefficient control signal eqco, which is, for example, n-bit wide, and in response generates the value of the equalizer coefficient β. In this way, the equalizing coefficient β is variable because it is generated in response to the variable equalizing coefficient control signal eqco. For this reason, the invention can accurately compensate for the timing and voltage errors in received input signals as opposed to the conventional solutions over a range of operating conditions.
In
der Entzerreinheit 10' wird
der variable Entzerrkoeffizient β im
ersten Multiplizierer 42 mit dem ungeraden überabgetasteten
Ausgabesignal OD multipliziert, um ein ungerades Produktausgabesignal βOD zu erzeugen.
Analog wird der variable Entzerrkoeffizient β im zweiten Multiplizierer 46 mit dem
zweiten geraden überabgetasteten
Ausgabesignal ED multipliziert, um ein gerades Produktausgabesignal βED zu erzeugen.
Der erste Differenzverstärker 44 stellt
die Differenz zwischen dem ungeraden Produktausgabesignal βOD und dem
Eingabesignal IN zur Verfügung,
um das erste gerade verstärkte Ausgabesignal
ed zu erzeugen, und der zweite Differenzverstärker 48 stellt die
Differenz zwischen dem geraden Produktausgabesignal βED und dem
Eingabesignal IN zur Verfügung,
um das erste ungerade verstärkte
Ausgabesignal od zu erzeugen.In the equalizer 10 ' becomes the variable equalizing coefficient β in the first multiplier 42 is multiplied by the odd oversampled output signal OD to produce an odd product output signal βOD. Analogously, the variable equalization coefficient β in the second multiplier 46 multiplied by the second even oversampled output signal ED to produce a straight product output signal βED. The first differential amplifier 44 provides the difference between the odd product output signal βOD and the input signal IN to produce the first just amplified output signal ed, and the second differential amplifier 48 provides the difference between the even product output signal βED and the input signal IN to generate the first odd amplified output signal od.
Die 7A und 7B zeigen
jeweils ein Schaltbild der erfindungsgemäßen Entzerreinheit 10' gemäß 4 und 6.
Wie aus 7A ersichtlich ist, umfasst
die Entzerreinheit 10' einen
ersten und zweiten PMOS-Transistor
P1, P2 und einen ersten bis fünften
NMOS-Transistor N1, N2, N3, N4 und N5. Zudem umfasst die Entzerreinheit 10' eine erste Transistorbank
TB1 mit sechsten NMOS-Transistoren N6-1 ... N6-n und eine zweite
Transistorbank TB2 mit siebten NMOS-Transistoren N7-1 ... N7-n. Die Eingaben der
Transistoren N2 und N3 sind jeweils das invertierte Eingabesignal
INB bzw. das invertierte ungerade überabgetastete Ausgabesignal
ODB. Der erste und zweite PMOS-Transistor P1, P2 wirken als Lastwiderstände und
vorbestimmte Ströme
I1 und I2 fließen
durch die Transistoren P1 bzw. P2. Der Spannungspegel des ersten
geraden verstärkten
Ausgabesignals ed wird gemäß dem Strom
I1, welcher durch den Transistor P1, den Transistor N1, welcher in
Reaktion auf das Eingabesignal IN aktiviert wird, und den Transistor
N5 fließt,
welcher in Reaktion auf eine Vorspannung Vb aktiviert wird, und
gemäß dem Strom
I2 bestimmt, welcher durch den Transistor P2, den Transistor N4,
welcher in Reaktion auf das ungerade überabgetastete Ausgabesignal
OD aktiviert wird, und durch die Transistoren N6-1 ... N6-n der ersten
Transistorbank TB1 und die selektiv aktivierten Transistoren N7-1
... N7-n der zweiten
Transistorbank TB2 fließt.
Die Transistoren N7-1 ... N7-n der zweiten Transistorbank TB2 werden
selektiv in Reaktion auf die Zustände der Bits des variablen
Entzerrkoeffizientensteuersignals eqco aktiviert. Jedes korrespondierende
Transistorpaar in der ersten Transistorbank TB1 und der zweiten
Transistorbank TB2, beispielsweise die Transistoren N6-1 und N7-1,
die Transistoren N6-2 und N7-2 usw., ziehen in Abhängigkeit
vom aktiven oder inaktiven Zustand des korrespondierenden Bits des
Entzerrkoeffizientensteuersignals eqco Strom. Auf diese Weise wird
das erste gerade verstärkte
Ausgabesignal ed in Reaktion auf die Verstärkung der entsprechenden Werte
des ersten Stroms I1 und des zweiten Stroms I2 erzeugt. Der Spannungspegel
des invertierten geraden verstärkten
Ausgabesignals edB wird analog bestimmt.The 7A and 7B each show a circuit diagram of Entzerreinheit invention 10 ' according to 4 and 6 , How out 7A can be seen includes equalizer 10 ' first and second PMOS transistors P1, P2 and first to fifth NMOS transistors N1, N2, N3, N4 and N5. In addition, the Entzerreinheit includes 10 ' a first transistor bank TB1 with sixth NMOS transistors N6-1 ... N6-n and a second transistor bank TB2 with seventh NMOS transistors N7-1 ... N7-n. The inputs of the transistors N2 and N3 are respectively the inverted input signal INB and the inverted odd oversampled output signal ODB. The first and second PMOS transistors P1, P2 act as load resistors, and predetermined currents I1 and I2 flow through the transistors P1, P2, respectively. The voltage level of the first even amplified output signal ed is in accordance with the current I1, which flows through the transistor P1, the transistor N1, which is activated in response to the input signal IN, and the transistor N5, which is activated in response to a bias voltage Vb, and in accordance with the current I2 determined by the transistor P2, the transistor N4, which activates in response to the odd oversampled output signal OD and flows through the transistors N6-1 ... N6-n of the first transistor bank TB1 and the selectively activated transistors N7-1 ... N7-n of the second transistor bank TB2. The transistors N7-1 ... N7-n of the second transistor bank TB2 are selectively activated in response to the states of the bits of the variable equalizer coefficient control signal eqco. Each corresponding transistor pair in the first transistor bank TB1 and the second transistor bank TB2, for example, the transistors N6-1 and N7-1, the transistors N6-2 and N7-2, etc., pull in response to the active or inactive state of the corresponding bit of the equalizer control signal eqco electricity. In this way, the first just amplified output signal ed is generated in response to the amplification of the respective values of the first current I1 and the second current I2. The voltage level of the inverted even amplified output signal edB is determined analogously.
Die
Transistoren N6-1 ... N6-n der ersten Transistorbank TB1 reagieren
auf die Vorspannung Vb und die Transistoren N7-1 ... N7-n der zweiten Transistorbank
TB2 reagieren auf das variable Entzerrkoeffizientensteuersignal
eqco. Jeder der Transistoren N7-1 ... N7-n der zweiten Transistorbank TB2
umfasst ein Gate, welches mit einem korrespondierenden Bit des variablen
Entzerrkoeffizientensteuersignals eqco verbunden ist. Durch Ausbilden
der einzelnen Transistoren N7-1 ... N7-n der zweiten Transistorbank
TB2 mit verschiedenen Kanalbreiten und durch Ausbilden der einzelnen
Transistoren N6-1 ... N6-n der ersten Transistorbank TB1 mit verschiedenen
Kanalbreiten, welche mit entsprechenden Kanalbreiten der zweiten
Transistorbank TB2 korrespondieren, zieht jedes korrespondierende
Serientransistorpaar, d. h. N6-1, N7-1, einen entsprechenden anderen
Strom. Durch Ausbilden der entsprechenden Transistorkanalbreiten
der Transistoren N7-1 ... N7-n der zweiten Transistorbank TB2 dergestalt,
dass beispielsweise ein Strom gezogen wird, welcher einem binären Vielfachen
des vom benachbarten Transistor gezogenen Stroms entspricht, kann der
zweite Strom I2 und damit der korrespondierende Entzerrkoeffizient β für die Entzerreinheit 10' variabel einstellbar
ausgeführt
werden, so dass ein eingestellter Wert einen direkten Bezug zum
binären
Wert des variablen Entzerrkoeffizientensteuersignals eqco aufweist.
Auf diese Weise kann die variable Steuerung des Systementzerrkoeffizienten β realisiert
werden. In alternativer Ausgestaltung kann die Kanalbreite von jedem
der Transistoren N6-1 ... N6-n der
ersten Transistorbank TB1 und der Transistoren N7-1 ... N7-n der
zweiten Transistorbank TB2 gleich ausgeführt sein. In diesem Fall ist
der von jedem der Transistoren gezogene Strom gleich, werden aber zusätzliche
Transistoren aktiviert, dann kann der gezogene Gesamtstrom variiert
werden, um einen variablen Systementzerrkoeffizienten β zu erreichen.The transistors N6-1 ... N6-n of the first transistor bank TB1 respond to the bias voltage Vb, and the transistors N7-1 ... N7-n of the second transistor bank TB2 respond to the variable equalizer coefficient control signal eqco. Each of the transistors N7-1 ... N7-n of the second transistor bank TB2 includes a gate connected to a corresponding bit of the variable equalizer coefficient control signal eqco. By forming the individual transistors N7-1 ... N7-n of the second transistor bank TB2 with different channel widths and by forming the individual transistors N6-1 ... N6-n of the first transistor bank TB1 with different channel widths, which correspond to corresponding channel widths of the second Transistor bank TB2 correspond, pulling each corresponding series transistor pair, ie N6-1, N7-1, a corresponding other current. By forming the respective transistor channel widths of the transistors N7-1... N7-n of the second transistor bank TB2 such that, for example, a current corresponding to a binary multiple of the current drawn by the adjacent transistor is drawn, the second current I2 and thus the corresponding one Equalization coefficient β for the equalizer purity 10 ' be made variable adjustable, so that a set value has a direct reference to the binary value of the variable Entzerkkoeffizientensteuersignals eqco. In this way, the variable control of the system distortion coefficient β can be realized. In an alternative embodiment, the channel width of each of the transistors N6-1 ... N6-n of the first transistor bank TB1 and the transistors N7-1 ... N7-n of the second transistor bank TB2 may be made equal. In this case, the current drawn by each of the transistors is the same, but if additional transistors are activated, then the total drawn current can be varied to achieve a variable system sizing coefficient .beta.
In
alternativer Ausgestaltung kann anstatt des invertierten Eingabesignals
INB und des invertierten ungeraden überabgetasteten Ausgabesignals ODB
eine Referenzwertspannung Vref an die Gates der Transistoren N2
und N3 angelegt werden.In
alternative embodiment may instead of the inverted input signal
INB and the inverted odd oversampled output signal ODB
a reference voltage Vref to the gates of the transistors N2
and N3 are created.
Die
Entzerrschaltung 10' gemäß 7A ist ausgeführt, um
die ersten geraden verstärkten
Ausgabesignale ed, edB zu erzeugen. Eine analog ausführte ungerade
Entzerrschaltung 10'' gemäß 7B kann
benutzt werden, um die ersten ungeraden verstärkten Ausgabesignal od, odB
zu erzeugen. Analoge erste und zweite Transistorbänke TB1,
TB2 werden für
die ungerade Entzerrschaltung 10'' zur Verfügung gestellt,
so dass die ungeraden verstärkten
Ausgabesignale od, odB in Reaktion auf das variable Entzerrkoeffizientensteuersignal
eqco erzeugt werden.The equalizing circuit 10 ' according to 7A is implemented to generate the first even amplified output signals ed, edB. An analogue odd-numbered equalizer circuit 10 '' according to 7B can be used to generate the first odd amplified output signal od, odB. Analogous first and second transistor banks TB1, TB2 are used for the odd equalizer circuit 10 '' are provided so that the odd amplified output signals od, odB are generated in response to the variable equalizing coefficient control signal eqco.
8 zeigt
ein Schaltbild einer alternativen Ausführungsform der erfindungsgemäßen Entzerreinheit 10''' aus 4.
Bei dieser Ausführungsform ist
ein einzelner Transistor N8 in Reihe zwischen dem Knoten, welcher
die Transistoren N3 und N4 verbindet, und einem Massereferenzspannungspegel
eingeschleift. Ein Spannungssteuersignal VCO ist an ein Gate des
Transistors N8 angelegt. Das Spannungssteuersignal VCO ist variabel
und die Spannung des Spannungssteuersignals VCO wird durch eine
Spannungssteuerschaltung 60 in Reaktion auf das variable
Entzerrkoeffizientensteuersignal eqco gesteuert. Nimmt das variable
Entzerrkoeffizientensteuersignal eqco beispielsweise zu, dann reagiert die
Spannungssteuerschaltung 60 mit einer Erhöhung des
Spannungspegels des Spannungssteuersignals VCO. Zudem reagiert die
Spannungssteuerschaltung 60 mit einer Absenkung des Spannungspegels
des Spannungssteuersignals VCO, wenn das variable Entzerrkoeffizientensteuersignal
eqco abnimmt. Der Stromfluss durch den Transistor N8 ist variabel
und wird basierend auf dem variablen Wert des Spannungssteuersignals
VCO gesteuert. Dies ermöglicht
eine variable Steuerung des resultierenden Entzerrkoeffizienten β der Entzerreinheit 10''',
da der Entzerrkoeffizientenwert β eine
direkte Funktion des Stromflusses durch den Transistor N8 ist, wie
oben beschrieben. 8th shows a circuit diagram of an alternative embodiment of the Entzerreinheit invention 10 ''' out 4 , In this embodiment, a single transistor N8 is connected in series between the node connecting transistors N3 and N4 and a ground reference voltage level. A voltage control signal VCO is applied to a gate of the transistor N8. The voltage control signal VCO is variable and the voltage of the voltage control signal VCO is controlled by a voltage control circuit 60 controlled in response to the variable equalizing coefficient control signal eqco. For example, if the variable equalizing coefficient control signal eqco increases, the voltage control circuit responds 60 with an increase in the voltage level of the voltage control signal VCO. In addition, the voltage control circuit reacts 60 with a lowering of the voltage level of the voltage control signal VCO when the variable equalizing coefficient control signal eqco decreases. The current flow through the transistor N8 is variable and controlled based on the variable value of the voltage control signal VCO. This allows variable control of the resulting equalizing coefficient β of the equalizer 10 ''' because the equalizer coefficient value β is a direct function of the current flow through the transistor N8, as described above.
9 zeigt
ein Blockdiagramm einer erfindungsgemäßen Überabtastschaltung 12 aus 4. Die Überabtastschaltung 12 umfasst
einen ersten und einen zweiten Komparator 70, 72 und
ein erstes bis viertes D-Flip-Flop
DFF1, DFF2, DFF3, DFF4. Der erste Komparator 70 empfängt und
vergleicht das gerade verstärkte
Ausgabesignal ed und eine Referenzspannung Vref. Ist der Pegel des
geraden verstärkten
Ausgabesignals ed größer als
der Pegel der Referenzspannung Vref, dann gibt der erste Komparator
ein gerades Vergleichssignal Ded mit einem hohen Pegel an das erste
und zweite D-Flip-Flop DFF1, DFF2 aus. Der zweite Komparator 72 empfängt und
vergleicht das ungerade verstärkte Ausgabesignal
od und die Referenzspannung Vref. Ist der Pegel des ungeraden verstärkten Ausgabesignals
od größer als
der Pegel der Referenzspannung Vref, dann gibt der zweite Komparator
ein ungerades Vergleichssignal Dod mit einem hohen Pegel an das dritte
und vierte D-Flip-Flop
DFF3, DFF4 aus. 9 shows a block diagram of a Überabtastschaltung invention 12 out 4 , The oversampling circuit 12 includes a first and a second comparator 70 . 72 and first to fourth D flip-flops DFF1, DFF2, DFF3, DFF4. The first comparator 70 receives and compares the currently amplified output signal ed and a reference voltage Vref. If the level of the even amplified output signal ed is greater than the level of the reference voltage Vref, then the first comparator outputs a high-level even comparison signal Ded to the first and second D flip-flop DFF1, DFF2 off. The second comparator 72 receives and compares the odd amplified output signal od and the reference voltage Vref. When the level of the odd amplified output signal od is greater than the level of the reference voltage Vref, the second comparator outputs an odd comparison signal Dod of a high level to the third and fourth D flip-flops DFF3, DFF4.
Das
erste D-Flip-Flop DFF1 speichert das gerade Vergleichssignal Ded
in Reaktion auf das erste Abtasttaktsignal c0 zwischen und gibt
das erste gerade überabgetastete
Ausgabesignal ED aus. Das zweite D-Flip-Flop DFF2 speichert das gerade Vergleichssignal
Ded in Reaktion auf das zweite Abtasttaktsignal c90 zwischen und
gibt das zweite gerade überabgetastete
Ausgabesignal ED90 aus. Auf diese Weise werden das erste und das
zweite gerade überabgetastete
Ausgabesignal ED, ED90 sequentiell erzeugt, wenn die Überabtastschaltung 12 das
gerade Vergleichssignal Ded zwei Mal in Reaktion auf das erste und
das zweite Abtasttaktsignal c0, c90 abtastet, welche eine Phasenverschiebung
von 90 Grad aufweisen.The first D-type flip-flop DFF1 latches the even comparison signal Ded in response to the first sampling clock signal c0, and outputs the first output signal ED that has just been oversampled. The second D-type flip-flop DFF2 latches the even comparison signal Ded in response to the second sampling clock signal c90 and outputs the second output signal ED90 which has just been oversampled. In this way, the first and second even oversampled output signals ED, ED90 are generated sequentially when the oversampling circuit 12 the even comparison signal Ded is sampled twice in response to the first and second sampling clock signals c0, c90 having a phase shift of 90 degrees.
Auf
analoge Weise speichert das dritte D-Flip-Flop DFF3 das ungerade
Vergleichssignal Dod in Reaktion auf das zweite Abtasttaktsignal
c90 zwischen und gibt das erste ungerade überabgetastete Ausgabesignal
OD90 aus. Das vierte D-Flip-Flop DFF4 speichert das ungerade Vergleichssignal
Dod in Reaktion auf das dritte Abtasttaktsignal c180 zwischen und
gibt das zweite ungerade überabgetastete Ausgabesignal
OD aus. Auf diese Weise werden das erste und das zweite ungerade überabgetastete
Ausgabesignal OD90, OD sequentiell erzeugt, wenn die Überabtastschaltung 12 das
ungerade Vergleichssignal Dod zwei Mal in Reaktion auf das zweite
und das dritte Abtasttaktsignal c90, c180 abtastet, welche eine
Phasenverschiebung von 90 Grad aufweisen.In an analogous manner, the third D flip-flop DFF3 latches the odd comparison signal Dod in response to the second sampling clock signal c90 and outputs the first odd oversampled output signal OD90. The fourth D flip-flop DFF4 latches the odd comparison signal Dod in response to the third sampling clock signal c180 and outputs the second odd oversampled output signal OD. In this way, the first and second odd oversampled output signals OD90, OD are sequentially generated when the oversampling circuit 12 the odd comparison signal Dod is sampled twice in response to the second and third sampling clock signals c90, c180 having a phase shift of 90 degrees.
10 zeigt
ein Blockdiagramm des erfindungsgemäßen Phasendetektors 14' aus 4.
Im dargestellten Ausführungsbeispiel
umfasst der Phasendetektor 14' ein fünftes, ein sechstes, ein siebtes und
ein achtes D-Flip-Flop DFF5, DFF6, DFF7 und DFF8 und einen Decoder 80.
Das fünfte
D-Flip-Flop DFF5 tastet das erste gerade überabgetastete Ausgabesignal
ED in Reaktion auf das vierte Abtasttaktsignal c270 ab. Das sechste
D-Flip-Flop DFF6 tastet das zweite gerade überabgetastete Ausgabesignal ED90
in Reaktion auf das vierte Abtasttaktsignal c270 ab. Das siebte
D-Flip-Flop DFF7 tastet das erste ungerade überabgetastete Ausgabesignal
OD90 in Reaktion auf das vierte Abtasttaktsignal c270 ab. Das achte
D-Flip-Flop DFF8 tastet das zweite ungerade überabgetastete Ausgabesignal
OD in Reaktion auf das vierte Abtasttaktsignal c270 ab. Während der Phasendetektor 14' im oben beschriebenen
Ausführungsbeispiel
das Abtasttaktsignal c270 zum Abtasten der geraden und ungeraden überabgetasteten Ausgabesignale
ED, ED90, OD, OD90 verwendet, kann zu diesem Zweck auch ein anderes
Abtasttaktsignal verwendet werden, beispielsweise eines der Abtastsignale
c0, c90 oder c180. Alternativ kann auch ein an einem externen Anschluss
empfangenes Taktsignal verwendet werden. 10 shows a block diagram of the phase detector according to the invention 14 ' out 4 , In the illustrated embodiment, the phase detector comprises 14 ' a fifth, a sixth, a seventh and an eighth D-flip-flop DFF5, DFF6, DFF7 and DFF8 and a decoder 80 , The fifth D-type flip-flop DFF5 samples the first output signal ED that has just been oversampled in response to the fourth sampling clock signal c270. The sixth D-type flip-flop DFF6 samples the second output signal ED90 which has just been oversampled in response to the fourth sampling clock signal c270. The seventh D-type flip-flop DFF7 samples the first odd oversampled output signal OD90 in response to the fourth sampling clock signal c270. The eighth D-type flip-flop DFF8 samples the second odd oversampled output signal OD in response to the fourth sampling clock signal c270. While the phase detector 14 ' In the embodiment described above, the sampling clock signal c270 is used to sample the even and odd oversampled output signals ED, ED90, OD, OD90, another sampling clock signal may be used for this purpose, for example one of the sampling signals c0, c90 or c180. Alternatively, a clock signal received at an external terminal may also be used.
Die
Ausgabedatensignale data des fünften, sechsten,
siebten und achten D-Flip-Flops DFF5, DFF6, DFF7 und DFF8 werden
jeweils dem Decoder 80 zur Verfügung gestellt, welcher in Reaktion
darauf das Aufwärtsteuersignal
up, das Abwärtsteuersignal dn
und das Verriegelungssteuersignal lock erzeugt. Bei einem Ausführungsbeispiel
wird das Aufwärtsteuersignal
up vom Decoder 80 aktiviert, wenn die Phasen der Abtasttaktsignale
c0, c90, c180 der Phase des Eingabedatensignals IN vorauseilen.
Eilen die Phasen der Abtasttaktsignale c0, c90, c180 der Phase des
Eingabedatensignals IN nach, dann aktiviert der Decoder 80 das
Abwärtsteuersignal
dn. Sind die Phasen der Abtasttaktsignale und des Eingabedatensignals
IN abgestimmt, dann aktiviert der Decoder 80 das Verriegelungssteuersignal
lock.The output data signals data of the fifth, sixth, seventh and eighth D flip-flops DFF5, DFF6, DFF7 and DFF8 are respectively sent to the decoder 80 in response to which the up control signal up, the down control signal dn and the lock control signal lock are generated. In one embodiment, the up control signal is up from the decoder 80 activated when the phases of the sampling clock signals c0, c90, c180 lead the phase of the input data signal IN. If the phases of the sampling clock signals c0, c90, c180 go after the phase of the input data signal IN, then the decoder activates 80 the down control signal dn. If the phases of the sampling clock signals and the input data signal IN are tuned, then the decoder activates 80 the lock control signal lock.
Die
Funktionsweise des Decoders 80 gemäß 10 wird
nun unter Bezugnahme auf die Zeitablaufdiagramme gemäß 11A, 11B und 11C beschrieben, welche jeweils die Bedingungen
für die
Erzeugung des Verriegelungssteuersignals lock, des Abwärtssteuersignals
dn und des Aufwärtssteuersignals
up zeigen.The operation of the decoder 80 according to 10 will now be described with reference to the timing diagrams according to 11A . 11B and 11C which respectively show conditions for generation of the lock control signal lock, the down control signal dn and the up control signal up.
Es
sei beispielsweise angenommen, dass das Eingabedatensignal IN kontinuierlich
mit einem Datenwert „0110” eingegeben
wird, dann ist „0” ein gültiger Wert
des ersten geraden verstärkten
Ausgabesignals, während „1” ein gültiger Wert
des zweiten geraden verstärkten
Ausgabesignals ed ist, wie sie von den Entzerrschaltungen 10', 10'' oder 10''' ausgegeben
werden. Andererseits ist bei den gleichen Eingabedaten „1” ein gültiger Wert
des ersten ungeraden verstärkten
Ausgabesignals od, während „0” ein gültiger Wert
für das
zweite ungerade verstärkte Ausgabesignal
od ist, wie sie von den Entzerrschaltungen 10', 10'' oder 10''' ausgegeben
werden. Daher ist die Reihenfolge der geraden Eingabedaten ed „01”, während die
Reihenfolge der ungeraden Eingabesignale od „10” ist. Entsprechend weist das
Datensignal data, wie aus 11A ersichtlich
ist, an der ersten ansteigenden Flanke des vierten Abtasttaktsignals
c270 einen Wert von „0011” auf. Das
Datensignal data wird an den Decoder 80 angelegt, welcher bestimmt,
dass das erste gerade überabgetastete Ausgabesignal
ED und das zweite gerade überabgetastete
Ausgabesignal ED90 den gleichen Wert haben, im dargestellten Beispiel
den Wert „0”. Da das erste
und das zweite gerade überabgetastete
Ausgabesignal ED und ED90 von den gleichen geraden Daten abgetastet
werden, nämlich
von den ersten geraden Daten ed mit einem Wert „0”, sind die Werte der Signale
ED und ED90 identisch. Analog bestimmt der Decoder 80 ebenfalls,
dass das zweite ungerade überabgetastete
Ausgabesignal OD und das erste ungerade überabgetastete Ausgabesignal
OD90 den gleichen Wert „1” haben.
Da das erste und das zweite ungerade überabgetastete Ausgabesignal
OD90 und OD von den gleichen ungeraden Daten abgetastet werden,
nämlich
von den ersten ungeraden Daten od mit einem Wert „1”, sind
die Werte der Signale OD und OD90 identisch. In Reaktion auf diese
Bestimmung wird das Verriegelungssteuersignal lock vom Decoder 80 freigegeben,
da beide Signale ED und ED90 den gleichen Wert „0” aufweisen und beide Signale
OD und OD90 den gleichen Wert „1” aufweisen.Assuming, for example, that the input data signal IN is continuously inputted with a data "0110", then "0" is a valid value of the first even amplified output signal, while "1" is a valid value of the second even amplified output signal ed from the equalizer circuits 10 ' . 10 '' or 10 ''' be issued. On the other hand, in the same input data, "1" is a valid value of the first odd amplified output signal od, while "0" is a valid value for the second odd amplified output signal od as supplied by the equalizing circuits 10 ' . 10 '' or 10 ''' be issued. Therefore, the order of the even input data ed is "01" while the order of the odd input signals od is "10". Accordingly, the data signal data, as shown 11A it can be seen, on the first rising edge of the fourth sampling clock signal c270 a value of "0011" on. The data signal data is sent to the decoder 80 which determines that the first just oversampled output signal ED and the second just oversampled output signal ED90 have the same value, in the example shown the value "0". Since the first and second even oversampled output signals ED and ED90 are sampled from the same even data, namely from the first gera For the data ed with a value "0", the values of the signals ED and ED90 are identical. Analog determines the decoder 80 Also, the second odd oversampled output signal OD and the first odd oversampled output signal OD90 have the same value "1". Since the first and second odd oversampled output signals OD90 and OD are sampled from the same odd data, namely, from the first odd data od having a value "1", the values of the signals OD and OD90 are identical. In response to this determination, the lock control signal becomes lock from the decoder 80 enabled, since both signals ED and ED90 have the same value "0" and both signals OD and OD90 have the same value "1".
Zudem
weist das Datensignal data an der zweiten ansteigenden Flanke des
vierten Abtasttaktsignals c270 einen Wert von „1100” auf. Das Datensignal data
wird an den Decoder 80 angelegt, welcher bestimmt, dass
das erste gerade überabgetastete
Ausgabesignal ED und das zweite gerade überabgetastete Ausgabesignal
ED90 den gleichen Wert haben, im dargestellten Beispiel den Wert „1”. Da das erste
und das zweite gerade überabgetastete
Ausgabesignal ED und ED90 von den gleichen geraden Daten abgetastet
werden, nämlich
von den zweiten geraden Daten ed mit einem Wert „1”, sind die Werte der Signale
ED und ED90 identisch. Analog bestimmt der Decoder 80 ebenfalls,
dass das zweite ungerade überabgetastete
Ausgabesignal OD und das erste ungerade überabgetastete Ausgabesignal
OD90 den gleichen Wert „0” haben.
Da das erste und das zweite ungerade überabgetastete Ausgabesignal
OD90 und OD von den gleichen ungeraden Daten abgetastet werden,
nämlich
von den zweiten ungeraden Daten od mit einem Wert „0”, sind
die Werte der Signale OD und OD90 identisch. In Reaktion auf diese
Bestimmung wird das Verriegelungssteuersignal lock kontinuierlich
vom Decoder 80 freigegeben, da beide Signale ED und ED90
den gleichen Datenwert „1” und beide
Signale OD und OD90 den gleichen Datenwert „0” aufweisen. In anderen Worten
ausgedrückt,
es werden gültige
Daten ausgegeben, welche bestätigen,
dass die ansteigende Flanke des Taktsignals c0 an einer passenden
Position relativ zu den eingegebenen geraden Daten ed angeordnet
ist, beispielsweise in der Mitte der geraden Daten ed, und die ansteigende
Flanke des Taktsignals c180 ist an einer passenden Position relativ
zu den eingegebenen ungeraden Daten od angeordnet, beispielsweise
in der Mitte der ungeraden Daten od.In addition, the data signal data has a value of "1100" at the second rising edge of the fourth sampling clock signal c270. The data signal data is sent to the decoder 80 which determines that the first just oversampled output signal ED and the second just oversampled output signal ED90 have the same value, in the example shown the value "1". Since the first and second even-oversampled output signals ED and ED90 are sampled from the same even data, namely from the second even data ed having a value "1", the values of the signals ED and ED90 are identical. Analog determines the decoder 80 Also, the second odd oversampled output signal OD and the first odd oversampled output signal OD90 have the same value "0". Since the first and second odd oversampled output signals OD90 and OD are sampled from the same odd data, namely the second odd data od having a value "0", the values of the signals OD and OD90 are identical. In response to this determination, the lock control signal lock is continuously input from the decoder 80 is released, since both signals ED and ED90 have the same data value "1" and both signals OD and OD90 have the same data value "0". In other words, valid data is output which confirms that the rising edge of the clock signal c0 is located at an appropriate position relative to the input even data ed, for example, in the middle of the even data ed, and the rising edge of the clock signal c180 is arranged at an appropriate position relative to the inputted odd data od, for example, in the middle of the odd data od.
Wird
im Gegensatz zu den Eingabedaten aus 11A angenommen,
dass das Eingabedatensignal IN kontinuierlich mit einem Datenwert „1001” eingegeben,
dann ist „1” ein gültiger Wert
des ersten geraden verstärkten
Ausgabesignals ed, während „0” ein gültiger Wert
des zweiten geraden verstärkten Ausgabesignals
ed ist, wie sie von den Entzerrschaltungen 10', 10'' oder 10''' ausgegeben
werden. Andererseits ist bei den gleichen Eingabedaten „0” ein gültiger Wert
des ersten ungeraden verstärkten
Ausgabesignals od, während „1” ein gültiger Wert
für das zweite
ungerade verstärkte
Ausgabesignal od ist, wie sie von den Entzerrschaltungen 10', 10'' oder 10''' ausgegeben
werden. Daher ist die Reihenfolge der geraden Eingabedaten ed „10”, während die
Reihenfolge der ungeraden Eingabesignale od „01” ist. Entsprechend weist das
Datensignal data, wie aus 11B ersichtlich
ist, an der ersten ansteigenden Flanke des vierten Abtasttaktsignals
c270 einen Wert von „1000” auf, obwohl
der aktuelle Wert des Datensignals data den Wert „1100” aufweisen
sollte. Das Datensignal data wird an den Decoder 80 angelegt, welcher
bestimmt, dass das erste gerade überabgetastete
Ausgabesignal ED und das zweite gerade überabgetastete Ausgabesignal
ED90 unterschiedliche Datenwerte „1” und „0” aufweisen, und zudem bestimmt,
dass das erste ungerade überabgetastete Ausgabesignal
OD90 und das zweite ungerade überabgetastete
Ausgabesignal OD den gleichen Wert „0” haben. In Reaktion auf diese
Bestimmung wird das Abwärtsteuersignal
dn vom Decoder 80 freigegeben, um die ansteigende Flanke
des Taktsignals c0 mehr in Richtung der Mitte des geraden Datensignals
ed zu verschieben. Die Aktivierung des Abwärtsteuersignals dn verursacht
eine Aktivierung der Abtasttaktsignale c0, c90, c180 zu einem früheren Zeitpunkt durch
die Zeitablaufsteuerschaltung 18, wie oben ausgeführt. Zudem
weist das Datensignal data an der zweiten ansteigenden Flanke des
vierten Abtasttaktsignals c270 einen Wert von „0111” auf, obwohl der aktuelle
Wert des Datensignals data den Wert „0011” aufweisen sollte. Das Datensignal
data wird an den Decoder 80 angelegt, welcher bestimmt,
dass das erste gerade überabgetastete
Ausgabesignal ED und das zweite gerade überabgetastete Ausgabesignal ED90
unterschiedliche Datenwerte „0” und „1” haben,
und zudem bestimmt, dass das erste ungerade überabgetastete Ausgabesignal
OD90 und das zweite ungerade überabgetastete
Ausgabesignal OD den gleichen Datenwert „1” haben. In Reaktion auf diese Bestimmung,
wird das Abwärtsteuersignal
dn kontinuierlich vom Decoder 80 freigegeben, um die ansteigende
Flanke des Taktsignals c0 mehr in Richtung der Mitte des geraden
Datensignals ed zu verschieben.Is unlike the input data 11A Assuming that the input data signal IN is continuously inputted with a data "1001", then "1" is a valid value of the first even amplified output signal ed, while "0" is a valid value of the second even amplified output signal ed as supplied by the equalizing circuits 10 ' . 10 '' or 10 ''' be issued. On the other hand, at the same input data, "0" is a valid value of the first odd amplified output signal od, while "1" is a valid value for the second odd amplified output signal od as supplied by the equalizing circuits 10 ' . 10 '' or 10 ''' be issued. Therefore, the order of the even input data ed is "10" while the order of the odd input signals od is "01". Accordingly, the data signal data, as shown 11B As can be seen, at the first rising edge of the fourth sample clock signal c270, a value of "1000" is present, although the current value of the data signal data should be "1100". The data signal data is sent to the decoder 80 which determines that the first just-oversampled output signal ED and the second just-oversampled output signal ED90 have different data values "1" and "0", and also determines that the first odd oversampled output signal OD90 and the second odd oversampled output signal OD are the same Value "0". In response to this determination, the down control signal dn from the decoder 80 enabled to shift the rising edge of the clock signal c0 more toward the center of the even data signal ed. Activation of the down control signal dn causes activation of the sampling clock signals c0, c90, c180 at an earlier timing by the timing control circuit 18 as stated above. In addition, the data signal data at the second rising edge of the fourth sampling clock signal c270 has a value of "0111", although the current value of the data signal data should be "0011". The data signal data is sent to the decoder 80 which determines that the first just-oversampled output signal ED and the second just-oversampled output signal ED90 have different data values "0" and "1", and also determines that the first odd oversampled output signal OD90 and the second odd oversampled output signal OD are the same Data value "1" have. In response to this determination, the down control signal dn is continuously received by the decoder 80 enabled to shift the rising edge of the clock signal c0 more toward the center of the even data signal ed.
Wird
angenommen, dass, wie in 11B, das
Eingabedatensignal IN kontinuierlich mit einem Datenwert „1001” eingegeben
wird, dann ist „1” ein gültiger Wert
des ersten geraden verstärkten
Ausgabesignals ed, während „0” ein gültiger Wert
des zweiten geraden verstärkten
Ausgabesignals ed ist, wie sie von den Entzerrschaltungen 10', 10'' oder 10''' ausgegeben
werden. Andererseits ist bei den gleichen Eingabedaten „0” ein gültiger Wert
des ersten ungeraden verstärkten
Ausgabesignals od, während „1” ein
gültiger
Wert für
das zweite ungerade verstärkte
Ausgabesignal od ist, wie sie von den Entzerrschaltungen 10', 10'' oder 10''' ausgegeben
werden. Daher ist die Reihenfolge der geraden Eingabedaten ed „10”, während die
Reihenfolge der ungeraden Eingabesignale od „01” ist. Entsprechend weist das
Datensignal data, wie aus 11C ersichtlich
ist, an der ersten ansteigenden Flanke des vierten Abtasttaktsignals
c270 einen Wert von „1110” auf, obwohl
der aktuelle Wert des Datensignals data den Wert „1100” aufweisen
sollte. Das Datensignal data wird an den Decoder 80 angelegt,
welcher bestimmt, dass das erste gerade überabgetastete Ausgabesignal
ED und das zweite gerade überabgetastete
Ausgabesignal ED90 den gleichen Datenwert „1” aufweisen, und zudem bestimmt,
dass das erste ungerade überabgetastete
Ausgabesignal OD90 und das zweite ungerade überabgetastete Ausgabesignal
OD unterschiedliche Datenwerte „1” und „0” aufweisen. In Reaktion auf
diese Bestimmung wird das Aufwärtsteuersignal up
vom Decoder 80 freigegeben, um die ansteigende Flanke des
Taktsignals c180 mehr in Richtung der Mitte des ungeraden Datensignals
od zu verschieben. Die Aktivierung des Aufwärtsteuersignals up verursacht
eine Aktivierung der Abtasttaktsignale c0, c90, c180 zu einem späteren Zeitpunkt
durch die Zeitablaufsteuerschaltung 18, wie oben ausgeführt ist.
Zudem weist das Datensignal data an der zweiten ansteigenden Flanke
des vierten Abtasttaktsignals c270 einen Wert von „0001” auf, obwohl
der aktuelle Wert des Datensignals data den Wert „0011” aufweisen
sollte. Das Datensignal data wird an den Decoder 80 angelegt,
welcher bestimmt, dass das erste gerade überabgetastete Ausgabesignal
ED und das zweite gerade überabgetastete
Ausgabesignal ED90 den gleichen Datenwert „0” aufweisen, und zudem bestimmt,
dass das erste ungerade überabgetastete Ausgabesignal
OD90 und das zweite ungerade überabgetastete
Ausgabesignal OD unterschiedliche Datenwerte „0” und „1” aufweisen. In Reaktion auf
diese Bestimmung wird das Aufwärtsteuersignal
up kontinuierlich vom Decoder 80 freigegeben, um die ansteigende
Flanke des Taktsignals c180 mehr in Richtung der Mitte des ungeraden
Datensignals od zu verschieben. Die Aktivierung des Aufwärtsteuersignals up
verursacht eine Aktivierung der Abtasttaktsignale c0, c90, c180
zu einem späteren
Zeitpunkt durch die Zeitablaufsteuerschaltung 18, wie oben
ausgeführt.It is assumed that, as in 11B , the input data signal IN is continuously inputted with a data "1001", then "1" is a valid value of the first even amplified output signal ed, while "0" is a valid value of the second even amplified output signal ed as supplied by the equalizing circuits 10 ' . 10 '' or 10 ''' be issued. On the other hand, at the same input data "0", a valid value of the first odd amplified output signal od, while "1" is a valid value for the second odd amplified output signal od as supplied by the equalizer circuits 10 ' . 10 '' or 10 ''' be issued. Therefore, the order of the even input data ed is "10" while the order of the odd input signals od is "01". Accordingly, the data signal data, as shown 11C It can be seen that on the first rising edge of the fourth sampling clock signal c270, a value of "1110", although the current value of the data signal data should have the value "1100". The data signal data is sent to the decoder 80 which determines that the first just-oversampled output signal ED and the second just-oversampled output signal ED90 have the same data value "1", and further determines that the first odd oversampled output signal OD90 and the second odd oversampled output signal OD have different data values "1". and "0". In response to this determination, the up control signal is up from the decoder 80 enabled to shift the rising edge of the clock signal c180 more toward the center of the odd data signal od. Activation of the up control signal up causes activation of the sampling clock signals c0, c90, c180 at a later time by the timing control circuit 18 as stated above. In addition, the data signal data at the second rising edge of the fourth sampling clock signal c270 has a value of "0001", although the current value of the data signal data should be "0011". The data signal data is sent to the decoder 80 which determines that the first just-oversampled output signal ED and the second just-oversampled output signal ED90 have the same data value "0", and further determines that the first odd oversampled output signal OD90 and the second odd oversampled output signal OD have different data values "0". and "1". In response to this determination, the up control signal up is continuously output from the decoder 80 enabled to shift the rising edge of the clock signal c180 more toward the center of the odd data signal od. Activation of the up control signal up causes activation of the sampling clock signals c0, c90, c180 at a later time by the timing control circuit 18 as stated above.
12 zeigt
ein Blockdiagramm einer alternativen Ausführungsform des erfindungsgemäßen DFE-Eingabepuffers.
Bei diesem Ausführungsbeispiel
erzeugt die Entzerreinheit 10'' in
Reaktion auf das Eingabesignal IN ein einzelnes seriell verstärktes Ausgabesignal
in anstatt des geraden und ungeraden verstärkten Ausgabesignals ed, ad,
welche von der oben beschriebenen Entzerreinheit 10' erzeugt werden.
In diesem Fall ist nur eine einzelne in 7 dargestellte
Entzerrschaltung 10' erforderlich.
Zusätzlich
wird nur ein einzelnes überabgetastetes
Ausgabesignal ain1 zusammen mit dem von der Steuerschaltung 22 erzeugten
Entzerrkoeffizientensteuersignal eqco zur Entzerreinheit 10'' zurückgekoppelt. Das einzelne seriell
verstärkte
Ausgabesignal in kann beispielsweise mit der geraden Komponente des
Signals korrespondieren. 12 shows a block diagram of an alternative embodiment of the DFE input buffer according to the invention. In this embodiment, the equalizer generates 10 '' in response to the input signal IN, a single serially amplified output signal in stead of the even and odd amplified output signals ed, ad, from the equalizer unit described above 10 ' be generated. In this case, only a single in 7 shown Entzerrschaltung 10 ' required. In addition, only a single over-sampled output signal ain1 is multiplexed with that of the control circuit 22 generated equalization coefficient control signal eqco for Entzerreinheit 10 '' fed back. The single serially amplified output signal in may, for example, correspond to the even component of the signal.
Zusätzlich erzeugt
in der Ausführungsform gemäß 12 die
Zeitablaufsteuerschaltung 18' eine
Mehrzahl von Abtasttaktsignalen ck1, ck2, ck3, ck4, welche sequentiell
in Reaktion auf die vom Taktsignalgenerator 20 erzeugten
Referenztaktsignale c1, c2, ... cn erzeugt werden. Wie im oben beschriebenen
Ausführungsbeispiel
wird der Zeitablauf der Abtasttaktsignale von der Zeitablaufsteuerschaltung 18' in Reaktion
auf das Zählerausgabesignal
cout des Zählers 16 gesteuert.
Im dargestellten Ausführungsbeispiel
werden vier Abtasttaktsignale ck1, ck2, ck3, ck4 verwendet, die
mit den vier Taktsignalen c0, c90, c180, c270 korrespondieren, welche,
wie bei dem oben beschriebenen Ausführungsbeispiel, jeweils eine
Phasenverschiebung von 90 Grad aufweisen. In diesem Ausführungsbeispiel
werden alle Abtasttaktsignale ck1, ck2, ck3, ck4 einschließlich des vierten
Abtasttaktsignals ck4 der Überabtastschaltung 12' zur Verfügung gestellt,
die in Reaktion darauf das erste und ein zweites bis viertes überabgetastetes
Ausgabesignal ain1, ain2, ain3, ain4 an den Phasendetektor 14' ausgibt, welcher
eine analoge Funktionsweise wie der unter Bezugnahme auf 10 beschriebene
Phasendetektor 14' aufweist,
und das Verriegelungssteuersignal lock erzeugt, welches der Entzerrkoeffizientensteuerschaltung 22 zur
Verfügung
gestellt wird, und das Aufwärtsteuersignal
up und das Abwärtsteuersignal
dn erzeugt, welche der Entzerrkoeffizientensteuerschaltung 22 und
dem Zähler 16 zur
Verfügung
gestellt werden, wie oben ausgeführt.Additionally generated in the embodiment according to 12 the timing control circuit 18 ' a plurality of sample clock signals ck1, ck2, ck3, ck4, which are sequential in response to the clock signal generator 20 generated reference clock signals c1, c2, ... cn are generated. As in the above-described embodiment, the timing of the sampling clock signals from the timing control circuit 18 ' in response to the counter output signal cout of the counter 16 controlled. In the illustrated embodiment, four sample clock signals ck1, ck2, ck3, ck4 are used which correspond to the four clock signals c0, c90, c180, c270 which, as in the embodiment described above, each have a phase shift of 90 degrees. In this embodiment, all the sampling clock signals ck1, ck2, ck3, ck4 including the fourth sampling clock ck4 of the oversampling circuit 12 ' in response, providing the first and second through fourth oversampled output signals ain1, ain2, ain3, ain4 to the phase detector 14 ' which performs an analogous operation as that described with reference to 10 described phase detector 14 ' and the lock control signal lock generates which of the equalizer coefficient control circuit 22 is provided, and the up-control signal up and the down-control signal dn generate which of the equalizer coefficient control circuit 22 and the counter 16 be provided as stated above.
Während die
Schaltung gemäß 4 eine Lösung mit
doppelter Datenrate zur Verfügung
stellt, welche die Daten durch Benutzen von geraden und ungeraden
Zweigen miteinander verschachtelt, ist in Anwendungen mit einer
niedrigen Datenrate im Vergleich mit der Verarbeitungsrate der Eingabepufferschaltung
eine zeitliche Verschachtelung nicht erforderlich. Unter diesen
Vorraussetzungen kann die Ausführungsform
gemäß 12 verwendet
werden. Diese Ausführungsform
bietet den Vorteil eines einzelnen Eingabezweigs, welcher die Hardwarekonfiguration
vereinfacht und den erforderlichen Schaltungsflächenbedarf und die Herstellungskosten
reduziert.While the circuit according to 4 provides a double data rate solution which interleaves the data by using even and odd branches, temporal interleaving is not required in low data rate applications as compared to the processing rate of the input buffer circuit. Under these conditions, the embodiment according to 12 be used. This embodiment offers the advantage of a single input branch, which simplifies the hardware configuration and reduces the required circuit footprint and manufacturing cost.
Auf
diese Weise kann ein DFE-Puffer zur Verfügung gestellt werden, in welchem
Zeitablauffehler und Spannungsfehler praktisch vollständig kompensiert
werden. Durch die Umsetzung des variablen Entzerrkoeffizienten β in der Entzerrkomponente werden
die Zeitablauf- und Spannungsfehler über den gesamten Betriebsbedingungsbereich
kompensiert. Dies führt
zu zuverlässigeren
Signalen und höheren Übertragungsraten
zwischen den Schaltungen.In this way, a DFE buffer can be provided in which timing errors and voltage errors are virtually completely compensated. By the implementation of the variable Entzerrkoeffizienten β in the Entzerrkomponente the timing and voltage errors over Compensated for the entire operating condition range. This leads to more reliable signals and higher transfer rates between the circuits.
Die
Erfindung kann auf alle Typen von integrierten Schaltungen angewendet
werden, einschließlich
Speicherbauelementen und Speichersystemen. In einer Ausführungsform
als Speicherbauelement kann das Speicherbauelement eine Mehrzahl von
adressierbaren Speicherzellen umfassen, wobei jede Speicherzelle
ein Datenspeicherelement aufweist. Ein Decoder empfängt eine
Adresse von einer externen Quelle und erzeugt ein Zeilensignal und
ein Spaltensignal zum Adressieren von wenigstens einer der adressierbaren
Speicherzellen. Der DFE-Eingabepuffer kann in einem Speicherbauelement
zum Empfangen von Signalen verwendet werden, welche von externen,
außerhalb
eines Chips angeordneten Quellen übertragen werden.The
Invention can be applied to all types of integrated circuits
be inclusive
Memory devices and storage systems. In one embodiment
As a memory component, the memory device can a plurality of
addressable memory cells, each memory cell
has a data storage element. A decoder receives one
Address from an external source and generates a line signal and
a column signal for addressing at least one of the addressable ones
Memory cells. The DFE input buffer may be in a memory device
be used to receive signals from external,
outside
of a chip arranged sources are transmitted.
13 zeigt
ein Blockdiagramm eines erfindungsgemäßen Speichersystems. Das Speichersystem
umfasst eine Speichersteuerschaltung 100, welche einen
Befehl COM und Adressensignale erzeugt, wie Bankadressen BA und
Adressen ADD, und ein Speichermodul 300. Das Speichermodul 300 umfasst
eine Mehrzahl von Speicherbauelementen 300-1, 300-2,
..., 300-n und empfängt
den Befehl COM und die Adressensignale BA, ADD. In Reaktion darauf
speichert das Speichermodul 300 Daten Din/Dout in den Speicherbauelementen 300-1, 300-2,
..., 300-n oder liest Daten Din/Dout aus den Speicherbauelementen 300-1, 300-2,
..., 300-n aus. Ein erfindungsgemäßer DFE-Eingabepuffer kann
in den Speicherbauelementen zum Empfangen der Signale verwendet
werden, welche von chipextern angeordneten Quellen übertragen
werden. 13 shows a block diagram of a memory system according to the invention. The memory system comprises a memory control circuit 100 which generates a command COM and address signals, such as bank addresses BA and addresses ADD, and a memory module 300 , The memory module 300 includes a plurality of memory devices 300-1 . 300-2 , ..., 300-n and receives the command COM and the address signals BA, ADD. In response, the memory module stores 300 Data Din / Dout in the memory devices 300-1 . 300-2 , ..., 300-n or reads data Din / Dout from the memory devices 300-1 . 300-2 , ..., 300-n out. An inventive DFE input buffer may be used in the memory devices to receive the signals transmitted from off-chip sources.