DE102005020091A1 - Integrierte Halbleiterbauelementeanordnung und Verfahren zu deren Herstellung - Google Patents

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Abstract

Vorgestellt werden eine integrierte Halbleiterbauelementeanordnung (1) und ein entsprechendes Herstellungsverfahren, bei welchen ein Passivierungsschichtbereich (30) in einem Randbereich (R) eines zugrunde liegenden Halbleitermaterialbereichs (20) mit einem Oberflächenbereich (20a) von einer oder zuoberst und vom Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) abgewandt mit einer chemisch inerten und ätzresistenten Deckschicht (30-2) ausgebildet ist bzw. wird.

Description

  • Die vorliegende Erfindung betrifft eine integrierte Halbleiterbauelementeanordnung sowie ein Verfahren zum Herstellen einer integrierten Halbleiterbauelementeanordnung. Die vorliegende Erfindung betrifft insbesondere auch elektrochemisch resistente Oberflächenpassivierungen für Halbleiterbauelemente sowie deren Herstellung.
  • Bei der Konzipierung moderner Halbleiterbauelemente und moderner Halbleiterbauelementeanordnungen sind die Aspekte der funktionellen und strukturellen Langzeitstabilität von erheblicher Bedeutung. Zur Einstellung langzeitstabiler Potenzialverhältnisse bei in einem Halbleitermaterialbereich ausgebildeten Halbleiterbauelementen oder Halbleiterbauelementeanordnungen wird daher in einem Randbereich der Anordnung und mithin in einem Randbereich des zugrunde liegenden Halbleitermaterialbereichs eine Passivierung ausgebildet, die auch als Passivierungsschichtbereich bezeichnet wird. Dieser Passivierungsschichtbereich im Randbereich des zugrunde liegenden Halbleitermaterialbereichs dient dazu, eine gewünschte Feldverteilung am Rande der Halbleiterbauelementeanordnung zu realisieren, um z.B. verfrühte elektrische Durchbrüche im zugrunde liegenden Halbleitermaterialbereich, z.B. aufgrund einer Avalanchemultiplikation oder aufgrund dielektrischer Durchbrüche zu verhindern.
  • Besonderes Augenmerk wird dabei sowohl bei der Konzipierung als auch bei der eigentlichen Herstellung und Verwendung von Halbleiterbauelementeanordnungen auf den jeweiligen Passivierungsschichtbereich gelegt. Insbesondere bei robusten Betriebs- oder auch Herstellungsbedingungen kann jedoch der zwingend erforderliche Passivierungsschichtbereich durch materielle Umwelteinflüsse, z.B. durch eine vorgesehene Atmosphäre oder dergleichen aufgrund damit einhergehender chemischer und/oder physikalischer Umsetzungen hinsichtlich seiner Passivierungseigenschaften für den Betrieb und für die Struktur nachteiligen Änderungen ausgesetzt sein.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Halbleiterbauelementeanordnung sowie ein entsprechendes Herstellungsverfahren für eine integrierte Halbleiterbauelementeanordnung anzugeben, bei welchem ein vorgesehener Passivierungsschichtbereich hinsichtlich seiner Passivierungseigenschaften besonders zuverlässig und langzeitstabil ausgebildet ist bzw. wird.
  • Gelöst wird die der Erfindung zugrunde liegende Aufgabe bei einer integrierten Halbleiterbauelementeanordnung erfindungsgemäß mit den Merkmalen des unabhängigen Patentanspruchs 1. Des Weiteren wird die der Erfindung zugrunde liegende Aufgabe bei einem Verfahren zum Herstellen einer integrierten Halbleiterbauelementeanordnung erfindungsgemäß mit den Merkmalen des unabhängigen Patentanspruchs 13 gelöst. Vorteilhafte Weiterbildungen sind jeweils Gegenstand der abhängigen Unteransprüche.
  • Erfindungsgemäß wird eine integrierte Halbleiterbauelementeanordnung geschaffen, bei welcher ein Halbleitermaterialbereich mit einem Oberflächenbereich ausgebildet ist, bei welcher in einem Zentralbereich des Halbleitermaterialbereichs eine Anordnung eines oder mehrerer Halbleiterbauelemente ausgebildet ist, und bei welcher in einem Randbereich des Halbleitermaterialbereichs auf dessen Oberflächenbereich ein Passivierungsschichtbereich ausgebildet ist, wobei der Passivierungsschichtbereich von einer oder zuoberst und vom Oberflächenbereich des Halbleitermaterialbereichs abgewandt mit einer – insbesondere gegenüber Sauerstoffradikalen – chemisch inerten und ätzresistenten Deckschicht ausgebildet ist.
  • Es ist somit ein Aspekt der vorliegenden Erfindung, dass der Passivierungsschichtbereich von einer chemisch inerten und ätzresistenten Deckschicht gebildet wird oder dass der Passivierungsschichtbereich zuoberst und vom Oberflächenbereich des Halbleitermaterialbereichs abgewandt von einer chemisch inerten und ätzresistenten Deckschicht gebildet wird. Dadurch wird eine chemische und/oder physikalische Umsetzung des Materials der Deckschicht selbst und insbesondere aber der darunter liegenden materiellen Bereiche des Passivierungsschichtbereichs verhindert.
  • Bei einer Ausführungsform der erfindungsgemäßen Halbleiterbauelementeanordnung sind zusätzlich oder alternativ als Deckschicht eine wasserstoffhaltige und mit Silizium dotierte amorphe Kohlenstoffschicht oder eine aC:H-Schicht ausgebildet.
  • Bevorzugterweise ist bei einer anderen Ausführungsform der erfindungsgemäßen Halbleiterbauelementeanordnung die Deckschicht als DLC-Schicht ausgebildet.
  • Im folgenden werden die Begriffe aC:H-Schicht und DLC-Schicht im weiteren Sinne oft synonym verwendet. Im engeren Sinne ist der allgemeinere Begriff durch die aC:H-Schicht gegeben. Der Begriff DLC wird im engeren Sinne verwendet, wenn die aC:H-Schichten so abgeschieden sind, dass – bei entsprechend hohem DC-Bias – eine hohe Dichte und Härte derart resultieren, dass die Eigenschaften auch diamantartig werden (DLC = diamondlike carbon). Ansonsten resultieren – bei niedrigem Bias – polymerartige Schichten mit geringer Dichte und Härte.
  • Es ist von Vorteil, wenn gemäß einer weiteren Ausführungsform der erfindungsgemäßen Halbleiterbauelementeanordnung die Deckschicht zusätzlich oder alternativ mit einer Dotierstoffkonzentration an Silizium von mindestens 1 Atom-% ausgebildet ist.
  • Andererseits ist es auch von Vorteil, wenn gemäß einer weiteren Ausführungsform der erfindungsgemäßen Halbleiterbauelementeanordnung die Deckschicht zusätzlich oder alternativ mit einer Dotierstoffkonzentration an Silizium mit weniger als 50 Atom-% ausgebildet ist.
  • Im Rahmen einer bevorzugten Ausgestaltungsform der erfindungsgemäßen Halbleiterbauelementeanordnung ist die Deckschicht zusätzlich oder alternativ mit einer Dotierstoffkonzentration an Silizium unterhalb eines stöchiometrischen Verhältnisses von Silizium zu Kohlenstoff von 1:1 ausgebildet.
  • Im Rahmen einer anderen bevorzugten Ausgestaltungsform der erfindungsgemäßen Halbleiterbauelementeanordnung ist die Deckschicht alternativ als eine Siliziumnitridschicht ausgebildet.
  • Es ist in jedem Fall denkbar und von Vorteil, wenn gemäß einer weiteren zusätzlichen oder alternativen Ausgestaltungsform der erfindungsgemäßen Halbleiterbauelementeanordnung der Passivierungsschichtbereich zuunterst und den Oberflächenbereichen des Halbleitermaterialbereichs zugewandt oder direkt an diesen anschließend mit einer Basisschicht ausgebildet ist.
  • Dabei kann es von weiterem Vorteil sein, wenn gemäß einer anderen zusätzlichen Fortbildung der erfindungsgemäßen Halbleiterbauelementeanordnung die Basisschicht mit einer Schichtstärke ausgebildet ist, welche in ihrer Größenordnung in etwa der Größenordnung der Abschirmlänge des Materials der Basisschicht entspricht.
  • Die Basisschicht kann gemäß einer weiteren zusätzlichen oder alternativen Fortbildung der erfindungsgemäßen Halbleiterbauelementeanordnung mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe gebildet sein, die besteht aus einem Dielektrikum, einem Isolator, einem Siliziumoxid, einem Siliziumnitrid, einem Polyimid, einer Silikonvergussmasse, einem semiisolierenden Material, einem amorphen Silizium, einem Kohlenstoffmaterial, einem Siliziumcarbid, einem amorphen Kohlenstoff und einem mit Wasserstoff dotierten amorphen Kohlenstoff.
  • Es ist in bevorzugter Weise und gemäß einer weiteren zusätzlichen oder alternativen Fortbildung der erfindungsgemäßen Halbleiterbauelementeanordnung denkbar, dass die Anordnung eines oder mehrerer Halbleiterbauelemente mit oder aus einem Halbleiterbauelement oder einer beliebigen Kombination Halbleiterbauelemente aus der Gruppe ausgebildet ist, die besteht aus einem Leistungstransistor, einem Thyristor, einem JFET, einem IGBT, einer Hochvolt-Pin-Diode und einer Schottkydiode.
  • Ferner kann es im Rahmen einer weiteren Ausführungsform der erfindungsgemäßen Halbleiterbauelementeanordnung zusätzlich oder alternativ vorgesehen sein, dass der Randbereich mit einem planaren Randabschluss oder mit einem mesaförmigen Randabschluss ausgebildet ist.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Herstellungsverfahren für eine integrierte Halbleiterbauelementeanordnung geschaffen, bei welchem ein Halbleitermaterialbereich mit einem Oberflächenbereich ausgebildet wird, bei welchem in einem Zentralbereich des Halbleitermaterialbereichs eine Anordnung eines oder mehrerer Halbleiterbauelemente ausgebildet wird und bei welcher in einem Randbereich des Halbleitermaterialbereichs auf dessen Oberflächenbereich ein Passivierungsschichtbereich ausgebildet wird, wobei der Passivierungsschichtbereich von einer oder zuoberst und vom Oberflächenbereich des Halbleitermaterialbereichs abgewandt mit einer – insbesondere gegenüber Sauerstoffradikalen – chemisch inerten und ätzresistenten Deckschicht ausgebildet wird.
  • Bei einer Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterbauelementeanordnung werden zusätzlich oder alternativ als Deckschicht eine wasserstoffhaltige und mit Silizium dotierte amorphe Kohlenstoffschicht oder eine aC:H-Schicht ausgebildet.
  • Bevorzugterweise wird bei einer anderen Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterbauelementeanordnung die Deckschicht als DLC-Schicht ausgebildet.
  • Es ist von Vorteil, wenn gemäß einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterbauelementeanordnung die Deckschicht zusätzlich oder alternativ mit einer Dotierstoffkonzentration an Silizium von mindestens 1 Atom-% ausgebildet wird.
  • Andererseits ist es auch von Vorteil, wenn gemäß einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterbauelementeanordnung die Deckschicht zusätzlich oder alternativ mit einer Dotierstoffkonzentration an Silizium mit weniger als 50 Atom-% ausgebildet wird.
  • Im Rahmen einer bevorzugten Ausgestaltungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterbauelementeanordnung wird die Deckschicht zusätzlich oder alternativ mit einer Dotierstoffkonzentration an Silizium unterhalb eines stöchiometrischen Verhältnisses von Silizium zu Kohlenstoff von 1:1 ausgebildet.
  • Im Rahmen einer anderen bevorzugten Ausgestaltungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiter bauelementeanordnung wird die Deckschicht alternativ als eine Siliziumnitridschicht ausgebildet.
  • Es ist in jedem Fall denkbar und von Vorteil, wenn gemäß einer weiteren zusätzlichen oder alternativen Ausgestaltungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterbauelementeanordnung der Passivierungsschichtbereich zuunterst und den Oberflächenbereichen des Halbleitermaterialbereichs zugewandt oder direkt an diesen anschließend mit einer Basisschicht ausgebildet wird.
  • Dabei kann es von weiterem Vorteil sein, wenn gemäß einer anderen zusätzlichen Fortbildung des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterbauelementeanordnung die Basisschicht mit einer Schichtstärke ausgebildet wird, welche in ihrer Größenordnung in etwa der Größenordnung der Abschirmlänge des Materials der Basisschicht entspricht.
  • Die Basisschicht kann gemäß einer weiteren zusätzlichen oder alternativen Fortbildung des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterbauelementeanordnung mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe gebildet werden, die besteht aus einem Dielektrikum, einem Isolator, einem Siliziumoxid, einem Siliziumnitrid, einem Polyimid, einer Silikonvergussmasse, einem semiisolierenden Material, einem amorphen Silizium, einem Kohlenstoffmaterial, einem Siliziumcarbid, einem amorphen Kohlenstoff und einem mit Wasserstoff dotierten amorphen Kohlenstoff.
  • Es ist in bevorzugter Weise und gemäß einer weiteren zusätzlichen oder alternativen Fortbildung des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterbauelementeanordnung denkbar, dass die Anordnung eines oder mehrerer Halbleiterbauelemente mit oder aus einem Halbleiterbauelement oder einer beliebigen Kombination Halbleiterbauelemente aus der Gruppe ausgebildet wird, die besteht aus einem Leistungstransistor, einem Thyristor, einem JFET, einem IGBT, einer Hochvolt-Pin-Diode und einer Schottkydiode.
  • Ferner kann es im Rahmen einer weiteren Ausführungsform des erfindungsgemäßen Verfahrens zum Herstellen einer Halbleiterbauelementeanordnung zusätzlich oder alternativ vorgesehen sein, dass der Randbereich mit einem planaren Randabschluss oder mit einem mesaförmigen Randabschluss ausgebildet wird.
  • Planar kann dabei bedeuten, dass die angelegte Sperrspannung an der Chipoberseite in lateraler Richtung bis zur Sägekante abgebaut wird. Dazu muss der pn-Übergang an die Oberfläche treten, und am Chiprand existiert in aller Regel ein Kanal- oder Channelstopper, der sich auf Drainpotential befindet. Zusätzliche Maßnahmen zur Steuerung der elektrischen Feldstärke sind beispielsweise Feldbegrenzungsringe, Feldplatten oder eine schwache p-Implantation, die sich an die p+-Wanne anschließt.
  • Bei einem mesaförmigen Randabschluss verläuft der p+n-Übergang horizontal bis zur Oberfläche und die Feldstärke wird durch Schrägschliffe oder Gräben durch den sperrenden p+n-Übergang eingestellt.
  • Diese und weitere Aspekte der vorliegenden Erfindung werden nachfolgend weiter erläutert:
  • Die Erfindung betrifft insbesondere auch elektrochemisch resistente Oberflächenpassivierungen für Halbleiterbauelemente.
  • Zur Erzielung von langzeitstabilen Potentialverhältnissen an der Oberfläche eines Halbleiterbauelements muss eine geeignete Passivierungsschicht im Randbereich aufgebracht werden. Je nach Technologie unterscheidet man mesaförmig oder planar ausgeführte Randabschlüsse. Diese haben primär die Aufgabe, die elektrische Feldstärke im Randbereich des Bauelementes, wo der pn-Übergang an die Oberfläche tritt, so abzubauen, dass es zu einer moderaten Feldverteilung unter Sperrbelastung kommt. Ein besonderes Augenmerk wird bereits bei der Konzeptionierung des Randabschlusses im Simulator darauf gelegt, die Feldverteilung so zu optimieren, dass diese nicht zu einem verfrühtem Durchbruch im Halbleiterkörper durch Avalanchemultiplikation oder zum dielektrischen Durchbruch in der Passivierungsschicht führt. Allerdings können Fremdladungen beim aufgebauten Chip das Sperrverhalten des Bauelements empfindlich stören.
  • Die Aufgabe der Passivierungsschicht ist es, die Halbleiteroberfläche gegenüber solchen Störladungen möglichst gut zu schützen.
  • Für die Passivierung werden häufig Schichten aus dielektrischem Material (Isolatoren) wie beispielsweise Siliziumoxid und Siliziumnitrid oder bzw. in Kombination mit Polyimid oder Siliconvergussmassen verwendet. Isolierende Schichten haben allerdings den Nachteil, dass sie ohne aufwändige Zusatzmaßnahmen, wie etwa Feldplatten in der Randkonstruktion, die Potentialverteilung aufgrund des elektrischen Durchgriffs durch die Influenzwirkung der Oberflächenladung nur bedingt schützen können
  • Alternativ werden deshalb auch semiisolierende Schichten als Primärschicht auf der Halbleiteroberfläche eingesetzt. Diese bestehen beispielsweise aus amorphem Silizium oder aus amorphem Kohlenstoff /1/, wobei eine Zustandsdichte von etwa 1019 cm–3 eV–1 gefordert wird. Im Zusammenhang mit der Abschirm- oder Debyelänge ergibt sich dann eine Abschätzung für die mindestens erforderliche Schichtdicke im Bereich von etwa 5 nm.
  • Die semiisolierenden Schichten haben gegenüber den isolierenden Schichten den Vorteil, dass sie aufgrund ihrer Morphologie eine hohe Dichte von umladbaren Zuständen besitzen, die zur Abschirmung von Fremdladungen genutzt werden kann. Diese sind in der Regel beim montierten Chip immer vorhanden, entweder durch den Herstellprozess vorhandene Ionenladungen oder durch eindringende Feuchtigkeit bzw. alkalische Kontamination in der Vergussmasse.
  • Insbesondere eine semiisolierende Passivierung aus einer amorphen, wasserstoffhaltigen Kohlenstoffschicht aC:H, wie sie beispielsweise aus einer Hochfrequenzplasmaabscheidung (PECVD) eines Precursors aus gasförmigem Kohlenwasserstoff resultiert, ist hier von Vorteil, da diese Schicht eine sehr hohe Dichte von umladbaren Zuständen aufweist. Diese kann beispielsweise in einer Elektronspinresonanzmessungen oder ESR-Messungen bestimmt werden /2/. Eine hohe Zustandsdichte in der Passivierungsschicht kann aber aktiv Störladungen abschirmen und damit eine ausgezeichnete Sperrstabilität garantieren.
  • Für die Abschirmfähigkeit der semiisolierenden Schicht ist die Zustandsdichte am Ferminiveau, gemessen in cm–3 eV–1, entscheidend. Diese ist direkt mit der Abschirmlänge, auch Debyelänge LD genannt, über die folgende Beziehung verknüpft, nämlich gemäß
    Figure 00100001
    mit den Bezeichnungen:
    • εr =
    relative Dielektrizitätskonstante,
    ε0 =
    elektrische Feldkonstante,
    NF =
    Zustandsdichte am Ferminiveau und
    q =
    Elementarladung.
  • Weiterhin zeichnen sich solche aC:H-Schichten durch eine hohe Widerstandsfähigkeit, die sich in einer hohen mechanischen Härte und Abriebfestigkeit zeigt, sowie einer chemischen Beständigkeit selbst gegenüber konzentrierten Säuren und Laugen und einer exzellenten Sperrwirkung gegenüber Feuchtigkeit aus. Aus diesem Grund sind sie auch wiederum nur über einen Plasmaprozess strukturierbar.
  • Aufgrund ihrer diamantartigen Eigenschaften werden aC:H-Schichten auch synonym als DLC-Schichten (DLC = Diamondlike Carbon) bezeichnet. Zum Ätzen der Schichten wird in der Regel ein Sauerstoffplasma verwendet, bei dem die Ionen – wie bei der Abscheidung – noch eine zusätzliche Beschleunigung aufgrund einer sich einstellenden DC-Bias erfahren. Nur so lassen sich Ätzraten erzielen, die in der Größenordnung der Abscheiderate liegen. Der DC-Bias unterstützt und beschleunigt hierbei den Ätzprozess aufgrund der zusätzlichen kinetischen Energie der Sauerstoffradikale, ist aber für die Reaktion als solche nicht zwingend erforderlich /3/. Die Existenz von Sauerstoff-Radikalen kann bereits zur Korrosion führen. Molekularer Sauerstoff reicht bei harten DLC-Filmen hierfür nach B. Landkammer et al. zur Oxidation allerdings nicht aus. Die Sauerstoff-Radikale wurden in einem Plasma aus O2 bzw. aus einem O2/H2-Gemisch oder aus H2O erzeugt. Dabei ergaben sich nur graduelle Unterschiede in der Ätzrate, der Effekt ist aber in allen drei Fällen vorhanden. Bei dem H2O-Plasma ist die Ätzrate am niedrigsten.
  • Um die Langzeitzuverlässigkeit der Halbleiter-Bauelemente unter Betriebsbedingungen abzusichern, werden in einem „Zeitrafferexperiment" Extrembelastungen nachgestellt. Dazu gehört z.B. ein Test, bei dem das Bauelement unter hoher Luftfeuchtigkeit und hoher Temperatur bei anliegender Sperrspannung gelagert wird (so genannter H3TRB-Test = High Humidity, Temperature and Reverse Bias).
  • Wie weit die Feuchtigkeit an den Prüfling gelangen kann, hängt sehr stark von der Aufbauweise ab. Bei einer hermetisch gekapselten Bauform, wie sie z.B. in der Bipolartechnik bei Scheibenzellenbauelementen üblich ist, erübrigt sich ein solcher Test, da sich die Bauelemente während des Betriebes in einem verschweißten und mit Inertgas gefülltem Metall-Keramikgehäuse befinden.
  • Bei einer offeneren Bauform wie z.B. der eines TO220-Gehäuses oder eines IGBT-Moduls kann das Eindringen von Feuchtigkeit allerdings nicht ausgeschlossen werden und da die Vergussmasse keine wirksame Barriere darstellt, kann die Situation unter Betriebsbedingungen hier durchaus anders aussehen. Insbesondere betroffen sind natürlich Sensorbauelemente, da diese direkt der Umgebungsatmosphäre ausgesetzt sind (Feuchtesensoren, Drucksensoren usw.).
  • In entsprechenden Zuverlässigkeitstests ergibt sich unter der Einwirkung von Feuchtigkeit bei gleichzeitig anliegender Sperrspannung überraschenderweise eine Belastungssituation, die dem oben genannten Korrosionsphänomen bei Anwesenheit von Sauerstoffradikalen ähnelt.
  • Die Situation ist schematisch in 1 wiedergegeben. Als Beispiel dient eine Hochvoltdiode, deren Basiszone schwach n-dotiert ist und in die eine p+-Wanne als p-Emitter eindiffundiert ist. Der n-Emitter befindet sich auf der Chiprückseite. Der Randabschluss ist im dargestellten Bild planar ausgeführt. Er kann aber ebenso mesaförmig durch einen Graben oder Schrägschliff durch einen eben verlaufenden und seitlich an der Chipkante austretenden p+n-Übergang ausgeführt sein.
  • Entscheidend ist, dass der pn-Übergang mit einer DLC-Schicht bedeckt ist, die sich vom p+-Gebiet ausgehend so weit in das schwach dotierte Basisgebiet erstreckt, bis das elektrische Feld unter der anliegenden Sperrspannung abgeklungen ist. Da üblicherweise ein Channelstopper vorgesehen wird, heißt das konkret, dass die aC:H-Schicht im p+-Gebiet beginnt und auf dem Channelstopper endet. Dazwischen können natürlich zusätzliche Elemente zum lateralen Feldabbau wie Feldbegrenzungsringe oder eine zusätzliche schwach p-dotierte Zone (z.B. RESURF, VLD) vorhanden sein, die in 1 der Einfachheit halber nicht dargestellt sind.
  • Unter Sperrbelastung liegt am p+-Emitter negatives und am Channelstopper positives Potential an. Kommt nun Feuchtigkeit und etwas salzartige Kontamination wie beispielsweise Alkali-Ionen hinzu, so bilden diese zusammen einen Elektrolyten und die gesamte Anordnung entspricht einer galvanischen Zelle, in der die folgende elektrochemische Reaktion abläuft /4/: Kathode (Minuspol, p+-Wanne):
    Figure 00130001
    Anode (Pluspol, Channelstopper, Kanalstopper)
    Figure 00130002
  • Wenn der naszierende Sauerstoff keinen Reaktionspartner findet und nicht verbraucht wird, würde die ganze elektrochemi sche Reaktion auf die Elektrolyse von Wasser hinauslaufen, wobei die Kathode in alkalischer Umgebung Wasserstoff und die Anode in saurer Umgebung Sauerstoff freisetzen würde. Im Gesamtsystem würden sich die unterschiedlichen pH-Werte in einer wässrigen Lösung weitgehend neutralisieren.
  • Da die aC:H-Schicht aber zumindest teilweise durch die freiwerdenden Sauerstoffradikale nach /3/ angegriffen werden kann, beinhaltet die Reaktionskette eine anodische Oxidation der Kohlenstoffschicht in der Umgebung des Channelstoppers, die zur Abspaltung von CO oder CO2 und damit letztlich zu Korrosionseffekten an der Passivierungsschicht führt.
  • Andererseits kann durch die Entstehung der OH–-Ionen das Kontaktmetall auf dem p+-Gebiet (wenn hier, wie oft üblich, Aluminium verwendet wird) und sogar das Silizium selbst angegriffen werden (Entstehung von Ätzgruben wie beispielsweise bei einer KOH-Ätzung). Wie schnell die Reaktion abläuft, hängt von der Höhe des parasitären Sperrstroms ab, der aufgrund der elektrochemischen Reaktion fließt.
  • Es ist nun einerseits erwünscht, die abschirmende Wirkung der DLC-Schicht zur Langzeitstabilisierung der Potentialverhältnisse an der Halbleiteroberfläche auch weiterhin zu nutzen und andererseits besteht die Notwendigkeit den stabilen Betrieb auch unter dem Einfluss der Umgebungsatmosphäre bei nicht hermetisch geschlossenen Gehäusen sicherzustellen.
  • Damit stellt sich die Aufgabe, entweder die Schicht so zu „härten", dass sie gegenüber einer anodischen Oxidation resistent gemacht wird oder eine Schichtfolge zu entwickeln, die die elektrochemische Resistenz des Gesamtsystems durch Abdeckung der DLC-Schicht mit einer weiteren Schicht, die gegenüber anodischer Oxidation beständig ist, gewährleistet.
  • Da die Korrosion von außen angreift, muss diese Deckschicht effektiv das Eindringen von Wassermolekülen verhindern können und deshalb gleichzeitig eine gute Barrierenwirkung gegenüber Feuchtigkeit aufweisen. Dafür kommen entweder Schichten aus Si-Nitrid oder eben wiederum DLC in Betracht, das durch eine Dotierung mit Silizium ätzresistent gemacht wird.
  • Diesbezügliche Versuche haben gezeigt, dass beispielsweise ein Si-Gehalt von 10 Atom-% in der Schicht vollständig ausreicht, um eine absolute Ätzresistenz gegenüber einem DC-Bias-gestützten Sauerstoffplasma zu erhalten.
  • Bei der Verwendung einer homogenen Schicht aus Si-dotiertem DLC ist es andererseits vorteilhaft deutlich unterhalb des stöchiometrischen Verhältnisses für SiC von Si/C = 1 zu bleiben, da bei Siliziumgehalten von 50 Atom-% und darüber die sp2-hybridisierten Bindungszustände des Kohlenstoffs verschwinden /5/. Da diese wesentlich zur Dichte der umladbaren Zustände beitragen (siehe oben), wird die Abschirmwirkung schwächer und die Schichten verhalten sich elektrisch wie ein Isolator mit den genannten Nachteilen.
  • Durch folgende Maßnahme wird die anodische Oxidation einer DLC-Passivierungsschicht auf der Oberfläche eines Halbleiterbauelements unter Einwirkung von Feuchtigkeit bei Sperrbelastung vermieden:
  • Vorgeschlagen wird eine Si-Dotierung der DLC-Schicht mit mindestens 1 at% oder 1 Atomprozent Si-Anteil in der Schicht (2) oder ein Schichtaufbau bestehend aus einer undotiertem DLC-Basisschicht und einer Deckschicht aus Si-dotiertem DLC mit mindestens 1 at% oder Atomprozent Si-Anteil. Alternativ kann als Deckschicht auch Siliziumnitrid verwendet werden (3). Die Basisschicht sollte in jedem Fall so dimensioniert werden, dass deren Schichtdicke in der Größenordnung der Abschirmlänge des DLC-Basismaterials gewählt ist.
  • Ein Ausführungsbeispiel ist die beschriebene Hochvoltdiode nach 2 oder 3. Das vorgeschlagene Konstruktionsprinzip kann natürlich prinzipiell auch auf andere Hochvolt-Leistungsbauelemente übertragen werden. Weitere Ausführungsbeispiele wären somit die Anwendung bei SIPMOS- oder COOLMOS-Leistungstransistoren, Thyristoren, JFETs, IGBTs, Schottkydioden oder Sensoren auf Si- oder SiC-Basis mit Planarem oder mesaförmigem Randabschluss.
    •
  • Diese und weitere Aspekte der vorliegenden Erfindung werden nachfolgend anhand der beigefügten Figuren erläutert, welche exemplarisch Ausführungsformen der Erfindung zeigen:
  • 1 ist eine schematische und geschnittene Seitenansicht einer auf herkömmliche Art und Weise ausgebildeten Halbleiterbauelementeanordnung.
  • 2 ist eine schematische und geschnittene Seitenansicht einer ersten Ausführungsform der erfindungsgemäßen Halbleiterbauelementeanordnung.
  • 3 ist eine schematische und geschnittene Seitenansicht einer zweiten Ausführungsform der erfindungsgemäßen Halbleiterbauelementeanordnung.
  • Nachfolgend werden strukturell und/oder funktionell ähnliche oder äquivalente Strukturen oder Verfahrensschritte mit denselben Bezugszeichen bezeichnet. Nicht in jedem Fall ihres Auftretens wird eine Detailbeschreibung der strukturellen Elemente oder Verfahrensschritte wiederholt.
  • 1 zeigt in schematischer und geschnittener Seitenansicht eine Ausführungsform einer in herkömmlicher Weise hergestellten Halbleiterbauelementeanordnung 1'.
  • Der hier gezeigten Halbleiterbauelementeanordnung 1' liegt ein Halbleitermaterialbereich 20 mit einem Oberflächenbereich 20a zugrunde. Der Halbleitermaterialbereich 20 weist einen unteren oder ersten Bereich oder Abschnitt 20-1 auf, welcher n+-dotiert ist. An diesen ist, zumindest in der Darstellung der Figur, ein positives Potenzial angelegt. Daran schließt sich ein zweiter Bereich 20-2 an, welcher n-dotiert ausgebildet ist.
  • Der Halbleitermaterialbereich 20 ist in der Figur im Schnitt dargestellt, und zwar in lateraler Ausdehnung nur in einer Richtung, so dass sich der gesamte Aufbau der hier gezeigten Halbleiterbauelementeanordnung 1' in rotationssymmetrischer Art und Weise durch Drehung der dargestellten Anordnung um die angedeutete Rotationsachse X oder Symmetrieachse X ergibt.
  • Es sind auch eckige Chips, z.B. mit abgerundeten Ecken denkbar.
  • Lateral ist der Halbleitermaterialbereich 20 unterteilt in einen Zentralbereich Z, in welchem die eigentliche Anordnung der vorgesehenen Halbleiterbauelemente 10 ausgebildet ist, und in einen Randbereich R, welcher dem elektrischen Randabschluss der Halbleiterbauelementeanordnung 1' dient.
  • Der Zentralbereich Z weist in der Anordnung in der Figur ein einzelnes Halbleiterbauelement 10 auf. Es kann jedoch auch eine Anordnung einer Mehrzahl, gegebenenfalls auch unterschiedlicher Halbleiterbauelemente 10 vorgesehen sein.
  • In der Figur ist als Halbleiterbauelement 10 eine Diode dargestellt. Diese Diode ergibt sich als Kombination eines p+-dotierten Dotiergebiets 20-3 im Bereich der Oberfläche 20a des Halbleitermaterialbereichs 20 mit den ersten und zweiten Abschnitten 20-1 und 20-2 des Halbleitermaterialbereichs 20 mit n-Dotierung. Direkt auf der Oberfläche 20a und in Kontakt mit dem Dotiergebiet 20-3 ist eine entsprechende Kontaktmetallisierung 40 ausgebildet, wobei in der Figur ein Anschluss an ein negatives Potenzial gezeigt ist. Die Metallisierung 40 kann z.B. aus Aluminium gebildet werden.
  • Der Randbereich R ist mit einer Passivierungsschicht 30' abgedeckt, um einen entsprechenden Potenzialverlauf oder Feldverlauf aus dem Halbleitermaterialbereich 20 zum Rand hin zu ermöglichen. Dabei ist auch der n+-dotierte Kanalstopper 20-4 sinnvoll.
  • Der Channelstopper kann auch p+-dotiert sein und über die Sägekante niederohmig an das Drainpotential angeschlossen sein.
  • Bei der herkömmlichen Struktur für eine herkömmliche integrierte Halbleiterbauelementeanordnung 1' gemäß der 1 wird der Passivierungsschichtbereich 30' von einer einzelnen amorphen und Wasserstoff enthaltenden Kohlenstoffschicht 30' oder aC:H-Passivierungsschicht 30' mit Oberflächenbereich 30a' gebildet.
  • Aufgrund des in der Umgebung, z.B. der Betriebsatmosphäre, befindlichen Wassers H2O ergibt sich an den Oberflächen 40a bzw. 30a' der Metallisierung 40 bzw. der Passivierungsschicht 30' eine entsprechende elektrochemische Oberflächenreaktion, die zur Zerstörung bzw. Umwandlung der Oberflächen 40a bzw. 30a' führt und nachteilig ist im Hinblick auf die funktionelle und strukturelle Integrität der herkömmlichen Halbleiterbauelementeanordnung 1'.
  • Unter Abspaltung molekularen Wasserstoffs H2 und Einwirkung der dabei frei werdenden Hydroxidionen OH– auf die Oberfläche 40a der Metallisierung 40, hier in Form von Aluminium, wird ein lösliches Aluminiumhydroxid Al(OH)3 gebildet. Anderer seits, was viel nachteilhafter ist, entsteht unter Abspaltung von Protonen H+ und somit unter Ausbildung freier Sauerstoffradikale <O> an der Oberfläche 30a' der amorphen und Wasserstoff enthaltenden Passivierungsschicht 30' ebenfalls eine Korrosion und zwar unter Freisetzung von Kohlenmonoxid CO.
  • Aufgabe der Erfindung ist nun, eine derartige nachteilhafte Korrosion und materielle Veränderung im Bereich der Randpassivierung auf möglichst einfache Art und Weise zu verhindern.
  • Die 2 und 3 zeigen erfindungsgemäße integrierte Halbleiterbauelementeanordnungen 1, bei welchen ein Angriff elektrochemischer Natur auf den Oberflächenbereich 30a der dort vorgesehenen Passivierungsschichtbereiche 30 aufgrund verschiedener Maßnahmen nicht erfolgt.
  • 2 zeigt in schematischer und geschnittener Seitenansicht eine erste Ausführungsform der erfindungsgemäßen integrierten Halbleiterbauelementeanordnung 1.
  • Der hier gezeigten erfindungsgemäßen Halbleiterbauelementeanordnung 1 liegt ebenfalls ein Halbleitermaterialbereich 20 mit einem Oberflächenbereich 20a zugrunde. Der Halbleitermaterialbereich 20 weist einen unteren oder ersten Bereich 20-1 auf, welcher n+-dotiert ist. An diesem ist, zumindest in der Darstellung der Figur, ein positives Potenzial angelegt. Daran schließt sich ein zweiter Bereich 20-2 an, welcher n-dotiert ausgebildet ist.
  • Der Halbleitermaterialbereich 20 ist in der Figur wieder im Schnitt dargestellt, und zwar in lateraler Ausdehnung nur in einer Richtung, so dass sich der gesamte Aufbau der hier gezeigten Halbleiterbauelementeanordnung 1 in rotationssymmetrischer Art und Weise durch Drehung der dargestellten Anordnung um die angedeutete Rotationsachse oder Symmetrieachse X ergibt.
  • Lateral ist der Halbleitermaterialbereich 20 unterteilt in einen Zentralbereich Z, in welchem die eigentliche Anordnung der vorgesehenen Halbleiterbauelemente 10 ausgebildet ist, und in einen Randbereich R, welcher dem elektrischen Randabschluss der Halbleiterbauelementeanordnung 1 dient.
  • Der Zentralbereich Z weist in der Anordnung in der Figur wieder ein einzelnes Halbleiterbauelement 10 auf. Es kann jedoch auch wieder eine Anordnung einer Mehrzahl, gegebenenfalls auch unterschiedlicher, Halbleiterbauelemente 10 vorgesehen sein. In der Figur ist als Halbleiterbauelement 10 eine Diode dargestellt. Diese Diode ergibt sich als Kombination eines p+-dotierten Dotiergebiets 20-3 im Bereich der Oberfläche 20a des Halbleitermaterialbereichs 20 mit den ersten und zweiten Abschnitten 20-1 und 20-2 des Halbleitermaterialbereichs 20 mit n-Dotierung. Direkt auf der Oberfläche 20a und in Kontakt mit dem Dotiergebiet 20-3 ist eine entsprechende Kontaktmetallisierung 40 ausgebildet, wobei in der Figur ein Anschluss an ein negatives Potenzial gezeigt ist. Die Metallisierung 40 kann z.B. durch Aluminium gebildet werden.
  • Der Randbereich R ist mit einem erfindungsgemäßen Passivierungsschichtbereich 30 abgedeckt, um einen entsprechenden Potenzial- oder Feldverlauf aus dem Halbleitermaterialbereich 20 zum Rand hin zu ermöglichen. Dabei ist auch der n+-dotierte Kanalstopper 20-4 sinnvoll.
  • Der gemäß 2 erfindungsgemäß vorgesehene Passivierungsschichtbereich 30 besteht aus einer amorphen und Wasserstoff enthaltenden Kohlenstoffschicht, welche mit Silizium dotiert ist und aufgrund der Siliziumdotierung chemisch inert und gegenüber den Protonen und gegenüber den freien Sauerstoffradikalen <O> ätzresistent ist, so dass, wie das in 2 dargestellt ist, die Oberfläche 30a durch diese Spezies nicht angegriffen werden kann.
  • Wie oben bereits dargelegt wurde, muss zu einer effektiven Wirksamkeit der Siliziumdotierung die Konzentration an Silizium im amorphen und Wasserstoff enthaltenden Kohlenstoff mindestens 1 Atom-% betragen.
  • 3 zeigt eine weitere Ausführungsform der erfindungsgemäßen integrierten Halbleiterbauelementeanordnung 1, wieder in Form einer Diode und in geschnittener und schematischer Seitenansicht.
  • Der hier gezeigten Halbleiterbauelementeanordnung 1 liegt abermals ein Halbleitermaterialbereich 20 mit einem Oberflächenbereich 20a zugrunde. Der Halbleitermaterialbereich 20 weist einen unteren oder ersten Bereich 20-1 auf, welcher n+-dotiert ist. An diesem ist, zumindest in der Darstellung der Figur, ein positives Potenzial angelegt. Daran schließt sich ein zweiter Bereich 20-2 an, welcher n-dotiert ausgebildet ist.
  • Der Halbleitermaterialbereich 20 ist in der Figur im Schnitt dargestellt, und zwar in lateraler Ausdehnung nur in einer Richtung, so dass sich der gesamte Aufbau der hier gezeigten erfindungsgemäßen Halbleiterbauelementeanordnung 1 in rotationssymmetrischer Art und Weise durch Drehung der dargestellten Anordnung um die angedeutete Rotationsachse oder Symmetrieachse X ergibt.
  • Lateral ist der Halbleitermaterialbereich 20 unterteilt in einen Zentralbereich Z, in welchem die eigentliche Anordnung der vorgesehenen Halbleiterbauelemente 10 ausgebildet ist, und in einen Randbereich R, welcher dem elektrischen Randabschluss der erfindungsgemäßen Halbleiterbauelementeanordnung 1 dient.
  • Der Zentralbereich Z weist in der Anordnung in der Figur ein einzelnes Halbleiterbauelement 10 auf. Es kann jedoch auch wieder eine Anordnung einer Mehrzahl, gegebenenfalls auch unterschiedlicher, Halbleiterbauelemente 10 vorgesehen sein.
  • In der Figur ist als Halbleiterbauelement 10 eine Diode dargestellt. Diese Diode ergibt sich als Kombination eines p+-dotierten Dotiergebiets 20-3 im Bereich der Oberfläche 20a des Halbleitermaterialbereichs 20 mit den ersten und zweiten Abschnitten 20-1 und 20-2 des Halbleitermaterialbereichs 20 mit n-Dotierung. Direkt auf der Oberfläche 20a und in Kontakt mit dem Dotiergebiet 20-3 ist eine entsprechende Kontaktmetallisierung 40 ausgebildet, wobei in der Figur ein Anschluss an ein negatives Potenzial gezeigt ist. Die Metallisierung 40 kann z.B. durch Aluminium gebildet werden.
  • Der Randbereich R ist wieder mit einem erfindungsgemäßen Passivierungsschichtbereich 30 abgedeckt, um einen entsprechenden Potenzial- oder Feldverlauf aus dem Halbleitermaterialbereich 20 zum Rand hin zu ermöglichen. Dabei ist auch wieder der n+-dotierte Kanalstopper 20-4 gezeigt.
  • Bei der Ausführungsform der 3 besteht der erfindungsgemäß vorgesehene Passivierungsschichtbereich 30 mit seinem Oberflächenbereich 30a aus einer Basisschicht 30-1, welche direkt auf dem Oberflächenbereich 20a des zugrunde liegenden Halbleitermaterialbereichs 20 aufgebracht ist und in der Ausführungsform der 3 aus einer amorphen und Wasserstoff enthaltenden Kohlenstoffschicht besteht. An diese schließt sich eine Deckschicht 30-2 an, welche die Basisschicht 30-1 vollständig einbettet oder einkapselt. Diese Deckschicht 30-2 ist chemisch inert ausgebildet.
  • Die Deckschicht 30-2 kann bei einer bevorzugten Ausführungsform der erfindungsgemäßen integrierten Halbleiterbauelementeanordnung 1 ebenfalls aus einer amorphen und Wasserstoff enthaltenden Kohlenstoffschicht bestehen, welche zusätzlich für die chemische Inertheit in entsprechender Art und Weise mit Silizium dotiert ist, wie dies bei den Ausführungsformen in Bezug auf 2 im Detail erläutert wurde. Andererseits ist es auch denkbar, als Deckschicht 30-2 eine Siliziumnitridschicht oder Si3N4-Schicht vorzusehen.
  • Bei beiden Ausführungsformen, die in der 3 dargestellt sind, findet ein Angriff auf die Oberfläche 30a des erfindungsgemäß vorgesehenen Passivierungsschichtbereichs 30 aufgrund angreifender Protonen H+ oder freier Sauerstoffradikale <O> aufgrund der chemischen Inertheit und Ätzresistenz nicht statt.
  • Zitierte Literatur
    • /1/ EP 0 381 111 A2 .
    • /2/ J.C. Angus, P. Koidl and S. Domitz "Carbon Thin Films" in "Plasma Desposited Thin Films", J. Mort and F. Jansen Eds., CRC Press 1986, Kapitel 4.
    • /3/ B. Landkammer et al., Journal of Nuclear Materials 264 (1999), Seiten 48–55.
    • /4/ C. E. Mortimer, „Chemie", Thieme-Verlag Stuttgart (1976), Seiten 261 ff.
    • /5/ V. Chu et al., J. Appl. Phys. 78 (5), 1st Sept. 1995, Seiten 3164–3173.
    • 1
    erfindungsgemäße integrierte Halbleiterbauelemen
    teanordnung
    1'
    herkömmliche integrierte Halbleiterbauelementean
    ordnung
    10
    Halbleiterbauelement
    20
    Halbleitermaterialbereich
    20a
    Oberflächenbereich
    20-1
    erster Materialbereich
    20-2
    zweiter Materialbereich
    20-3
    Dotiergebiet mit p+-Dotierung
    20-4
    Dotiergebiet mit n+-Dotierung, Kanalstopper
    30
    erfindungsgemäßer Passivierungsschichtbereich
    30a
    Oberflächenbereich
    30'
    herkömmlicher Passivierungsschichtbereich
    30a'
    Oberflächenbereich
    30-1
    Basisschicht
    30-2
    Deckschicht
    40
    Metallisierung, Anschlussbereich, Elektrode
    40a
    Oberflächenbereich

Claims (24)

  1. Integrierte Halbleiterbauelementeanordnung (1), – bei welcher ein Halbleitermaterialbereich (20) mit einem Oberflächenbereich (20a) ausgebildet ist, – bei welcher in einem Zentralbereich (Z) des Halbleitermaterialbereichs (20) eine Anordnung eines oder mehrerer Halbleiterbauelemente (10) ausgebildet ist, und – bei welcher in einem Randbereich (R) des Halbleitermaterialbereichs (20) auf dessen Oberflächenbereich (20a) ein Passivierungsschichtbereich (30) ausgebildet ist, – wobei der Passivierungsschichtbereich (30) von einer oder zuoberst und vom Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) abgewandt mit einer – insbesondere gegenüber Sauerstoffradikalen – chemisch inerten und ätzresistenten Deckschicht (30-2) ausgebildet ist.
  2. Halbleiterbauelementeanordnung nach Anspruch 1, bei welcher als Deckschicht (30-2) eine wasserstoffhaltige und mit Silizium dotierte amorphe Kohlenstoffschicht oder eine aC:H-Schicht ausgebildet sind.
  3. Halbleiterbauelementeanordnung nach Anspruch 2, bei welcher die Deckschicht (30-2) als DLC-Schicht ausgebildet ist.
  4. Halbleiterbauelementeanordnung nach einem der vorangehenden Ansprüche 2 oder 3, bei welcher die Deckschicht (30-2) mit einer Dotierstoffkonzentration an Silizium mit mindestens 1 Atom-% ausgebildet ist.
  5. Halbleiterbauelementeanordnung nach einem der vorangehenden Ansprüche 2 bis 4, bei welcher die Deckschicht (30-2) mit einer Dotierstoffkonzentration an Silizium mit weniger als 50 Atom-% ausgebildet ist.
  6. Halbleiterbauelementeanordnung nach einem der vorangehenden Ansprüche 2 bis 5, bei welcher die Deckschicht (30-2) mit einer Dotierstoffkonzentration an Silizium unterhalb eines stöchiometrischen Verhältnisses von Silizium zu Kohlenstoff von 1:1 ausgebildet ist.
  7. Halbleiterbauelementeanordnung nach Anspruch 1, bei welcher als Deckschicht (30-2) eine Siliziumnitridschicht ausgebildet ist.
  8. Halbleiterbauelementeanordnung nach einem der vorangehenden Ansprüche, bei welcher der Passivierungsschichtbereich (30) zuunterst und den Oberflächenbereichen (20a) des Halbleitermaterialbereichs (20) zugewandt oder direkt an diesen anschließend mit einer Basisschicht (30-1) ausgebildet ist.
  9. Halbleiterbauelementeanordnung nach Anspruch 8, bei welcher die Basisschicht (30-1) mit einer Schichtstärke ausgebildet ist, welche in ihrer Größenordnung in etwa der Größenordnung der Abschirmlänge des Materials der Basisschicht (30-1) entspricht.
  10. Halbleiterbauelementeanordnung nach einem der vorangehenden Ansprüche 8 oder 9, bei welcher die Basisschicht (30-1) mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe gebildet ist, die besteht aus einem Dielektrikum, einem Isolator, einem Siliziumoxid, einem Siliziumnitrid, einem Polyimid, einer Silikonvergussmasse, einem semiisolierendem Material, einem amorphen Silizium, einem Kohlenstoffmaterial, einem Siliziumcarbid, einem amorphen Kohlenstoff und einem mit Wasserstoff dotierten amorphen Kohlenstoff.
  11. Halbleiterbauelementeanordnung nach einem der vorangehenden Ansprüche, bei welcher die Anordnung eines oder mehrerer Halbleiterbauelemente (10) mit oder aus einem Halbleiterbauelement oder einer beliebigen Kombination Halbleiterbauelemente aus der Gruppe ausgebildet ist, die besteht aus einem Leistungstransistor, einem Thyristor, einem JFET, einem IGBT und einer Schottkydiode.
  12. Halbleiterbauelementeanordnung nach einem der vorangehenden Ansprüche, bei welcher der Randbereich (R) mit einem planaren Randabschluss oder mit einem mesaförmigen Randabschluss ausgebildet ist.
  13. Verfahren zum Herstellen einer Halbleiterbauelementeanordnung (1), – bei welchem ein Halbleitermaterialbereich (20) mit einem Oberflächenbereich (20a) ausgebildet wird, – bei welchem in einem Zentralbereich (Z) des Halbleitermaterialbereichs (20) eine Anordnung eines oder mehrerer Halbleiterbauelemente (10) ausgebildet wird, und – bei welchem in einem Randbereich (R) des Halbleitermaterialbereichs (20) auf dessen Oberflächenbereich (20a) ein Passivierungsschichtbereich (30) ausgebildet wird, – wobei der Passivierungsschichtbereich (30) von einer oder zuoberst und vom Oberflächenbereich (20a) des Halbleitermaterialbereichs (20) abgewandt mit einer – insbesondere gegenüber Sauerstoffradikalen – chemisch inerten und ätzresistenten Deckschicht (30-2) ausgebildet wird.
  14. Verfahren nach Anspruch 13, bei welchem als Deckschicht (30-2) eine wasserstoffhaltige und mit Silizium dotierte amorphe Kohlenstoffschicht oder eine aC:H-Schicht ausgebildet wird.
  15. Verfahren nach Anspruch 14, bei welchem die Deckschicht (30-2) als DLC-Schicht ausgebildet wird.
  16. Verfahren nach einem der vorangehenden Ansprüche 13 oder 14, bei welchem die Deckschicht (30-2) mit einer Dotierstoffkonzentration an Silizium mit mindestens 1 Atom-% ausgebildet wird.
  17. Verfahren nach einem der vorangehenden Ansprüche 13 bis 16, bei welchem die Deckschicht (30-2) mit einer Dotierstoffkonzentration an Silizium mit weniger als 50 Atom-% ausgebildet wird.
  18. Verfahren nach einem der vorangehenden Ansprüche 13 bis 17, bei welchem die Deckschicht (30-2) mit einer Dotierstoffkonzentration an Silizium unterhalb eines stöchiometrischen Verhältnisses von Silizium zu Kohlenstoff von 1:1 ausgebildet wird.
  19. Verfahren nach Anspruch 13, bei welchem als Deckschicht (30-2) eine Siliziumnitridschicht ausgebildet wird.
  20. Verfahren nach einem der vorangehenden Ansprüche 13 bis 19, bei welchem der Passivierungsschichtbereich (30) zuunterst und den Oberflächenbereichen (20a) des Halbleitermaterialbe reichs (20) zugewandt oder direkt an diesen anschließend mit einer Basisschicht (30-1) ausgebildet wird.
  21. Verfahren nach Anspruch 20, bei welchem die Basisschicht (30-1) mit einer Schichtstärke ausgebildet wird, welche in ihrer Größenordnung in etwa der Größenordnung der Abschirmlänge des Materials der Basisschicht (30-1) entspricht.
  22. Verfahren nach einem der vorangehenden Ansprüche 20 oder 21, bei welchem die Basisschicht (30-1) mit oder aus einem Material oder einer beliebigen Kombination von Materialien aus der Gruppe gebildet wird, die besteht aus einem Dielektrikum, einem Isolator, einem Siliziumoxid, einem Siliziumnitrid, einem Polyimid, einer Silikonvergussmasse, einem semiisolierendem Material, einem amorphen Silizium, einem Kohlenstoffmaterial, einem Siliziumcarbid, einem amorphen Kohlenstoff und einem mit Wasserstoff dotierten amorphen Kohlenstoff.
  23. Verfahren nach einem der vorangehenden Ansprüche 13 bis 22, bei welchem die Anordnung eines oder mehrerer Halbleiterbauelemente (10) mit oder aus einem Halbleiterbauelement oder einer beliebigen Kombination Halbleiterbauelemente aus der Gruppe ausgebildet wird, die besteht aus einem Leistungstransistor, einem Thyristor, einem JFET, einem IGBT, einer Hochvolt-Pin-Diode und einer Schottkydiode.
  24. Verfahren nach einem der vorangehenden Ansprüche 13 bis 23, bei welchem der Randbereich (R) mit einem planaren Randabschluss oder mit einem mesaförmigen Randabschluss ausgebildet wird.
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