DE102005011652A1 - Semiconductor component production, especially for power semiconductor technology, requires forming through-apertures in masking layer at regions over identified contact surfaces - Google Patents

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Abstract

The production of a semiconductor component comprises arranging one or more semiconductor chips (1, 2) on a substrate (3) and applying a mask-forming/masking layer (8) is to the surface of the substrate, where before applying the masking layer the actual positions of the contact surfaces are determined. Through-apertures are made in the masking-layer at the regions located over the identified contact surfaces (18,19). Subsequently, on the masking layer at least one conductor layer is applied and penetrates through the apertures to the contact surfaces.

Description

Die Erfindung liegt auf dem Gebiet der Halbleitertechnik, insbesondere der Leistungshalbleitertechnik und der Herstellung von Leistungshalbleitermodulen, und betrifft ein Verfahren zum Herstellen eines Halbleiterbauelements.The Invention is in the field of semiconductor technology, in particular the power semiconductor technology and the production of power semiconductor modules, and relates to a method of manufacturing a semiconductor device.

Leistungshalbleiterbauelemente weisen üblicherweise ein Substrat auf, auf dem ein oder mehrere Leistungshalbleiter (mit diesem Begriff sind die eigentlichen Chips gemeint) angeordnet, z.B. aufgelötet sind. Diese Lötverbindung kann die als Anschluss dienende Rückseite des Chips mit einer Leiterschicht auf dem Substrat elektrisch verbinden, so dass auf diese Weise ein Chip-Anschluss elektrisch kontaktiert ist. Weitere – je nach Design und Funktion des Chips – vorhandene bzw. erforderliche elektrische Anschlüsse sind üblicherweise auf der Chipvorderseite in Form von Anschlussflächen (auch "Pads" genannt) ausgebildet. Diese können über Bonddrähte mit stromzu- oder abführenden Leiterbahnen auf dem Substrat verbunden sein.Power semiconductor components usually a substrate on which one or more power semiconductors (with this term means the actual chips), e.g. soldered are. This solder connection Can the serving as a connection back of the chip with a Conductor layer on the substrate electrically connect, so that on this Way a chip terminal is electrically contacted. Others - depending on Design and function of the chip - existing or required electrical connections are usually on the chip front in the form of connection surfaces (also called "pads") formed. These can be connected via bonding wires upstream or downstream Conductor tracks to be connected to the substrate.

Die über die Bonddrähte geführten Ströme sollen sich möglichst gleichmäßig auf der jeweiligen Anschlussfläche verteilen. Dazu ist eine relativ dicke und damit fertigungstechnisch aufwendige Metallisierung der Anschlussflächen erforderlich. Außerdem ist die Anzahl der Bonddrähte pro Anschlussfläche und damit die Stromtragfähigkeit begrenzt. Zudem ist – um eine zuverlässige Bonddrahtverbindung zu gewährleisten – eine relativ starke Bonddrahtverformung erforderlich, die aber andererseits eine starke mechanische Belastung des Halbleiterchips darstellt.The over the Bond wires out Currents should as possible evenly the respective connection surface to distribute. This is a relatively thick and therefore manufacturing technology elaborate metallization of the pads required. In addition, the Number of bonding wires per connection area and thus the current carrying capacity limited. In addition is - to a reliable one To ensure bonding wire connection - a relative strong bond wire deformation required, but on the other hand a represents strong mechanical stress of the semiconductor chip.

Vor diesem Hintergrund wird in der DE 103 20 877 A1 ein Verfahren zum Herstellen eines Halbleiterbauelements vorgeschlagen, bei dem auf einem Substrat ein oder mehrere Halbleiterchips angeordnet werden und danach eine fotoempfindliche Schicht auf die Oberseite des Substrats und auf den bzw. die Halbleiterchip(s) aufgebracht wird.Against this background, in the DE 103 20 877 A1 proposed a method for producing a semiconductor device, wherein one or more semiconductor chips are arranged on a substrate and then a photosensitive layer on the top of the substrate and on the or the semiconductor chip (s) is applied.

Nach Belichtung der Schicht und anschließendem Entwickeln werden die nicht belichteten Bereiche entfernt, so dass dort gewünschte Durchgangsöffnungen entstehen (sog. negative Belichtung). Anschließend wird auf der maskenbildenden Schicht mindestens eine Leiterschicht aufgebracht, die durch die Durchgangsöffnungen bis zu den Anschlussstellen dringt.To Exposure of the layer and subsequent development are the removed unexposed areas, so that there are desired through openings arise (so-called negative exposure). Subsequently, on the mask-forming layer at least one conductor layer applied through the through holes penetrates to the connection points.

Allerdings können sich Bauteil- und vor allem Lagetoleranzen negativ auf die Qualität bzw. die Leistungsfähigkeit des Leistungshalbleitermoduls auswirken. Bei üblichen Montageverfahren (wie z.B. dem Weichlöten) ergeben sich Positionsabweichungen der Halbleiterchips. Insbesondere bei der eingangs beschriebenen, weit verbreiteten und fertigungstechnisch einfachen Auflötung der Halbleiterchips "schwimmen" diese auf der Lotschicht, wodurch sich Lagevariationen von 0,5 mm und mehr ergeben können. Deshalb müssen – um Kurzschlüsse zu vermeiden – die Durchgangsöffnungen entsprechend kleiner als die Anschlussflächen bemessen werden. Dadurch steht aber tatsächlich zur Kontaktierung nicht mehr die gesamte Anschlussfläche zur Verfügung. Dies vermindert auch die Leistungsfähigkeit der Leiterschicht als effektive Wärmekapazität, weil sich durch die eingeschränkte Ausnutzung der Anschlussflächen als Wärmeübergangsflächen ein erhöhter Wärmeübergangswiderstand ergibt.Indeed can Component and especially position tolerances negatively on the quality or the capacity of the power semiconductor module. In usual assembly procedures (such e.g. soft soldering) result position deviations of the semiconductor chips. Especially at the beginning described, widely used and manufacturing technology simple soldering the semiconductor chips "float" on the solder layer, whereby positional variations of 0.5 mm and more can result. Therefore - to avoid short circuits - the through holes be sized smaller than the pads. Thereby but is actually to contact no longer the entire pad for Available. This also reduces the performance the conductor layer as effective heat capacity, because of the limited utilization the connection surfaces as heat transfer surfaces increased Thermal resistance results.

Aufgabe der vorliegenden Erfindung ist es daher, ein Herstellungsverfahren für ein niederinduktives Halbleiterbauelement anzugeben, mit dem unter Verwendung bewährter Massenfertigungsschritte die auf den Chips bzw. dem Substrat vorhandenen Anschlussflächen maximal und effektiv nutzbar sind.task Therefore, the present invention is a production method for a to specify low-inductance semiconductor device, with the use of good Mass production steps the existing on the chips or the substrate pads maximum and effectively usable.

Diese Aufgabe wird erfindungsgemäß durch ein Verfahren nach Anspruch 1 gelöst.These The object is achieved by a A method according to claim 1 solved.

Ein wesentlicher Aspekt der vorliegenden Erfindung besteht darin, die tatsächliche Lage der Anschlussflächen eines oder mehrerer Halbleiterchips nach Montage der Halbleiterchips auf dem Substrat und damit auch deren relative Lage zu einander und zu ggf. auf dem Substrat ausgebildeten Anschlussflächen zu bestimmen. Danach können dann sehr genau die korrekten und optimalen Positionen der zu bildenden Durchgangsöffnungen bestimmt werden.One An essential aspect of the present invention is that actual Location of the connection surfaces one or more semiconductor chips after mounting the semiconductor chips on the substrate and thus also their relative position to each other and to optionally formed on the substrate pads determine. After that you can then very exactly the correct and optimal positions of the to be formed Through openings be determined.

Ein wesentlicher Vorteil besteht somit darin, dass jeweils die maximal mögliche Größe der Durchgangsöffnungen zur Kontaktierung und Wärmeleitung mit bzw. zu der Leiterschicht zur Verfügung steht. Mit anderen Worten: Mit dem erfindungsgemäßen Verfahren kann jeweils die gesamte vorhandene Anschlussfläche ausgenutzt werden.One The main advantage is therefore that in each case the maximum possible Size of the passage openings for contacting and heat conduction with or to the conductor layer is available. In other words: With the method according to the invention in each case the entire existing connection surface can be exploited.

Da somit eine größere Maß- und Montagetoleranz besteht, können zur Montage der Halbleiterchips bewährte und wegen ihrer Toleranzen preisgünstige Montageverfahren und Bauteile verwendet werden.There thus a greater dimensional and assembly tolerance exists, can proven for mounting the semiconductor chips and because of their tolerances affordable Assembly methods and components are used.

Die Leiterschicht kann bevorzugt aus Kupfer bestehen, für dessen Aufbringung sich aus der Leiterplattentechnologie bekannte und bewährte Verfahren eignen. Grundsätzlich ist aber eine Vielzahl von leitenden Materialien für die Herstellung der Leiterschicht verwendbar. Dazu kann die Maskenoberfläche wie in der DE 103 20 877 A1 beschrieben mit Metall bekeimt werden, das dann auf die nötige Dicke beispielsweise galvanisch verstärkt wird.The conductor layer may preferably consist of copper, for the application of which known and proven methods are suitable from printed circuit board technology. In principle, however, a large number of conductive materials can be used for the production of the conductor layer. For this purpose, the mask surface as in the DE 103 20 877 A1 be germinated with metal, then the necessary thickness for example, galvanically reinforced.

Die maskenbildende Schicht kann entweder selbst als Isolierschicht fungieren oder aber zur Strukturierung einer darunter aufgebrachten, aus fotochemisch unempfindlichem Material bestehenden Isolierschicht dienen.The Mask-forming layer can either act as an insulating layer itself or structurally an applied, photochemically insensitive material existing insulating layer serve.

Es ist denkbar, die tatsächliche Lage der Kontaktflächen bzw. der Halbleiterchips relativ zueinander und/oder auf dem Substrat durch mechanisch abtastende Verfahren zu ermitteln. Von dem dabei aber notwendigen mechanischen Kontakt zwischen Messinstrument und Chip geht eine Gefahr für die empfindlichen Sägekanten des Chips aus. Es ist deshalb nach einer vorteilhaften Ausgestaltung der Erfindung vorgesehen, dass die tatsächlichen Positionen der Anschlussflächen mit einem Bilderkennungsverfahren bestimmt werden.It is conceivable, the actual Location of the contact surfaces or the semiconductor chips relative to each other and / or on the substrate to be determined by mechanically scanning methods. Of that, though necessary mechanical contact between meter and chip is a danger for the delicate saw edges of the chip. It is therefore according to an advantageous embodiment the invention provides that the actual positions of the pads with an image recognition method.

Sowohl zur Herstellung der Maske als auch zur Bildung der Leiterschicht können für sich genommen bekannte Fertigungsverfahren verwendet werden. So kann als Substrat besonders vorteilhaft ein DCB (Direct Copper Bonding)-Substrat verwendet werden, das zumindest auf einer seiner Außenflächen eine Kupferbeschichtung aufweist, mit der die Rückseiten der Halbleiterchips elektrisch verbunden werden können.Either for the production of the mask as well as for the formation of the conductor layer can for themselves taken known manufacturing processes are used. So can As a substrate particularly advantageous a DCB (Direct Copper Bonding) substrate be used on at least one of its outer surfaces Copper coating, with which the backs of the semiconductor chips can be electrically connected.

Nach Montage der Halbleiterchips kann zur Ausbildung der maskenbildenden ein photoempfindliches Material aufgebracht werden, das z.B. durch Schleudern gleichmäßig auf den Halbleiterchips und/oder dem Substrat verteilt wird.To Assembly of the semiconductor chips can be used to form the mask-forming a photosensitive material, e.g. by flinging evenly the semiconductor chips and / or the substrate is distributed.

Nach einer vorteilhaften Fortbildung der Erfindung wird das als Schicht aufgebrachte photoempfindliche Material lokal belichtet, um Bereiche, in denen die Durchgangsöffnungen durch selektives Entfernen der Schicht ausgebildet werden sollen, von den übrigen Bereichen der Schicht zu differenzieren. Je nach für die Schicht verwendetem Material kommt hierbei das grundsätzlich bekannte "Positiv -Lack"-Prinzip oder das "Negativ-Lack"-Prinzip zur Anwendung.To An advantageous development of the invention is as a layer applied photosensitive material exposed locally to areas, in which the passage openings to be formed by selectively removing the layer, from the rest Differentiate between areas of the shift. Depending on the layer used material here is the principle known "positive-paint" principle or the "negative-paint" principle for use.

Bei Verwendung eines "Positiv-Lacks" werden nach dem Entwickeln des Lacks die Stellen entfernt, die belichtet worden sind. Bei einem "Negativ-Lack" werden dagegen die nicht belichteten Schichtbereiche nach dem Entwickeln entfernt. Bei einem "Negativ-Lack" ist eine Ausgestaltung der Erfindung vorteilhaft, bei der die lokale Belichtung durch Bestrahlung durch Blenden realisiert wird. Dabei kann die Prozesszeit dadurch vermindert werden, dass eine adaptive Belichtungsmaske oder ein Patterngenerator verwendet wird.at Use of a "positive varnish" after the Developing the paint removes the spots that have been exposed are. With a "negative varnish", however, the unexposed layer areas removed after development. In a "negative-paint" is an embodiment advantageous in the invention, in which the local exposure by irradiation is realized by aperture. The process time can thereby be reduced, that an adaptive exposure mask or a Pattern generator is used.

Bei Verwendung eines "Positiv-Lacks" wird bevorzugt die lokale Belichtung durch eine schreibende oder musterbildende Belichtungsquellerealisiert. Dies ist deshalb vorteilhaft, weil der weitaus größere Anteil des als maskenbildende Schicht verwendeten Lackes erhalten beleiben soll, und somit nur die zu entfernenden Bereiche der Schicht (positiv) belichtet werden müssen.at Use of a "positive varnish" is preferred local exposure realized by a writing or patterning exposure source. This is advantageous because the much larger proportion the varnish used as the mask-forming layer has been preserved should, and thus only the areas of the layer to be removed (positive) have to be exposed.

Nach einer bevorzugten Ausgestaltung der Erfindung wird zur Bildung der maskenbildenden und/oder isolierenden Schicht mittels "Negativ-Lack" Fotoimid verwendet. Die aus Fotoimid gebildete Schicht kann nach dem Entwickeln und einem nachfolgenden Wärmebehandlungsschritt (Tempern), dem so genannten Zyklisieren, besonders vorteilhaft unmittelbar als Isolationsschicht dienen, weil Imide sehr hohe elektrische Feldstärken von mehr als 1MV/cm als Dauerbelastung verkraften. Über die Viskosität und die Parameter beim Auftragen – z.B. der Drehzahl beim Aufschleudern des Lackes, insbesondere des Imids – kann die Schichtdicke beeinflusst werden. Damit können die Schichtdicken zwischen Leiterbahnen und den Chips grundsätzlich größer ausgebildet werden, so dass sich ein nivellierender Effekt ergibt. Dies wirkt sich positiv auf die später darüber ausgebildete Leiterschicht aus, weil diese von stärkeren Querschnittsänderungen und erhöhten Stromdichten verschont bleibt.To A preferred embodiment of the invention is used to form the mask-forming and / or insulating layer using "negative varnish" Fotoimid used. The layer formed from Fotoimid can after developing and a subsequent heat treatment step (Annealing), the so-called cyclization, particularly advantageous immediately serve as an insulating layer, because Imide very high electric field strengths of more than 1MV / cm as a continuous load. About the viscosity and the Parameters during application - e.g. the speed of spin coating the paint, in particular the imide - can Layer thickness can be influenced. This allows the layer thicknesses between conductor tracks and the chips basically formed larger so that a leveling effect results. This works be positive on the later about that trained conductor layer, because of stronger cross-sectional changes and increased current densities spared.

Nach einer alternativen Ausgestaltung des erfindungsgemäßen Verfahrens ist vorgesehen, dass die maskenbildende und/oder isolierende Schicht durch ein selektiv auftragendes Verfahren unter Aussparung der Bereiche, in denen die Durchgangsöffnungen ausgebildet werden sollen, bereits strukturiert aufgebracht wird. Auch hierbei wirkt die nach dem erfindungsgemäßen Verfahren vorgesehene Erkennung der tatsächlichen Lage der Anschlussflächen ("Pads") optimierend, weil in Kenntnis der Pad-Positionen das Auftragen des Schichtmaterials unter genauer Aussparung des Pads erfolgen kann. Bei dieser Ausgestaltung des erfindungsgemäßen Verfahrens ist besonders vorteilhaft, dass bei Änderungen z.B. des Chip-Layouts, der Pad-Anordnung auf dem Chip oder der Bestückung keine Änderung der Fertigungs-Hardware erforderlich ist, sondern die Anpassung beim Auftragen der Schicht durch entsprechende Änderung der Steuerung bzw. der Steuerungssoftware erfolgen kann.To an alternative embodiment of the method according to the invention is provided that the mask-forming and / or insulating layer by a selectively applying process with the exception of the areas in which the passage openings be formed, is already applied structured. Here, too, the recognition provided by the method according to the invention acts the actual Location of the connection surfaces ("Pads") optimizing, because knowing the pad positions, the application of the layer material below exact recess of the pad can be done. In this embodiment the method according to the invention it is particularly advantageous that in the case of changes, e.g. the chip layout, the pad assembly on the chip or the assembly no change in the Manufacturing hardware is required, but the adaptation when Applying the layer by appropriate change of the control or the control software can be done.

Bevorzugt wird die maskenbildende und/oder isolierende Schicht durch tröpfchenweisen Auftrag erzeugt. Dazu kann das so genannte Inkjet-Verfahren (ein bedarfsweises Herausschleu dern von Tröpfchen aus einer Düse in Richtung auf ein Substrat) dienen. Bevorzugt wird dabei mit statisch geladenen Flüssigkeitströpfchen gearbeitet, die durch elektrische Felder abgelenkt und somit unter sehr präziser Tröpfchenmusterbildung aufgebracht werden können.Prefers becomes the mask-forming and / or insulating layer by droplets order generated. For this purpose, the so-called inkjet method (an on-demand Extraction of droplets from a nozzle towards a substrate). Preference is given here with statically charged Worked liquid droplets, deflected by electric fields and thus with very precise droplet pattern formation can be applied.

Um eine vollständig isolierende Wirkung durch die maskenbildende Schicht zu gewährleisten wird die Tröpfchengröße bevorzugt so eingestellt, dass die aufgetragenen Tröpfchen überlappen.Around a complete one insulating effect is ensured by the mask-forming layer the droplet size is preferred adjusted so that the applied droplets overlap.

Das erfindungsgemäße Verfahren kann bevorzugt dadurch weiter ausgestaltet werden, dass vor dem Aufbringen der maskenbildenden Schicht eine Schicht aus einem haftvermittelnden und/oder aus einem isolierenden Material aufgebracht wird. Dazu eigenen sich besonders bevorzugt SiO2 oder Si3N4 oder eine Hexamethyldisilazan-Schicht. Die Haftung der maskenbildenden und/oder isolierenden organischen Schicht wird auf polare oder unpolare Substratmaterialien optimiert. Durch Verwendung von beispielsweise Hexamethyldisilazan lässt sich eine polare Oberfläche wie zum Beispiel Aluminiumoxid in eine unpolare Oberfläche umwandeln, auf der dann maskenbildende Schichten sehr gut haften, die für unpolare Oberflächen sehr gut geeignet sind. Alternativ können Siliziumdioxid oder Siliziumnitrid als polare Haftvermittler verwendet werden, wenn eine maskenbildende Schicht verwendet werden soll, die gut auf polaren Oberflächen haftet. Alternativ oder ergänzend kann auch die zu beschichtende Oberseite zur Haftvermittlung mit einem Lösungsmittel befeuchtet werden.The method according to the invention can preferably be further developed by applying a layer of an adhesion-promoting and / or of an insulating material before the application of the mask-forming layer. SiO 2 or Si 3 N 4 or a hexamethyldisilazane layer are particularly preferred for this purpose. The adhesion of the mask-forming and / or insulating organic layer is optimized for polar or nonpolar substrate materials. By using, for example, hexamethyldisilazane, a polar surface such as aluminum oxide can be converted into a non-polar surface on which then mask-forming layers adhere very well, which are very well suited for non-polar surfaces. Alternatively, silicon dioxide or silicon nitride may be used as polar primers if a mask-forming layer is to be used which adheres well to polar surfaces. Alternatively or additionally, the top side to be coated can also be moistened with a solvent to promote adhesion.

Die Erfindung wird nachfolgend anhand der in den Figuren der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigt:The Invention will be described below with reference to the figures in the drawing illustrated embodiments explained in more detail. It shows:

1 ein nach dem erfindungsgemäßen Verfahren hergestelltes Halbleiterbauelement im Querschnitt, 1 a manufactured according to the inventive semiconductor device in cross section,

2 einzelne Schritte des Verfahrens, 2 individual steps of the procedure,

3 einen Aufbau zur schreibenden Aufbringung einer maskenbildenden Schicht und 3 a structure for writing application of a mask-forming layer and

4 Anordnungen von aufgebrachten Tropfen einer maskenbildende Schicht. 4 Arrangements of applied drops of a mask-forming layer.

Das erfindungsgemäße Verfahren wird zunächst unter Bezugnahme auf die 1 und 2 erläutert. Bei dem in 1 gezeigten Halbleiterbauelement handelt es sich um eine Halbbrückenschaltung mit zwei Schaltern, wobei nur die Pfade für die Zwischenkreisanschlüsse, aber keine Steuerpfade und kein Anschluss für den Mittelkontakt der Halbbrücke gezeigt sind.The inventive method is first with reference to the 1 and 2 explained. At the in 1 shown semiconductor device is a half-bridge circuit with two switches, only the paths for the DC link connections, but no control paths and no connection for the center contact of the half-bridge are shown.

In einem ersten Fertigungsschritt F1 (2) werden zwei Halbleiterchips 1, 2 auf einem Substrat 3 platziert. Als Substrat 3 wird ein DCB (Direct Copper Bonding)-Substrat verwendet, das auf seiner Oberseite 5 eine Kupferbeschichtung 6 aufweist. Die Halbleiterchips werden im Fertigungsschritt F2 mit ihren Rückseiten bzw. Rückseitenanschlüssen mit dem Substrat 3 – z.B. durch einen Weichlötschritt – elektrisch leitend verbunden. Diese Montage ist allerdings mit gewissen Toleranzen behaftet, weil die Chips 1, 2 während des Lötprozesses in dem Lotbad "schwimmen" und so erhebliche Lagetoleranzen von durchaus 0,5 mm aufweisen können.In a first production step F1 ( 2 ) become two semiconductor chips 1 . 2 on a substrate 3 placed. As a substrate 3 a DCB (Direct Copper Bonding) substrate is used on its top 5 a copper coating 6 having. The semiconductor chips are in the production step F2 with their backs and backside connections to the substrate 3 - For example, by a soft soldering - electrically connected. However, this assembly is subject to certain tolerances, because the chips 1 . 2 during the soldering process in the solder bath "swim" and so can have significant positional tolerances of quite 0.5 mm.

Deshalb ist in einem weiteren Fertigungsschritt F3 vorgesehen, dass die tatsächliche Lage der Chips bzw. der Anschluss flächen – beispielsweise durch ein optisches Lageerkennungssystem – bestimmt wird. Dazu können hochpräzise Bilderkennungsverfahren herangezogen werden, die die Konturen der Chips und vor allem von deren Anschlussflächen bzw. entsprechenden Anschlussflächen auf dem Substrat 3 erkennen. Die Positionen der Anschlussstellen werden als Lagewerte L1, L2 bereitgestellt und dienen – wie nachfolgend noch beschrieben – der präzisen optimierten Ausbildung von Durchgangsöffnungen in einer maskenbildenden Schicht 8.Therefore, in a further manufacturing step F3 provided that the actual position of the chips or the connection surfaces - for example, by an optical position detection system - is determined. For this purpose, it is possible to use high-precision image recognition methods which determine the contours of the chips and, above all, their connection surfaces or corresponding connection surfaces on the substrate 3 detect. The positions of the connection points are provided as position values L1, L2 and serve - as described below - the precise optimized formation of passage openings in a mask-forming layer 8th ,

Anschließend wird eine Hexamethyldisilazan-Schicht als Haftvermittlerschicht 9 auf die Oberseite 5 der Baugruppe aufgebracht (Fertigungsschritt F4). Danach wird im Fertigungsschritt 5 auf die Haftvermittlerschicht die maskenbildende Schicht 8 aus fotoempfindlichem Isolierstoff, beispielsweise Fotoimid, aufgebracht.Subsequently, a hexamethyldisilazane layer as a primer layer 9 on top 5 the assembly applied (manufacturing step F4). After that, in the production step 5 on the primer layer, the mask-forming layer 8th made of photosensitive insulating material, for example photoimide.

Diese Schicht 8 wird dann belichtet (Fertigungsschritt F6). Je nach Prinzip kann die Schicht negativ belichtet werden, d.h. an allen Bereichen, die anschließend eine Maskierung 10 bilden sollen. Demgegenüber werden alle die Stellen der Schicht nicht belichtet, in denen zu einer Anschlussfläche 18 des Halbleiterchips 1 bzw. zu einer Anschlussfläche 19 auf der Kupferschicht 6 führende Durchgangsöffnungen 12, 13 in der Maske entstehen sollen. Da hier eine relativ große Fläche belichtet werden muss, eignen sich hierzu flächig belichtende Verfahren z.B. mittels Patterngenerator, wobei mittels Blenden die zu belichtenden Bereiche definiert werden. Durch das Entwickeln der Fotoimidschicht werden in an sich bekannter Weise die nicht belichteten Bereiche entfernt, so dass dort die gewünschten Durchgangsöffnungen 12, 13 entstehen (Fertigungsschritt F7). Ein nachfolgendes Zyklisieren führt zu ei ner weiteren Vernetzung Photimids und damit zu einer Verbesserung seiner Belastbarkeit.This layer 8th is then exposed (production step F6). Depending on the principle, the layer can be negatively exposed, ie on all areas, which subsequently mask 10 should form. In contrast, all the locations of the layer are not exposed, in which to a pad 18 of the semiconductor chip 1 or to a connection surface 19 on the copper layer 6 leading through holes 12 . 13 to arise in the mask. Since a relatively large area has to be exposed here, planar exposure methods are suitable for this purpose, for example by means of a pattern generator, whereby the areas to be exposed are defined by means of diaphragms. By developing the Fotoimidschicht the unexposed areas are removed in a conventional manner, so that there the desired through holes 12 . 13 arise (production step F7). A subsequent cyclization leads to egg ner further crosslinking Photimids and thus to an improvement in its capacity.

Die Haftvermittlerschicht 9 und ggf. eine unterliegende Isolationsschicht wird durch die Durchgangsöffnungen 12, 13 hindurch in Fortsetzung der Öffnungen 12, 13 ebenfalls entfernt, beispielsweise durch nasschemische Verfahren oder durch Plasmaverfahren (Fertigungsschritt F7). Die fotoempfindliche Schicht kann ansonsten grundsätzlich auf der Haftvermittler- und/oder Isolationsschicht verbleiben.The primer layer 9 and possibly an underlying insulation layer is through the through holes 12 . 13 through in continuation of the openings 12 . 13 also removed, for example by wet chemical processes or by plasma processes (production step F7). The photosensitive layer may otherwise remain basically on the adhesion promoter and / or insulation layer.

Bei dem dazu inversen Prinzip – d.h. bei "positiver Belichtung" – würden nach Aufbringung eines entsprechenden "Positiv-Lacks" nur die Stellen oder Bereiche belichtet, die entfernt werden sollen. Mit anderen Worten: Hier bilden die nicht belichteten Bereiche nach dem Entwicklungsprozess die verbleibende Maske. Diese Methode eignet sich besonders bei Anwendung einer schreibenden Belichtung, mit der z.B. zeilenweise der zu belichtende Bereich von einer Lichtquelle, vorzugsweise einem Laser, überstrichen wird oder eine Belichtung über eine Maske oder einen Pufferngenerator durchgeführt wird.With the inverse principle - ie with "po positive exposure "- would only expose the areas or areas that are to be removed after applying a corresponding" positive varnish ", in other words: Here the unexposed areas form the remaining mask after the development process This method is particularly suitable for use a writing exposure with which, for example, line by line, the area to be exposed is swept by a light source, preferably a laser, or an exposure is performed via a mask or a buffer generator.

Anschließend wird auf der Oberseite 5 eine Metallschicht 14 abgeschieden (Fertigungsschritt F8). Diese besteht bevorzugt aus Kupfer. In einem anschließenden Lithographieschritt wird die Kupferschicht in gewünschter Weise unter Ausbildung einer flachen, breiten Leiterschicht 16 strukturiert (Fertigungsschritt F8). Das Kupfer durchdringt mit Fortsätzen 14a, 14b auch die Durchgangsöffnungen 12 und 13. Die Fortsätze 14a, 14b kontaktieren eine Anschlussfläche 18 des Halbleiterchips 1 und eine Anschlussfläche 19 der Substratmetallisierung 6.Subsequently, on the top 5 a metal layer 14 deposited (production step F8). This is preferably made of copper. In a subsequent lithography step, the copper layer is desirably formed to form a flat, wide conductor layer 16 structured (production step F8). The copper penetrates with extensions 14a . 14b also the passage openings 12 and 13 , The extensions 14a . 14b contact a pad 18 of the semiconductor chip 1 and a pad 19 the substrate metallization 6 ,

Diese Fortsätze bilden so Leitungen, die integrale Bestandteile der Leiterschicht 16 sind.These extensions thus form lines that are integral components of the conductor layer 16 are.

3 zeigt schematisch einen Aufbau zu einer alternativen Durchführung des erfindungsgemäßen Verfahrens. Hier wird der die maskenbildende Schicht ausbildende Grundstoff (Lack) bereits durch den selektiven Auftrag auf die Oberseite 5 des Substrats 3 (1) strukturiert. Dazu wird aus einem Lackvorrat 40 über eine Pumpe 41 und einen Druckregler 42 permanent ein Flüssigkeitsdruck bereitgestellt, durch den von einer piezoerregten Düse 43 einzelne Tröpfchen 45 ausgebracht werden. Das Ausbringen der Tropfen durch Verdampfen ist grundsätzlich auch möglich, schränkt aber die Art der verwendeten Lacke ein. Diese werden von einer Ladeelektrode 46 elektrostatisch aufgeladen und mittels einer Ablenkspannung 47 bzw. Ablenkplatten 48 gesteuert. Diese Spannung bewirkt selektiv einen Tropfenaufschlag an den gewünschten Stellen auf einem Substrat 49 (in der Zeichnung durch den Buchstaben E illustriert); tatsächlich richtet sich die geometrische Tropfenausbringung natürlich nach der Konfiguration der zu erzeugenden maskenbildenden Schicht. Nach dem lokalen Aufbringen der Schicht können Trocknungs- bzw. Temperschritte folgen, um die elektrischen/mechanischen Eigenschaften der Schicht zu verbessern. 3 schematically shows a structure for an alternative implementation of the method according to the invention. Here, the base material (paint) forming the mask-forming layer is already on the top side due to the selective application 5 of the substrate 3 ( 1 ) structured. This is from a paint stock 40 via a pump 41 and a pressure regulator 42 permanently provided a liquid pressure, by a piezo-excited nozzle 43 single droplets 45 be applied. The application of the drops by evaporation is basically possible, but limits the type of lacquers used. These are from a charging electrode 46 electrostatically charged and by means of a deflection voltage 47 or baffles 48 controlled. This stress selectively causes a drop impact at the desired locations on a substrate 49 (illustrated by the letter E in the drawing); in fact, the geometric droplet application of course depends on the configuration of the mask-forming layer to be formed. After local application of the layer, drying or tempering steps may follow to improve the electrical / mechanical properties of the layer.

4 zeigt in diesem Zusammenhang das Arrangement von Tröpfchen 50, um einen vollständig bedeckenden und somit elektrisch isolierenden Maskenbereich 51 zu schaffen. Hierzu wird die Tröpfchengröße nämlich so eingestellt, dass die Tröpfchen 50 überlappen und eine geschlossene Deckschicht 52 bilden. Entsprechend werden die Stellen 53, an denen Durchgangsöffnungen ausgebildet werden sollen, tropfenauftragsfrei gehalten. Auch hier wird die Position der tropfenfreien Stel len gemäß der Ermittlung der tatsächlichen Lage L1, L2 der Anschlussstellen (Fertigungsschritt F3) definiert, indem die Lagewerte L1, L2 als Steuergrößen für die Ablenkspannung dienen, über die der individuelle Tropfenaustrag gesteuert wird. 4 shows in this context the arrangement of droplets 50, around a completely covering and thus electrically insulating mask area 51 to accomplish. For this purpose, the droplet size is in fact adjusted so that the droplets 50 overlap and a closed topcoat 52 form. Accordingly, the posts become 53 , at which passage openings are to be formed, kept drip job free. Again, the position of the drip-free Stel len according to the determination of the actual position L1, L2 of the connection points (production step F3) defined by the position values L1, L2 serve as control variables for the deflection voltage, via which the individual droplet discharge is controlled.

Die verwendeten Lacke sollten elektrisch gut isolierend sein oder eine gute Ätzresistenz für darunter liegende isolierende Schichten bilden.The used paints should be good electrical insulating or one good etch resistance for underneath form lying insulating layers.

F1 ... F9F1 ... F9
Fertigungsschrittemanufacturing steps
L1,L2L1, L2
Lagelocation
11
HalbleiterchipSemiconductor chip
22
HalbleiterchipSemiconductor chip
33
Substrat (DCB)substratum (DCB)
55
Oberseitetop
66
Kupferbeschichtungcopper coating
88th
maskenbildende Schichtmask forming layer
99
Kupferbeschichtungcopper coating
1010
Maskierungmasking
1212
DurchgangsöffnungThrough opening
1313
DurchgangsöffnungThrough opening
1414
Metallschichtmetal layer
14a14a
Fortsatzextension
14b14b
Fortsatzextension
1616
Leiterschichtconductor layer
1818
Anschlussflächeterminal area
1919
Anschlussflächeterminal area
4040
Lackvorratlacquer storage
4141
Pumpepump
4242
Druckreglerpressure regulator
4343
Düsejet
4545
Tröpfchendroplet
4646
Ladeelektrodecharging electrode
4747
Ablenkspannungdeflection
4848
Ablenkplattenbaffles
4949
Substratsubstratum
5050
Tröpfchendroplet
5151
Maskenbereichmask area
5252
Deckschichttopcoat
5353
StellenPut

Claims (13)

Verfahren zum Herstellen eines Halbleiterbauelements, bei dem: auf einem Substrat (3) ein oder mehrere Halbleiterchips (1, 2) angeordnet werden, die Anschlussflächen (18, 19) zur elektrischen Kontaktierung aufweisen, eine maskenbildende Schicht (8) auf die Oberseite (5) des Substrats (3) und auf den bzw. die Halbleiterchip(s) aufgebracht wird, wobei vor dem Aufbringen der maskenbildenden Schicht (8) die tatsächlichen Positionen der Anschlussflächen (18, 19) bestimmt werden, in der maskenbildenden Schicht (8) Durchgangsöffnungen (12, 13) an den Bereichen ausgebildet werden, die sich über den zuvor identifizierten Anschlussflächen (18, 19) befinden und anschließend auf der maskenbildenden Schicht (8) mindestens eine Leiterschicht (16) aufgebracht wird, die durch die Durchgangsöffnungen (12, 13) bis zu den Anschlussflächen (18, 19) dringt.Method for producing a semiconductor component, in which: on a substrate ( 3 ) one or more semiconductor chips ( 1 . 2 ), the pads ( 18 . 19 ) for electrical contacting, a mask-forming layer ( 8th ) on the top ( 5 ) of the substrate ( 3 ) and on the semiconductor chip (s) is applied, wherein prior to the application of the mask-forming layer ( 8th ) the actual positions of the pads ( 18 . 19 ), in the mask-forming layer ( 8th ) Passage openings ( 12 . 13 ) are formed at the areas extending over the previously identified pads ( 18 . 19 ) and then on the mask-forming layer ( 8th ) at least one conductor layer ( 16 ) is applied through the through holes ( 12 . 13 ) to the connection surfaces ( 18 . 19 ) penetrates. Verfahren nach Anspruch 1, bei dem die tatsächlichen Positionen der Anschlussflächen (18, 19) mit einem Bilderkennungsverfahren bestimmt werden.Method according to Claim 1, in which the actual positions of the connecting surfaces ( 18 . 19 ) are determined by an image recognition method. Verfahren nach Anspruch 1 oder 2, bei dem als maskenbildende Schicht (8) eine fotosensitive Schicht verwendet wird und die Schicht lokal belichtet wird, um Bereiche, in denen die Durchgangsöffnungen durch selektives Entfernen der Schicht ausgebildet werden sollen, von den übrigen, verbleibenden Bereichen der Schicht zu differenzieren.Method according to Claim 1 or 2, in which, as a mask-forming layer ( 8th ) a photosensitive layer is used and the layer is exposed locally to differentiate areas where the vias are to be formed by selectively removing the layer from the remaining remaining areas of the layer. Verfahren nach Anspruch 3, bei dem die lokale Belichtung durch Blenden definiert wird.Method according to claim 3, wherein the local exposure is defined by apertures. Verfahren nach Anspruch 3, bei dem die lokale Belichtung durch eine schreibende Lichtquelle realisiert wird.Method according to claim 3, wherein the local exposure is realized by a writing light source. Verfahren nach einem der vorangehenden Ansprüche, bei dem zur Erzeugung der maskenbildenden Schicht (8) Fotoimid verwendet wird.Method according to one of the preceding claims, in which to produce the mask-forming layer ( 8th ) Photoimide is used. Verfahren nach Anspruch 1 oder 2, bei dem die maskenbildende Schicht (8) durch ein selektiv auftragendes Verfahren unter Aussparung der Bereiche, in denen die Durchgangsöffnungen ausgebildet werden sollen, strukturiert aufgebracht wird.Method according to Claim 1 or 2, in which the mask-forming layer ( 8th ) is applied in a structured manner by a selectively applying method with the recesses of the regions in which the passage openings are to be formed. Verfahren nach Anspruch 7, bei dem die maskenbildende Schicht durch tröpfchenweisen Schichtmaterialauftrag erzeugt wird.The method of claim 7, wherein the mask forming Layer by droplets Layer material order is generated. Verfahren nach Anspruch 8, bei dem die Tröpfchengröße so eingestellt wird, dass die aufgetragenen Tröpfchen überlappen.The method of claim 8, wherein the droplet size is adjusted will cause the applied droplets to overlap. Verfahren nach einem der vorangehenden Ansprüche, bei dem unter der maskenbildenden Schicht (8) zuvor eine Haftvermittlerschicht (9) aufgebracht wird.Method according to one of the preceding claims, wherein below the mask-forming layer ( 8th ) previously a primer layer ( 9 ) is applied. Verfahren nach Anspruch 10, bei dem als Haftvermittlerschicht (9) eine SiO2 oder Si3N4-Schicht aufgebracht wird.Process according to Claim 10, in which the adhesion promoter layer ( 9 ) an SiO 2 or Si 3 N 4 layer is applied. Verfahren nach Anspruch 10, bei dem als Haftvermittlerschicht (9) eine Hexamethyldisilazan-Schicht aufgebracht wird.Process according to Claim 10, in which the adhesion promoter layer ( 9 ) a hexamethyldisilazane layer is applied. Verfahren nach Anspruch 10, bei dem die Oberseite (5) zur Haftvermittlung mit einem Lösungsmittel befeuchtet wird.Method according to Claim 10, in which the upper side ( 5 ) is moistened for adhesion promotion with a solvent.
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* Cited by examiner, † Cited by third party
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DE102012200532A1 (en) * 2012-01-16 2013-07-18 Robert Bosch Gmbh Method for manufacturing e.g. MOSFET, involves forming insulating substrate by spraying insulative material on exposed surface portions of chip and contact carrier device that remains uncovered by insulative material

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020077720A1 (en) * 1999-05-27 2002-06-20 James D. Kafka Quasi-continuous wave lithography apparatus and method
US20040023439A1 (en) * 2002-07-03 2004-02-05 Kazunari Kimino Apparatus and method for manufacturing semiconductor device
DE10320877A1 (en) * 2003-05-09 2004-12-09 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Semiconductor component and method for producing a semiconductor component

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020077720A1 (en) * 1999-05-27 2002-06-20 James D. Kafka Quasi-continuous wave lithography apparatus and method
US20040023439A1 (en) * 2002-07-03 2004-02-05 Kazunari Kimino Apparatus and method for manufacturing semiconductor device
DE10320877A1 (en) * 2003-05-09 2004-12-09 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Semiconductor component and method for producing a semiconductor component

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012200532A1 (en) * 2012-01-16 2013-07-18 Robert Bosch Gmbh Method for manufacturing e.g. MOSFET, involves forming insulating substrate by spraying insulative material on exposed surface portions of chip and contact carrier device that remains uncovered by insulative material

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