DE102004043902B4 - Feldeffekttransistor mit einem Anschlussdielektrikum und DRAM-Speicherzelle - Google Patents

Feldeffekttransistor mit einem Anschlussdielektrikum und DRAM-Speicherzelle Download PDF

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Björn Dr.-Ing. Fischer
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Till Dr.-Dipl.-Phys. Schloesser
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Abstract

Feldeffekttransistor, mit:
einer Gate-Elektrode (1);
einem Drainbereich (51) und einem Sourcebereich (41);
einem Kanalbereich (81), der an dem Drainbereich (51) und an dem Sourcebereich (41) angrenzt;
einem Kontaktierungsbereich (61, 71), der an dem Sourcebereich (41) oder Drainbereich (51) angrenzt, wobei der Kontaktierungsbereich eine höhere Dotierung hat als der Sourcebereich (41) oder Drainbereich (51) und den gleichen Dotierungstyp wie der Sourcebereich (41) oder Drainbereich (51) hat, wobei der Kontaktierungsbereich so angeordnet ist, dass der Sourcebereich (41) oder der Drainbereich (51) zwischen dem Kontaktierungsbereich (61, 71) und dem Kanalbereich (81) liegt;
einer Gatedielektrikumsschicht (11) zwischen der Gate-Elektrode (1) und dem Kanalbereich (81), wobei die Gatedielektrikumsschicht (11) eine Gatedielektrikumsschicht-Dicke hat; und
einer Anschlußdielektrikumsschicht (21, 31), die zwischen dem Drainbereich (51) oder dem Sourcebereich (41) und der Gate-Elektrode (1) angebracht ist;
wobei die Anschlußdielektrikumsschicht (21a, 21b, 31a, 31b) einen ersten Bereich mit einer ersten Anschlußdielektrikumsschicht-Dicke nahe einer...

Description

  • Die vorliegende Erfindung bezieht sich auf einen Feldeffekttransistor mit einem Anschlußdielektrikum, wobei das Anschlußdielektrikum eine höhere Dicke als ein Gatedielektrikum oder einen geringere Dielektrizitätskonstante hat und eine DRAM-Speicherzelle, die einen derartigen Feldeffekttransistor einsetzt.
  • In DRAM-Speicherzellen werden MOS-Transistoren bzw. Feldeffekttransistoren mit extrem kleinen Leckströmen benötigt. Die übliche Vorgehensweise zur Verringerung des Leckstroms im Anschluss zwischen Speicherzelle und Kanalgebiet besteht im Einbau eines moderat dotierten Siliziumgebietes zur dortigen Reduzierung der elektrischen Feldstärke.
  • Durch einen Einsatz von Prozessoren mit höherer Taktrate ergibt sich eine Anforderung an DRAM-Speicherzellen nach immer niedrigeren Zugriffszeiten, um den höher getakteten Prozessoren die Daten ohne Zeitverzug zur Verfügung zu stellen. Eine Maßnahme, die Zugriffszeiten in den DRAM-Speicherzellen zu reduzieren, besteht darin, einen Einschaltstrom zu erhöhen.
  • Dies kollidiert aber mit der oben beschriebenen Vorgehensweise zur Verringerung des Leckstroms, da sich der Einschaltstrom wegen eines erhöhten Widerstands in einem moderat dotiertem Gebiet verringert. Darüber hinaus erfordert die Tatsache, dass bei künftigen Technologiegenerationen, bei denen Spannungsverhältnisse nicht vollständig entsprechend Skalierungsregeln reduziert werden können, dass deshalb moderat dotierte Siliziumanschlussgebiete aufgrund einer notwendigen Begrenzung des dort auftretenden elektrischen Feldes nicht in einem gleichen Maß wie andere Geometriegrößen elektrischer Bauelemente verkleinert werden können. Eine Folge davon ist, dass ein Verhältnis des Serien widerstands, der sich aus dem Widerstand des moderat dotierten Gebiets ergibt, im Verhältnis zu weiteren Widerständen des Bauelements steigt, was sogar noch zu einer Reduzierung des Einschaltstroms führen würde.
  • Dies bedeutet, dass bei einer Forderung nach niedrigeren Zugriffszeiten in zukünftigen Technologiegenerationen gleichzeitig auch technologiebedingt geringere Einschaltströme auftreten würden. Diese geringeren Einschaltströme stehen einem Einsatz von den DRAM-Speicherzellen in zukünftigen PCs entgegen.
  • Die US 3,660,827 lehrt einen MNS IGFET (MNS IGFET = Metal-Nitrid-Silicon Insulated Gate Field Effect Transistor = Metall-Nitrid-Silizium isolierter Gate-Feldeffekttransistor). Der MNS-IGFET weist eine Gate-Elektrode, eine Drain-Region und eine Source-Region auf. Zwischen der Gate-Elektrode und dem Substrat ist ein Silizium-Nitrid-Film angeordnet. Der Silizium-Nitrid-Film erstreckt sich so, dass er die Source-Region und die Drain-Region bedeckt. In dem Bereich, in dem der Silizium-Nitrid-Film die Source-Region bedeckt, ist zwischen dem Silizium-Nitirid-Film und der Gate-Elektrode eine Siliziumdioxidschicht angeordnet.
  • Somit ist die Dicke des isolierenden Materials zwischen der Gate-Elektrode und der Source-Region höher als die Dicke des isolierenden Materials zwischen der Gate-Elektrode und dem Substrat.
  • Die DE 102 12 932 A1 zeigt einen Auswahltransistor. Der Auswahltransistor weist ein Polysilizium-Gate, einen n+-Dotierbereich und einen vergrabenen n+-Dotierbereich auf, die voneinander beabstandet sind, und zwischen denen ein Kanalbereich liegt. Zwischen dem Polysilizium-Gate und dem Kanalbereich ist ein Gate-Oxid angeordnet. Außerdem ist zwischen dem Polysilizium-Gate und dem n+-Dotierbereich ein Trench-Top-Oxid angeordnet. Dabei ist die Dicke des Trench-Top-Oxids höher als die Dicke des Gate-Oxids.
  • Die US 2004/000728 A1 zeigt einen vertikalen Transistor mit einer ersten leitenden Schicht und einer zweiten leitenden Schicht. Der Transistor weist eine erste dotierte Region, die als Drainregion dient, und eine zweite dotierte Region, die als Source-Region des Transistors dient, auf. Leitende Schichten, die vertikal in dem Transistor angeordnet sind, dienen dazu, den Transistor zu steuern. Zwischen den leitenden Schichten und einem Bereich zwischen der Source-Region und der Drain-Region des Transistors sind zum einen eine Gate-Oxidschicht und zum anderen isolierende Abstandsrollen bzw. Spacer angeordnet. Zwischen der Source-Region und der leitenden Schicht ist ebenfalls der Spacer angeordnet. Die Dicke des Spacers ist dabei größer als die Dicke des Gate-Oxids.
  • Die US 2004/0036100 A1 zeigt einen Transistor mit einem Gate-Leiter und einem aktiven Source-/Drain-Bereich. Zwischen dem Source/-Drain-Bereich und einer n+-dotierten Region bildet sich ein Kanal aus. Zwischen dem aktiven Source/Drain-Bereich und dem Gate-Leiter sind die isolierenden Spacer angeordnet, deren Dicke sich entlang des Kanals verändert.
    •
  • Die Aufgabe der vorliegenden Erfindung besteht demgegenüber darin, einen Feldeffekttransistor mit verbesserten elektrischen Eigenschaften zu schaffen.
  • Diese Aufgabe wird durch einen Feldeffekttransistor gemäß Anspruch 1 und gemäß Anspruch 16 und eine DRAM-Speicherzelle gemäß Anspruch 17 gelöst.
  • Die vorliegende Erfindung schafft einen Feldeffekttransistor mit einer Gate-Elektrode, einen Drainbereich, einem Sourcebereich, einem Kanalbereich, der an den Drainbereich und an den Sourcebereich angrenzt, einer Gatedielektrikumsschicht zwischen der Gate-Elektrode und dem Kanalbereich, wobei die Gatedielektrikumsschicht eine Gatedielektrikumsschicht-Dicke hat, und eine Widerstandsdielektrikumsschicht, die zwischen dem Drainbereich oder dem Sourcebereich und der Gate-Elektrode angebracht ist, und die eine Widerstandsdielektrikumsschicht hat, die größer als die Gatedielektrikumsschicht-Dicke ist.
  • Darüber hinaus schafft die vorliegende Erfindung einen Feldeffekttransistor mit einer Gate-Elektrode, mit einem Drain- und einem Sourcebereich, einem Kanalbereich, der an den Drain- und an den Sourcebereich angrenzt, mit einer Gatedielektrikumsschicht zwischen der Gate-Elektrode und dem Kanalbereich, und mit einer Anschlußdielektrikumsschicht, die zwischen dem Drain- oder dem Sourcebereich und der Gate-Elektrode angebracht ist, wobei die Anschlußdielektrikumsschicht einen geringere Dielektrizitätskonstante als die Gatedielektrikumsschicht hat.
  • Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, dass bei einem Feldeffekttransistor eine Anschlußdielektrikumsschicht zwischen einer Gate-Elektrode und einem Source- oder Drainbereich angebracht wird, wobei die Anschlußdielektrikumsschicht eine größere Dicke als eine Gatedielektrikumsschicht, die zwischen der Gate-Elektrode und einem Kanalbereich angebracht ist, oder einen geringere Dielektrizitätskonstante hat.
  • Ein Anbringen einer Gate-Elektrode oberhalb eines Drain- oder Sourcebereichs über einer Anschlußdielektrikumsschicht, ermöglicht einen höheren Einschaltstrom. Ein Anlegen eines Potentials an der Gate-Elektrode, damit der Kanalbereich des Feldeffektransistor leitet, verursachte dann nämlich auch eine Anhäufung an Ladungsträgern in dem Drain- oder Sourcebereich. Dadurch verbessert sich die Leitfähigkeit in dem Drain- oder Sourcebereich. Da dieser Drain- oder Sourcebereich mit dem Kanalbereich des Feldeffekttransistors in Serie geschaltet ist, erhöht sich damit auch der Einschaltstrom des Feldeffekttransistors.
  • Durch einen erhöhten Einschaltstrom lassen sich auch in DRAM-Speicherzellen, die Feldeffekttransistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung einsetzen, schnellere Zugriffszeiten erreichen. Somit wird das Auslesen von Daten aus den DRAM-Speicherzellen beschleunigt.
  • Darüber hinaus unterstützen Feldeffekttransistoren gemäß einem Ausführungsbeispiel der vorliegenden Erfindung den Einsatz von Technologie-Shrinks bzw. geringeren Strukturbreiten in DRAM-Speicherzellen, die diese Feldeffekttransistoren umfassen. In diesen würde sonst, wie oben erläu tert, ein Widerstand der moderat dotierten Siliziumgebiete relativ zu übrigen Widerständen des Bauelementes größer, so dass der Einschaltstrom entsprechend sinken würde.
  • Eine Erhöhung des Einschaltstroms und eine damit verbundene Reduzierung der Zugriffszeiten von DRAM-Speicherzellen führt gleichzeitig zu einer Verbesserung der Ausbeute. Ein höherer prozentualer Anteil, der auf einer Siliziumscheibe gefertigten DRAM-Arbeitsspeicherbauelemente weist nämlich durch den erhöhten Einschaltstrom in den Feldeffektransistoren der DRAM-Speicherzellen eine Zugriffszeit unterhalb eines kritischen Grenzwerts auf.
  • Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
  • 1 einen Feldeffekttransistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung mit einer versenkten Gate-Elektrode und einer Anschlußdielektrikumsschicht homogener Dicke;
  • 2 einen Feldeffekttransistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung mit einer Anschlußdielektrikumsschicht zweier unterschiedlicher Dicken und einer versenkten Gate-Elektrode;
  • 3 einen planaren Feldeffekttransistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung; und
  • 4 einen Feldeffekttransistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, bei dem zwei Anschlußdielektrikumsschichtbereiche senkrecht zueinander stehen.
  • In der nachfolgenden Beschreibung der bevorzugten Ausführungsbeispiele werden gleiche oder gleichwirkende Elemente mit gleichen Bezugszeichen versehen.
  • 1 zeigt einen Feldeffekttransistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Der Feldeffekttransistor umfasst eine Gate-Elektrode 1, eine Gatedielektrikumsschicht 11, eine Source-Anschlußdielektrikumsschicht 21, eine Drain-Anschlußdielektrikumsschicht 31, einen Sourcebereich 41, einen Drainbereich 51, eine Sourcekontaktierung 61, eine Drainkontaktierung 71 einen Kanalbereich 81, und einen Bulk-Bereich bzw. Substrat 81a.
  • Die versenkte Gate-Elektrode 1 grenzt dabei an die Gatedielektrikumsschicht 11, die Source-Anschlußdielektrikumsschicht 21 und die Drain-Anschlußdielektrikumsschicht 31 an. Der Sourcebereich 41 grenzt an die Source-Anschlußdielektrikumsschicht 21, an die Gatedielektrikumsschicht 11 und an den Kanalbereich 81 an. Auf dem Sourcebereich 41 ist die Sourcekontaktierung 61 aufgebracht.
  • Der Drainbereich 51 grenzt an die Drain-Anschlußdielektrikumsschicht 31, die Gatedielektrikumsschicht 11 und den Kanalbereich 81 an. Auf den Drainbereich 51 ist die Drainkontaktierung 71 aufgebracht.
  • Die Gate-Elektrode 1 besteht aus einem Metall, wie beispielsweise Aluminium, die Gatedielektrikumsschicht 11, die Source-Anschlußdielektrikumsschicht 21 und die Drain-Anschlußdielektrikumsschicht 31 bestehen aus einem elektrisch isolierenden Material, wie beispielsweise Siliziumdioxid. Die Sourcekontaktierung 61 und die Drainkontaktierung 71 sind aus stark n-dotiertem Silizium bzw. moderat dotierten Siliziumgebieten ausgeführt, und weisen daher eine sehr gute Leitfähigkeit auf. Die Sourcekontaktierung 61 und die Drainkontaktierung 71 sind also Gebiete sehr guter elektrischer Leitfähigkeit. Der Sourcebereich 41 und der Drainbereich 51 sind als schwach n-dotierte Siliziumschichten ausgeführt, und weisen daher nur eine mäßige Leitfähigkeit auf. Der Kanalbereich 81 ist sehr schwach p-dotiert und isoliert daher den Sourcebereich 41 und den Drainbereich 51 voneinander, wenn an der Gate-Elektrode 1 kein geeignetes Potential angelegt ist.
  • Wird jetzt an der Gate-Elektrode 1 ein positives Potential angelegt, so dass der Kanalbereich 81 leitend wird, sprich zwischen dem Sourcebereich 41 und dem Drainbereich 51 ein Strom fließen kann, so erzeugt das Potential an der Gate-Elektrode 1 gleichzeitig eine Elektronenakkumulation in dem Sourcebereich 41 und in dem Drainbereich 51, der an die Source-Anschlußdielektrikumsschicht 21 und an die Drain-Anschlußdielektrikumsschicht 31 angrenzt. Diese Ladungsträgerakkumulation führt zu einer Reduzierung des Widerstands des Sourcebereichs 41 und des Drainbereichs 51 in der Umgebung der Source-Anschlußdielektrikumsschicht 21 und der Drain-Anschlußdielektrikumsschicht 31. Durch diese Verringerung des Widerstands lässt sich gleichzeitig der Einschaltstrom, der ja fließt, wenn ein geeignetes Potential an der Gate-Elektrode 1 angelegt wird, so dass der Kanalbereich 81 leitend wird, erhöhen.
  • Das Potential an der Gate-Elektrode 1 schaltet damit nicht nur den Kanalbereich 81 von einem isolierenden Zustand in einen leitenden Zustand, sondern verringert gleichzeitig auch den Widerstand des Sourcebereichs 41 und des Drainbereichs 51. Ein geeignetes Ersatzschaltbild für den Feldeffekttransistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, der in 1 gezeigt ist, wäre ein Schalter, der mit einem veränderlichen Widerstand in Serie geschaltet ist.
  • 1 zeigt, dass die Source-Anschlußdielektrikumsschicht 21 und die Drain-Anschlußdielektrikumsschicht 31 von geringerer Dicke sind als die Gatedielektrikumsschicht 11.
  • In dem n-dotierten Drainbereich 51 stehen nämlich durch das negative Potential an der Gate-Elektrode 1, wenn der Tran sistor sich in einem ausgeschalteten Zustand befindet, Löcher und Elektronen in einem geringen Abstand gegenüber, weil das negative Potential an der Gate-Elektrode 1 Löcher in dem n-dotierten Drainbereich 51 in der Nähe der Elektrode erzeugt. Hierdurch entsteht ein Tunnelstrom, der zwischen dem Bulk-Bereich bzw. Substrat 81a, und dem Drainbereich 51 fließt.
  • Dieser Tunnelstrom führt zu einem unerwünschten Leckstrom, der für einen Einsatz des Feldeffekttransistor beispielsweise zur Ansteuerung eines DRAMs unvorteilhaft ist. Um den Tunnelstrom und den dadurch bedingten Leckstrom einzuschränken, ist die Drain-Anschlußlußdielektrikumsschicht 31 dicker ausgeführt als die Gatedielektrikumsschicht 11.
  • Das Ausführungsbeispiel in 1 zeigt, dass die Leitfähigkeit in dem moderat dotiertem Siliziumgebiet erhöht werden kann, wenn dieses Gebiet ebenfalls sowie der MOS-Kanal bzw. Kanalbereich 81 durch das Transistorgate bzw. Gate-Elektrode 1 überdeckt wird, wobei es darauf ankommt, die Dicke des Gatedielektrikums 11 in diesem Bereich so groß zu wählen, dass das elektrische Feld und damit einhergehend der Leckstrom nicht merklich erhöht werden, der Einschaltstrom aber deutlich vergrößert wird.
  • Darüber hinaus zeigt das Ausführungsbeispiel in 1, dass ein gradierter Kanal mit einem dickeren Gatedielektrikum über sehr moderat dotierten Source-Drainanschlussgebieten 41, 51 und einem dünneren Gatedielektrikum bzw. Gateoxid im eigentlichen MOS-Kanalgebiet den Serienwiderstand des moderat dotierten Anschlussgebiets durch zusätzliche Ladungsträgerakkumulation im eingeschalteten Zustand reduziert, ohne die Leckströme im ausgeschalteten Zustand merklich zu erhöhen. Das Verhältnis der effektiven Dichten der Dielektrika im Anschluss- und Kanalbereich zueinander liegt dabei in einem Bereich von 1,5:1–3:1.
  • 2 erläutert einen weiteren Feldeffekttransistor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Der Unterschied zu dem Feldeffekttransistor in 1 ist dabei, dass die Source-Anschlußdielektrikumsschicht 21 durch eine dicke Source-Anschlußdielektrikumsschicht 21a und eine dünne Source-Dielektrikumsschicht 21b ersetzt ist, während die Drain-Anschlußdielektrikumsschicht 31 durch eine dicke Drain-Anschlußdielektrikumsschicht 31a und eine dünne Drain-Dielektrikumsschicht 31b ersetzt ist.
  • Das Ausführungsbeispiel des Feldeffekttransistors gemäß 2 zeigt, dass die Source-Anschlußdielektrikumsschicht 21 und die Drain-Anschlußdielektrikumsschicht 31 in den Bereichen, in denen eine relativ geringe Potentialdifferenz zwischen dem Sourcebereich 41 und der Gate-Elektrode 1 bzw. dem Drainbereich 51 und der Gate-Elektrode 1 vorhanden ist, als dünne Source-Dielektrikumsschicht 21b bzw. dünne Drain-Dielektrikumsschicht 31b ausgeführt sein können.
  • Entscheidend ist aber, daß in den Sourcebereichen 41 bzw. Drainbereichen 51, in denen eine größere Potentialdifferenz zwischen den Sourcebereichen 41 und der Gate-Elektrode 1 und dem Drainbereich 51 und der Gate-Elektrode 1 herrscht, diese als dicke Source-Anschlußdielektrikumsschicht 21a bzw. dicke Drain-Anschlußdielektrikumsschicht 31a ausgeführt sind. Hierdurch können in einem Schaltungsentwurf eines Feldeffekttransistors gemäß einem Ausführungsbeispiel der vorliegenden Erfindung die Empfindlichkeit der Widerstandsänderung des Sourcebereichs 41 oder des Drainbereichs 51 durch die Änderung der Dicke der Source-Widerstandsdielektrikumsschicht 21 oder der Drain-Widerstandsdielektrikumsschicht 31 eingestellt werden.
  • Wichtig ist dabei, dass, wie in dem Ausführungsbeispiel in 2 gezeigt, die dicke Source-Anschlußdielektrikumsschicht 21a nahe der Sourcekontaktierung 61 liegt, während die dünne Source- Dielektrikumsschicht 21b nahe dem Kanalbereich 81 liegt. In der Nähe der Sourcekontaktierung 61 tritt nämlich eine hohe Potentialdifferenz zwischen dem Sourcebereich 41 und der Gate-Elektrode 1 auf, während in der Nähe des Kanalbereichs 81 eine niedrige Potentialdifferenz zwischen dem Sourcebereich 41 und der Gate-Elektrode 1 auftritt. Analoges gilt auch für den Drainbereich 51 und die Drain-Anschlußdielektrikumsschicht 31. Hierdurch wird wiederum der Leckstrom zwischen dem Drainbereich 51 und dem Bulkbereich 81a bzw. dem Sourcebereich 41 und dem Bulkbereich 81a, dessen Entstehung bereits in dem Ausführungsbeispiel in 1 erklärt worden ist, eingeschränkt.
  • Während in dem Feldeffekttransistor gemäß dem Ausführungsbeispiel der 1 und dem Ausführungsbeispiel der 2 die Gate-Elektrode jeweils versenkt ist, wodurch sich ein besonders platzsparender Aufbau des Feldeffekttransistors ergibt, sind in dem Feldeffekttransistor gemäß einem Ausführungsbeispiel der 3 die Source-Widerstandsdielektrikumsschicht 21, die Gate-Anschlußdielektrikumsschicht 11 und die Drain-Anschlußdielektrikumsschicht 31 nebeneinander angeordnet. 3 erläutert ein weiteres Ausführungsbeispiel eines Feldeffekttransistors gemäß der vorliegenden Erfindung. Der Unterschied des in 3 gezeigten Feldeffekttransistors zu dem in 1 gezeigten Feldeffekttransistor ist, dass die in 1 vertikal zu der Gatedielektrikumsschicht 11 angeordnete Source-Anschlußdielektrikumsschicht 21 und Drain-Anschlußdielektrikumsschicht 31 nebeneinander angeordnet sind, was auch als planarer Aufbau bezeichnet wird. Anders als in den Ausführungsbeispielen gemäß der 1 und der 2 ist der Feldeffekttransistor in 3 noch mit einer Passivierungsschicht 91 überzogen.
  • Die Möglichkeit, die Source-Anschlußdielektrikumsschicht 21 und die Drain-Anschlußdielektrikumsschicht 31 planar neben der Gatedielektrikumsschicht 11 anzuordnen, zeigt auch die umfangreiche Flexibilität in der Implementierbarkeit der vorliegenden Erfindung.
  • 4 erläutert anhand eines weiteren Ausführungsbeispiels die geometrische Flexibilität der Ausführungsbeispiele der vorliegenden Erfindung. In 4 sind die Source-Widerstandsdielektrikumsschicht 21 und die Drain-Widerstandsdielektrikumsschicht 31 senkrecht zueinander angeordnet. Hierdurch können auch die Sourcekontaktierung 61 und die Drainkontaktierung 71 vertikal zueinander angeordnet werden, was die Anordnungsvielfalt des Feldeffekttransistors gemäß einem Ausführungsbeispiel der vorliegenden Erfindung in einem Chip erhöht. Unter einem Chip versteht man in der vorliegenden Anmeldung ein Halbleiterplättchen, das Schaltungsstrukturen umfasst.
  • Die in obigen Ausführungsbeispielen gezeigten Feldeffekttransistoren eignen sich besonders gut für den Einsatz in DRAM-Speicherzellen. Hierbei ist der die Ladung tragende Kondensator mit dem Sourcebereich 41 oder dem Drainbereich 51 verbunden, so dass bei einem Einschalten des Feldeffekttransistors, sprich einem Anlegen eines geeigneten Potentials an die Gate-Elektrode 1, so dass der Kanalbereich 81 leitend wird, gleichzeitig der Widerstand des Sourcebereichs 41 oder des Drainbereichs 51 reduziert wird. Dies führt zu einer Reduzierung des Widerstands des Feldeffekttransistors, wenn dieser eingeschaltet ist, so dass dadurch der Einschaltstrom steigt. Die dadurch hervorgerufene Erhöhung der Flankensteilheit des Einschaltstroms führt gleichzeitig zu einer Reduzierung der Zugriffszeiten auf den ladungsspeichernden Kondensator. Dies ermöglicht DRAM-Speicherbausteine mit geringeren Zugriffszeiten herzustellen.
  • Obige Ausführungsbeispiele haben gezeigt, dass in den bevorzugten Ausführungsformen der Gate-Seitenwandspacer als dickeres Dielektrikum über dem moderat dotieren Anschlussgebiet genutzt werden kann. Das Siliziumgebiet moderater Dotierung zum Anschluss zwischen Speicherzelle und MOS-Kanal wird entweder durch selektive Epitaxie aufgewachsen oder durch Rückätzung derart erzeugt, dass das eigentliche MOS-Kanalgebiet tiefer als die ursprüngliche Siliziumoberfläche liegt. Dies ist in den Ausführungsbeispielen gemäß der 1 und der 2 dargestellt. Der Vorteil dieser Ausführungsbeispiele besteht ferner darin, dass die benötige Chipfläche minimiert wird, indem die vertikale Raumausrichtung senkrecht zur Waferoberfläche für die Struktur primär mitbenutzt wird. Allgemein sind auch andere Ausführungen denkbar, wie beispielsweise rein planare Anordnungen, die in Bild 3 dargestellt sind oder solche mit vertikalem Siliziumkanal und Gatedielektrikum, was in 4 beispielsweise dargestellt ist.
  • In obigen Ausführungsbeispielen kann die Gate-Elektrode 1 aus beliebigen leitenden Materialien vorzugsweise aus einem Metall oder auch z. B. hochdotierten Halbleitermaterialien hergestellt werden. Auch die als Siliziumdioxid ausgeführten Gatedielektrikumsschicht 11, Source-Anschlußdielektrikumsschicht 21 und Drain-Anschlußdielektrikumsschicht 31 können alternativ aus beliebigen isolierenden Materialien gefertigt sein.
  • Die n-dotierten Sourcebereiche 41, Drainbereiche 51, Sourcekontaktierungen 61, Drainkontaktierungen 71 und der p-dotierte Kanalbereich 81 können auch so ausgeführt werden, dass die Sourcebereiche 41, Drainbereiche 51, Sourcekontaktierungen 61, Drainkontaktierungen 71 p-dotiert sind, während der Kanalbereich 81 n-dotiert ist. Auch die vertikale Anordnung der Source-Anschlußdielektrikumsschicht 21 und der Drain-Anschlußdielektrikumsschicht 31 zu der Gatedielektrikumsschicht 11 in 1 wäre alternativ auch in einem anderen Winkel ausführbar. Der in obigen Ausführungsbeispielen gezeigte Feldeffekttransistor kann sowohl als diskretes Bauelement ausgeführt sein, wie auch auf einem Chip implementiert sein als Teil einer Vielzahl von Schaltungsstrukturen.
  • Da in obigen Ausführungsbeispielen grundsätzlich der Leckstrom zwischen dem Sourcebereich 41 und dem Bulkbereich 81a bzw. Drainbereich 51 und dem Bulkbereich 81a möglichst gering sein soll, kann dies alternativ zu einer dickeren Source-Widerstandsdielek-trikumsschicht 21 bzw. Drain-Anschlußdielektrikums-schicht 31 als die Gatedielektrikumsschicht 11 auch dadurch realisiert werden, dass die Source-Anschlußdielektrikumsschicht 21 bzw. die Drain-Anschlußdielektrikumsschicht 31 in einem Material mit einer geringeren Dielektrizitätskonstante als die Gatedielektrikumsschicht 11 ausgeführt werden. Hierdurch wird beispielsweise ebenfalls bei einem Feldeffekttransistor mit einem n-dotierten Sourcebereich 41, einem n-dotierten Drainbereich 51 und einem p-dotierten Kanalbereich 81 die Bildung von Löchern in dem Sourcebereich 41 in der Nähe der Gate-Elektrode 1 und dem Drainbereich 51 in der Nähe der Gate-Elektrode 1 reduziert und damit der Leckstrom von dem Sourcebereich bzw. Drainbereich zu dem Bulkbereich 81a verringert.
  • In obigen Ausführungsbeispielen ist sowohl zwischen dem Sourcebereich 41 und der Gate-Elektrode 1 als auch dem Drainbereich 51 und der Gate-Elektrode 1 eine Anschlußdielektrikumsschicht angebracht. Alternativ kann eine Anschlußdielektrikumsschicht auch entweder nur zwischen dem Sourcebereich 41 und der Gate-Elektrode 1 oder nur zwischen dem Drainbereich 51 und der Gate-Elektrode 1 angebracht sein.
    •
    • 1
    Gate-Elektrode
    11
    Gatedielektrikumsschicht
    21
    Source-Anschlußdielektrikumsschicht
    21a
    dicke Source-Anschlußsdielektrikumsschicht
    21b
    dünne Source-Dielektrikumsschicht
    31
    Drain-Anschlußdielektrikumsschicht
    31a
    dicke Drain-Anschlußdielektrikumsschicht
    31b
    dünne Drain-Dielektrikumsschicht
    41
    Sourcebereich
    51
    Drainbereich
    61
    Sourcekontaktierung
    71
    Drainkontaktierung
    81
    Kanalbereich
    81a
    Substrat
    91
    Passivierungschicht

Claims (9)

  1. Feldeffekttransistor, mit: einer Gate-Elektrode (1); einem Drainbereich (51) und einem Sourcebereich (41); einem Kanalbereich (81), der an dem Drainbereich (51) und an dem Sourcebereich (41) angrenzt; einem Kontaktierungsbereich (61, 71), der an dem Sourcebereich (41) oder Drainbereich (51) angrenzt, wobei der Kontaktierungsbereich eine höhere Dotierung hat als der Sourcebereich (41) oder Drainbereich (51) und den gleichen Dotierungstyp wie der Sourcebereich (41) oder Drainbereich (51) hat, wobei der Kontaktierungsbereich so angeordnet ist, dass der Sourcebereich (41) oder der Drainbereich (51) zwischen dem Kontaktierungsbereich (61, 71) und dem Kanalbereich (81) liegt; einer Gatedielektrikumsschicht (11) zwischen der Gate-Elektrode (1) und dem Kanalbereich (81), wobei die Gatedielektrikumsschicht (11) eine Gatedielektrikumsschicht-Dicke hat; und einer Anschlußdielektrikumsschicht (21, 31), die zwischen dem Drainbereich (51) oder dem Sourcebereich (41) und der Gate-Elektrode (1) angebracht ist; wobei die Anschlußdielektrikumsschicht (21a, 21b, 31a, 31b) einen ersten Bereich mit einer ersten Anschlußdielektrikumsschicht-Dicke nahe einer Grenze zwischen dem Source- (41) oder Drainbereich (51) und dem Kanalbereich (81) und fern dem Kontaktierungsbereich (61, 71) und einen zweiten Bereich (21b, 31b) mit einer zweiten Anschlußdielektrikumsschicht-Dicke fern der Grenze zwischen dem Sourcebereich (41) oder Drainbereich (51) und dem Kanalbereich (81) und nahe dem Kontaktierungsbereich (61, 71) hat, wobei die erste Anschlußdielektrikumsschicht-Dicke kleiner ist als die zweite Anschlußdielektrikumsschicht-Dicke, und wobei die zweite Anschlußdielektrikumsschicht-Dicke größer als die Gatedielektrikumsschicht-Dicke ist.
  2. Feldeffekttransistor gemäß Anspruch 1, bei dem die zweite Anschlußdielektrikumsschicht-Dicke um mehr als 30 größer als die Gatedielektrikumsschicht-Dicke ist.
  3. Feldeffekttransistor gemäß Anspruch 2, bei dem ein Verhältnis einer zweiten Anschlußdielektrikumsschicht-Dicke zu einer Gatedielektrikumsschicht-Dicke zwischen 1,5:1 und 3:1 liegt.
  4. Feldeffekttransistor gemäß einem der Ansprüche 1 bis 3, bei dem die Gate-Elektrode (1) in den Sourcebereich (41) oder den Drainbereich (51) versenkt ist, wobei sich die Anschlußdielektrikumsschicht (21, 31) in den Sourcebereich (41) oder den Drainbereich (51) hinein erstreckt, so dass sie in einem Winkel zwischen 80° und 100° zu einer Stromflussrichtung in dem Kanalbereich (81) ist.
  5. Feldeffekttransistor gemäß einem der Ansprüche 1 bis 4, bei dem eine dem Kanalbereich (81) abgewandte Oberfläche der Gate-Elektrode (1) und eine Oberfläche des Source- (41) oder Drainbereichs (51) innerhalb bestimmter Toleranzgrenzen eben angeordnet sind.
  6. Feldeffekttransistor gemäß einem der Ansprüche 1 bis 5, bei dem eine dem Source- (41) oder Drainbereich (51) zugewandte Oberfläche der Anschlußdielektrikumsschicht und eine dem Kanalbereich (81) zugewandte Oberfläche der Gatedielektrikumsschicht (11) innerhalb bestimmter Toleranzgrenzen eben angeordnet sind.
  7. Feldeffekttransistor gemäß einem der Ansprüche 1 bis 6, bei dem eine dritte Anschlußdielektrikumsschicht zwischen dem Sourcebereich (41) und der Gate-Elektrode (1) angebracht ist und eine vierte Anschlußdielektrikumsschicht zwischen dem Drainbereich (51) und der Gate-Elektrode (1) angebracht ist, wobei die dritte und die vierte Anschlußdielektrikumsschicht (21, 31) in einem Winkel zwischen 70° und 110° zueinander angeordnet sind.
  8. Feldeffekttransistor gemäß einem der Ansprüche 1 bis 7, bei dem die Anschlußdielektrikumsschicht (21, 31) oder die Gatedielektrikumsschicht (11) ein Oxid umfasst.
  9. Eine DRAM-Speicherzelle, bei der ein Speicherkondensator an den Feldeffekttransistor gemäß einem der Ansprüche 1 bis 8 angeschlossen ist, wobei der Speicherkondensator mit dem Source- (41) oder Drainbereich (51) verbunden ist, und der Source- (41) oder Drainbereich (51) eine Dotierungsdichte von weniger als 1019 cm–3 hat.
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