DE102004024849B4

DE102004024849B4 - Arbitration unit, associated bus system and Arbitrierungsverfahren

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Publication number: DE102004024849B4
Application number: DE200410024849
Authority: DE
Inventors: Young-Doug Kim; Kyoung-Mook Lim; Nak-Hee Seong; Seh-Woong Jeong; Jae-Hong Park
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-05-23
Filing date: 2004-05-13
Publication date: 2008-11-27
Anticipated expiration: 2024-05-14
Also published as: JP4684577B2; JP2004348745A; FR2855285B1; DE102004024849A1; CN100419722C; CN1573721A; FR2855285A1

Abstract

Arbitrierungseinheit für ein System mit anfordernden Mastereinheiten, dadurch gekennzeichnet, dass die Arbitrierungseinheit (140) ein Pseudozuteilungssignal (HGRANTN) für alle anfordernden Mastereinheiten (110, 120, 130) erzeugt und Abwicklungsinformationen (HADDRN) von allen anfordernden Mastereinheiten in Reaktion auf das Pseudozuteilungssignal empfängt.arbitration for a System with requesting master units, characterized the arbitration unit (140) assigns a pseudo allocation signal (HGRANTN) for all requesting master units (110, 120, 130) and processing information (HADDRN) of all requesting master units in response to the pseudo allocation signal is received.

Description

Die Erfindung betrifft eine Arbitrierungseinheit, ein zugehöriges Bussystem und ein zugehöriges Arbitrierungsverfahren für die Vergabe eines Bussystems.The The invention relates to an arbitration unit, an associated bus system and an associated one Arbitration procedure for the allocation of a bus system.

Arbitrierungsmechanismen zur Verbesserung der Busbandbreite zwischen wenigstens einer übergeordneten Einheit (Mastereinheit) und wenigstens einer untergeordneten Einheit (Slaveeinheit) als Ziel sind bekannt. Die grundsätzliche Betriebsweise eines solchen Arbitrierungsmechanismus umfasst eine Anforderung, eine Arbitrierung, eine Zuteilung und eine Datenübertragung.arbitration mechanisms for improving the bus bandwidth between at least one parent Unit (master unit) and at least one subordinate unit (Slave unit) as destination are known. The basic operation of a such arbitration mechanism comprises a request, a Arbitration, an allocation and a data transfer.

Wenn eine Arbitrierungseinheit einer Mastereinheit, die einen Zugriff auf eine Slaveeinheit als Ziel angefordert hat, einen Busbesitz erteilt, die Slaveeinheit für eine Datenübertragung jedoch noch nicht zur Verfügung steht, dann resultiert dies in einer verschwendeten Zuteilung, da die Mastereinheit noch warten muss, bis die Slaveeinheit für die Datenüber tragung zur Verfügung steht. Greift die Mastereinheit auf eine Slaveeinheit mit einer langen Latenz zu, dann nimmt auch die Bandbreite ab.If an arbitration unit of a master unit that has an access on a slave unit as a destination, a bus ownership issued, the slave unit for a data transfer but not yet available stands, then this results in a wasted allocation, since the master unit still has to wait for the slave unit to transmit the data to disposal stands. Accesses the master unit to a slave unit with a long latency, then decreases the bandwidth.

1 zeigt ein herkömmliches Zeitablaufdiagramm, welches eine Wartezeit T darstellt. Wie aus 1 ersichtlich ist, wird ein erster Satz von Adresseninformationen ADDR1–4 zugeführt, gefolgt von einem ersten Satz von Daten D1 bis D4. Anschließend wird ein zweiter von Adresseninformationen ADDR5–8 angelegt, gefolgt von einem zweiten Satz von Daten D5 bis D8. Wie aus 1 ersichtlich ist, entspricht die Wartezeit T einer Verzögerung zwischen der Verfügbarkeit der Daten D4 und D5. Diese Verzögerung ist unerwünscht. 2 zeigt ein gewünschtes Zeitablaufdiagramm, bei dem die Wartezeit beseitigt ist. 1 shows a conventional timing diagram representing a waiting time T. How out 1 is apparent, a first set of address information ADDR1-4 is supplied, followed by a first set of data D1 to D4. Subsequently, a second one of address information ADDR5-8 is applied, followed by a second set of data D5 to D8. How out 1 is apparent, the waiting time T corresponds to a delay between the availability of the data D4 and D5. This delay is undesirable. 2 shows a desired timing diagram in which the waiting time is eliminated.

Eine Bankverschachtelung ist eine herkömmliche Technik, um einen Speicher in mehrere Bänke aufzuteilen und so aufeinander folgende Zugriffe auf jede Bank zu ermöglichen. Beim Verschachteln von Bänken überlappen sich die Vorgänge der beiden Bänke. So wird beispielsweise in einer Bank auf Daten zugegriffen und in der anderen Bank werden gleichzeitig Vorladevorgänge durchgeführt. Dadurch kann die Busbandbreite verbessert werden.A Bank nesting is a conventional technique to store in several benches to divide and thus sequential accesses to each bank enable. When nesting banks, overlap the processes the two benches. For example, in a bank, data is accessed and stored in The other bank is precharged at the same time. Thereby the bus bandwidth can be improved.

Es gibt jedoch auch Nachteile beim Verschachteln von Bänken. Insbesondere kann eine Mastereinheit erst nach Erhalt des Busbesitzes basierend auf einer Arbitrierung die gültigen Adressen- und Steuerinformationen treiben. Da diese Informationen erst nach der Arbitrierung erzeugt werden, können sie bei der Arbitrierung noch nicht berücksichtigt werden. Daraus resultiert, dass die Verbesserungen der Bandbreite begrenzt sind. Zudem existiert immer noch eine zur oben beschriebenen Wartezeit T analoge Wartezeitverzögerung, da die Anfrage an die Ziel-Slaveeinheit nicht im voraus gesendet werden kann.It However, there are also disadvantages when nesting benches. Especially a master unit can only be based on receipt of bus ownership on an arbitration the valid Drive address and control information. Because this information They can only be generated after the arbitration, they can during the arbitration not yet considered. As a result, bandwidth improvements are limited are. In addition, there is still a waiting time described above T analog delay time, since the request to the destination slave unit can not be sent in advance.

Andere herkömmliche Bausteine umfassen eine Mastereinheit, die ein periodisches Signal zum gleichen Zeitpunkt wie die Anfrage erzeugen.Other conventional Blocks comprise a master unit which is a periodic signal at the same time as the request.

Das periodische Signal zeigt die spezielle Zielquelle (Slaveeinheit) an, auf die zugegriffen werden soll, und ob die Zielquelle ausgelesen oder beschrieben werden soll.The periodic signal shows the special destination source (slave unit) which is to be accessed and whether the destination source is read or should be described.

Basierend auf dem periodischen Signal und der zugehörigen Zielquelleninformation bestimmt die Arbitrierungseinheit die Priorität beim Busbesitz. Auf diese Weise wird ein Ziel-Slavewiederholzyklus vermieden und die Busbandbreite und die Eigenschaften des Gesamtsystems können verbessert werden. Es sind jedoch zusätzliche Anschlüsse erforderlich, um das periodische Signal zu implementieren und es gibt immer noch eine Wartezeitverzögerung analog zur Wartezeit T, weil die Anfragen an die Ziel-Slaveeinheit nicht im Voraus übertragen werden können.Based on the periodic signal and the associated destination source information the arbitration unit determines the bus ownership priority. To this This will avoid a target slave repeat cycle and the bus bandwidth and the properties of the whole system can be improved. It are however additional connections required to implement the periodic signal and there are still a wait delay analogous to the waiting time T, because the requests to the destination slave unit not transferred in advance can be.

3 zeigt eine herkömmliche Busarchitektur mit Mastereinheiten 1 bis 3, einer Arbitrierungseinheit 4, einer SDRAM-Steuerschaltung 5 und eine SDRAM-Bank 6. Jede Mastereinheit 1 bis 3 fordert einen Buszugriff bei der Arbitrierungseinheit 4 über ein Signal HBUSREQN an. Die Arbitrierungseinheit 4, die eine Arbitrierungslogik zum Auswählen einer der Mastereinheiten 1 bis 3 umfasst, führt die Arbitrierung aus und gewährt über ein Signal HGRANTN Zugriff auf den Bus, das an die ausgewählte unter den Mastereinheiten 1 bis 3 übertragen wird. Wie aus 3 ersichtlich ist, sind Signale HADDRN, HWRITEN, HBURSTN, HSIZEN und HTRANN jeweils solche zum Treiben einer Ziel-Slaveeinheit. Diese Signale werden von den Mastereinheiten 1 bis 3 an die SDRAM-Steuerschaltung 5 über einen oder mehrere Multiplexer (MUX) 7, 8 angelegt. Die Multiplexer 7 und 8 empfangen ein Signal HMASTER von der Arbitrierungseinheit 4 und übertragen ausgewählte Signale HDDR HWRITER, HBURSTR, HSIZER und/oder HTRNAR zur SDRAM-Steuerschaltung 5. Der Multiplexer 7 empfängt ein Signal HWDATAN von jeder der Mastereinheiten 1 bis 3 und überträgt das ausgewählte unter den Signalen HWDATAN als Signal BIWDATA zur SDRAM-Steuerschaltung 5. Die SDRAM-Steuerschaltung 5 sendet ein Signal BIREADYD an jede der Mastereinheiten 1 bis 3, wenn sie fertig ist. Die SDRAM-Steuerschaltung 5 tauscht zudem Signale und Daten mit dem SDRAM 6 aus. 3 shows a conventional bus architecture with master units 1 to 3 , an arbitration unit 4 , an SDRAM control circuit 5 and an SDRAM bank 6 , Each master unit 1 to 3 requests a bus access at the arbitration unit 4 via a signal HBUSREQN. The arbitration unit 4 including an arbitration logic for selecting one of the master units 1 to 3 The arbitration performs and grants via an HGRANTN signal access to the bus that is sent to the selected one of the master units 1 to 3 is transmitted. How out 3 4, signals HADDRN, HWRITEN, HBURSTN, HSIZEN and HTRANN are each those for driving a target slave unit. These signals are from the master units 1 to 3 to the SDRAM control circuit 5 via one or more multiplexers (MUX) 7 . 8th created. The multiplexers 7 and 8th receive a signal HMASTER from the arbitration unit 4 and transmit selected signals HDDR HWRITER, HBURSTR, HSIZER and / or HTRNAR to the SDRAM control circuit 5 , The multiplexer 7 receives a signal HWDATAN from each of the master units 1 to 3 and transmits the selected among the signals HWDATAN as signal BIWDATA to the SDRAM control circuit 5 , The SDRAM control circuit 5 sends a signal BIREADYD to each of the master units 1 to 3 when she is done. The SDRAM control circuit 5 It also exchanges signals and data with the SDRAM 6 out.

4 zeigt ein Zeitablaufdiagramm der herkömmlichen Busarchitektur. Wie aus 4 ersichtlich ist, existiert eine Wartezeit T zwischen der Übertragung erster Daten B0D0 bis B0D3 und zweiter Daten B1D0 bis B1D3. Diese Wartezeit T reduziert die Effizienz der Busbandbreite und wird durch die Tatsache verursacht, dass die Arbitrierungseinheit die Ziel-Slaveeinheit nicht vor dem Empfang des Busbesitzes durch die Arbitrierung anfordern kann, um einen Datenzugriff vorzubereiten. 4 shows a timing diagram of the conventional bus architecture. How out 4 is apparent, there exists a waiting time T between the transmission of first data B0D0 to B0D3 and second Da B1D0 to B1D3. This latency T reduces the bus bandwidth efficiency and is caused by the fact that the arbitration unit can not request the destination slave unit prior to receiving the bus ownership by the arbitration to prepare for data access.

Weitere herkömmliche Arbitrierungseinheiten und -verfahren sowie zugehörigere Bussysteme sind in der Patentschrift US 6.073.199 A und der EP 0 346 398 B1 offenbart.Other conventional arbitration units and methods and associated bus systems are in the patent US 6,073,199 A and the EP 0 346 398 B1 disclosed.

Es ist Aufgabe der Erfindung, eine Arbitrierungseinheit, ein zugehöriges Bussystem und ein zugehöriges Arbitrierungsverfahren mit reduzierter oder verringerter Wartezeit zur Verfügung zu stellen.It The object of the invention is an arbitration unit, an associated bus system and an associated one Arbitration procedure with reduced or reduced waiting time to disposal to deliver.

Die Erfindung löst diese Aufgabe durch eine Arbitrierungseinheit mit den Merkmalen des Patentanspruchs 1, durch ein zugehöriges Bussystem mit den Merkmalen des Patentanspruchs 14 sowie durch ein Arbitrierungsverfahren mit den Merkmalen des Patentanspruchs 18.The Invention solves this task by an arbitration unit with the features of claim 1, by an associated bus system having the features of claim 14 and by an arbitration with the features of claim 18.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.advantageous Further developments of the invention are specified in the dependent claims.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:Advantageous, Embodiments described below of the invention as well as those explained above for their better understanding, usual embodiments are shown in the drawings. Show it:

1 ein Zeitablaufdiagramm einer herkömmlichen Vorgehensweise, die eine Wartezeit T beinhaltet, 1 FIG. 3 is a timing diagram of a conventional procedure involving a waiting time T; FIG.

2 ein wünschenswertes Zeitablaufdiagramm ohne Wartezeit T, 2 a desirable timing diagram without waiting time T,

3 ein Blockschaltbild einer herkömmlichen Busarchitektur, 3 a block diagram of a conventional bus architecture,

4 ein Zeitablaufdiagramm für die herkömmliche Busarchitektur, 4 a timing diagram for the conventional bus architecture,

5 ein Blockschaltbild einer erfindungsgemäßen Busarbitrierungsstruktur, 5 a block diagram of a bus arbitration structure according to the invention,

6 ein Zeitablaufdiagramm für die erfindungsgemäße Busarbitrierungsstruktur von 5, 6 a timing diagram for the inventive Busarbitrierungsstruktur of 5 .

7 ein detailliertes Blockschaltbild eines Ausführungsbeispiels der erfindungsgemäßen Busarbitrierungsstruktur aus 5, 7 a detailed block diagram of an embodiment of the invention Busarbitrierungsstruktur from 5 .

8 ein detailliertes Blockschaltbild eines weiteren Ausführungsbeispiels der erfindungsgemäßen Busarbitierungsstruktur aus 5, 8th a detailed block diagram of another embodiment of the invention according to the invention Busarbitierungsstruktur 5 .

9 ein Zeitablaufdiagramm für die erfindungsgemäße Busarbitrierungsstruktur von 8, 9 a timing diagram for the inventive Busarbitrierungsstruktur of 8th .

10 ein Blockschaltbild einer Masterschnittstelle aus 7 oder 8, 10 a block diagram of a master interface off 7 or 8th .

11 ein Flussdiagramm einer ersten Stufe eines erfindungsgemäßen Arbitrierungsverfahrens und 11 a flow chart of a first stage of Arbitrierungsverfahrens invention and

12 ein Flussdiagramm einer zweiten Stufe des erfindungsgemäßen Arbitrierungsverfahrens. 12 a flowchart of a second stage of the arbitration method according to the invention.

5 zeigt ein Blockschaltbild einer erfindungsgemäßen Arbitrierungsstruktur. Wie aus 5 ersichtlich ist, umfasst die Arbitrierungsstruktur eine Anzahl N von Mastereinheiten 110, 120, 130, wobei N größer oder gleich eins ist, eine Arbitrierungseinheit 140 und eine Anzahl M von Slaveeinheiten 150, 160, 170, wobei M größer oder gleich eins ist und nicht notwendigerweise gleich N ist. Im Betrieb sendet jede Mastereinheit 110, 120, 130 eine Anforderung HBUSREQN an die Arbitrierungseinheit 140. Das Signal HBUSREQ ist ein Anforderungssignal, um auf eine Ziel-Slaveeinheit zugreifen zu können, beispielsweise auf die Slaveeinheiten 150, 160 oder 170. Die Arbitrierungseinheit 140 stellt ein Pseudozuteilungssignal HGRANT für jede der N anfordernden Mastereinheiten 110, 120, 130 zur Verfügung. Das Signal HGRANT ist ein Signal, welches einer Mastereinheit den Busbesitz erteilt. Jede der N Mastereinheiten 110, 120, 130 stellt dann der Arbitrierungseinheit 140 Zielinformationen zur Verfügung, aus denen die Arbitrierungseinheit 140 eine Arbitrierung ableitet. Im Ausführungsbeispiel aus 5 sind die Zielinformationen durch ein Signal HADDRN repräsentiert. Die Arbitrierungseinheit 140 führt die Arbitrierung aus und zeigt den Mastereinheiten 110, 120, 130 mit einem Fertigsignal HREADYN an, dass eine Datenübertragung durchgeführt werden kann. 5 shows a block diagram of an arbitration structure according to the invention. How out 5 As can be seen, the arbitration structure comprises a number N of master units 110 . 120 . 130 where N is greater than or equal to one, an arbitration unit 140 and a number M of slave units 150 . 160 . 170 where M is greater than or equal to one and is not necessarily equal to N. In operation, each master unit sends 110 . 120 . 130 a request HBUSREQN to the arbitration unit 140 , The signal HBUSREQ is a request signal to access a target slave unit, for example the slave units 150 . 160 or 170 , The arbitration unit 140 represents a pseudo allocation signal HGRANT for each of the N requesting master units 110 . 120 . 130 to disposal. The HGRANT signal is a signal giving bus ownership to a master unit. Each of the N master units 110 . 120 . 130 then sets the arbitration unit 140 Target information available, which make up the arbitration unit 140 derives an arbitration. In the embodiment 5 the destination information is represented by a signal HADDRN. The arbitration unit 140 Executes the arbitration and shows the master units 110 . 120 . 130 with a ready signal HREADYN that a data transfer can be performed.

Wenn zwei oder mehr Mastereinheiten 110, 120, 130 Zugriff auf einen Bus anfordern, dann werden die Anforderungssignale HBUSREQN bestätigt. Bei einem Ausführungsbeispiel der Erfindung erteilt die Arbitrierungseinheit 140 in einer solchen Situation allen anfordernden Mastereinheiten 110, 120, 130 einen scheinbaren Busbesitz bzw. Pseudobusbesitz durch Rücksendung eines Signals HGRANTN vor der Arbitrierung. Die Mastereinheiten 110, 120, 130, die den Busbesitz erhalten, treiben die gewünschten Informationen über die Ziel-Slaveeinheit, beispielsweise das Signal HADDRN. Die Arbitrierungseinheit 140 benutzt diese Informationen und die zugehörigen Informationen über die Ziel-Slaveeinheit, um den Arbitrierungsvorgang auszuführen. Nach der Arbitrierung und Überprüfung der Busverfügbarkeit überträgt die Arbitrierungseinheit 140 das aktive Fertigsignal HREADY an die ausgewählte Mastereinheit, um anzuzeigen, welche Mastereinheit tatsächlich Busbesitz hat.If two or more master units 110 . 120 . 130 Request access to a bus, then the request signals HBUSREQN be confirmed. In one embodiment of the invention, the arbitration unit issues 140 in such a situation all requesting master units 110 . 120 . 130 an apparent bus ownership or pseudo bus ownership by returning a signal HGRANTN before arbitration. The master units 110 . 120 . 130 that receive the bus ownership, drive the desired information about the target slave unit, for example, the signal HADDRN. The arbitration unit 140 uses this information and the associated information about the target slave unit to perform the arbitration process. After arbitrating and verifying bus availability, the arbitration unit transmits 140 the active ready signal HREADY to the selected master unit to show which master unit actually has bus ownership.

Herkömmlicherweise wird das Signal HGRANT nach der Arbitrierung gewährt. Wie oben bereits ausgeführt ist, wird bei erfindungsgemäßen Ausführungsbeispielen das Signal HGRANT nach einer Anforderung, aber vor der Arbitrierung gewährt.traditionally, the signal HGRANT is granted after the arbitration. As already stated above, is in embodiments of the invention the signal HGRANT after a request, but before arbitration granted.

6 zeigt ein Zeitablaufdiagramm eines erfindungsgemäßen Ausführungsbeispiels. Wie aus 6 ersichtlich ist, wird das Signal HGRANT1 in Reaktion auf das Anforderungssignal HBUSREQ1 auf einen hohen Pegel getriggert. Des Weiteren wird das Signal HADDR1 in Reaktion auf den Übergang des Signals HGRANT1 auf einen hohen Pegel synchronisiert mit einem Signal HCLK erzeugt. Analog wird das Signal HGRANT2 in Reaktion auf das Anforderungssignal HBUSREQ2 auf einen hohen Pegel getriggert. Des Weiteren wird das Signal HADDR2 in Reaktion auf den Übergang des Signals HGRANT2 auf einen hohen Pegel synchronisiert mit einem Signal HCLK erzeugt. Wie weiter aus 6 ersichtlich ist, werden Dateninformationen HRDATA, einschließlich der Daten DATA1, in Reaktion auf das Fertigsignal HREADY1 erzeugt, und weitere Daten, insbesondere DATA5, werden in Reaktion auf das Signal HREADY2 erzeugt. Wie aus 6 weiter ersichtlich ist, empfängt die Arbitrierungseinheit 140 das Signal HADDR2 von den Mastereinheiten 110, 120, 130 im dargestellten Ausführungsbeispiel früher, wodurch Zeitverzögerungen reduziert werden. 6 shows a timing diagram of an embodiment of the invention. How out 6 is apparent, the signal HGRANT1 is triggered in response to the request signal HBUSREQ1 to a high level. Furthermore, the signal HADDR1 is generated in response to the transition of the signal HGRANT1 to a high level synchronized with a signal HCLK. Similarly, signal HGRANT2 is triggered high in response to request signal HBUSREQ2. Furthermore, the signal HADDR2 is generated in response to the transition of the signal HGRANT2 to a high level synchronized with a signal HCLK. How farther 6 4, data information HRDATA, including data DATA1, is generated in response to the ready signal HREADY1, and further data, in particular DATA5, is generated in response to signal HREADY2. How out 6 Further, the arbitration unit receives 140 the signal HADDR2 from the master units 110 . 120 . 130 earlier in the illustrated embodiment, reducing time delays.

In den 7 und 8 sind Signale HADDR, HBURST, HWRITE jeweils Signale, um die Ziel-Slaveeinheit zu treiben. Ein Signal BIREQD ist ein Anforderungssignal, um eine Ziel-Slaveeinheit auf einen Datenzugriff vorzubereiten. Signale BIADDR, BIBA, BIRCONT, BICCONT sind sämtlich Signale, die Informationen zum Steuern einer Ziel-Slaveeinheit umfassen. Ein Signal BICONFIRMD ist ein Bestätigungssignal ACK für das Anforderungssignal BIREQD. Signale NDCAS, NRAS, NCAS, NDWE sind Befehlssignale für einen Zugriff auf eine Ziel-Slaveeinheit oder bei anderen Ausführungsbeispielen auf eine bestimmte Speicherbank. Ein Signal BA ist ein Bankadressensignal und ein Signal BIREADYD ist ein Signal, das aktiv getriggert wird, wenn eine Ziel-Slaveeinheit bereit ist, eine Datenübertragung auszuführen. Das Signal HREADYN ist ein Signal, das anzeigt, dass eine bestimmte Mastereinheit nun den Busbesitz für eine Datenübertragung zu oder von einer Ziel-Slaveeinheit hat.In the 7 and 8th For example, signals HADDR, HBURST, HWRITE are signals to drive the target slave unit. A signal BIREQD is a request signal to prepare a target slave for data access. Signals BIADDR, BIBA, BIRCONT, BICCONT are all signals that include information for controlling a destination slave unit. A signal BICONFIRMD is an acknowledgment signal ACK for the request signal BIREQD. Signals NDCAS, NRAS, NCAS, NDWE are command signals for access to a destination slave unit or, in other embodiments, to a particular memory bank. A signal BA is a bank address signal and a signal BIREADYD is a signal that is actively triggered when a target slave unit is ready to perform a data transfer. The HREADYN signal is a signal indicating that a particular master unit now has bus ownership for data transfer to or from a destination slave unit.

7 zeigt ein detaillierteres Blockschaltbild der erfindungsgemäßen Busarchitektur aus 5. Wie aus 7 ersichtlich ist, umfasst die Arbitrierungseinheit 550 eine Masterschnittstelle 552 und eine Slavesteuerschnittstelle 554. Die Masterschnittstelle 552 interagiert mit den N Mastereinheiten 510, 520, 530 und die Slavesteuerschnittstelle 554 interagiert mit M Slavesteuerschaltungen 571, 572, 573. Die M Slavesteuerschaltungen 571, 572, 573 steuern eine oder mehrere Slaveeinheiten 541, 542, 543. 7 shows a more detailed block diagram of the bus architecture according to the invention 5 , How out 7 The arbitration unit comprises 550 a master interface 552 and a slave control interface 554 , The master interface 552 interacts with the N master units 510 . 520 . 530 and the slave control interface 554 interacts with M slave control circuits 571 . 572 . 573 , The M slave control circuits 571 . 572 . 573 control one or more slave units 541 . 542 . 543 ,

Wie aus 7 ersichtlich ist, stellt jede der Mastereinheiten 510, 520, 530 ein Anforderungssignal HBUSREQ für die Arbitrierungseinheit 550 zur Verfügung. Die Arbitrierungseinheit 550 erzeugt ein Bestätigungssignal HGRANT für jede der Mastereinheiten 510, 520, 530. Jede der Mastereinheiten 510, 520, 530 stellt dann ein Signal HADDR, ein Signal HBURST und/oder ein Signal HWRITE für die Arbitrierungseinheit 550 zur Verfügung.How out 7 it can be seen represents each of the master units 510 . 520 . 530 a request signal HBUSREQ for the arbitration unit 550 to disposal. The arbitration unit 550 generates an acknowledgment signal HGRANT for each of the master units 510 . 520 . 530 , Each of the master units 510 . 520 . 530 then provides a signal HADDR, a signal HBURST and / or a signal HWRITE for the arbitration unit 550 to disposal.

Jede der Mastereinheiten 510, 520, 530 führt einem Multiplexer (MUX) 560 ein Signal HWDATAn zu, und ein ausgewähltes der Signale HWDATAn wird als Signal BIWDATA an die Slavesteuerschaltungen 571, 572, 573 angelegt. Die Slavesteuerschaltungen 571, 572, 573 übertragen Daten zu und von den Slaveeinheiten 541, 542, 543. Die Slavesteuerschaltungen 571, 572, 573 führen jeweils ein Signal BIRDATAn einem Multiplexer (MUX) 580 zu, und ein ausgewähltes der Signale BIRDATAn wird als Signal BIRDATA an die Mastereinheiten 510, 520, 530 angelegt.Each of the master units 510 . 520 . 530 leads a multiplexer (MUX) 560 a signal HWDATAn to, and a selected one of the signals HWDATAn is sent as signal BIWDATA to the slave control circuits 571 . 572 . 573 created. The slave control circuits 571 . 572 . 573 transmit data to and from the slave units 541 . 542 . 543 , The slave control circuits 571 . 572 . 573 each lead a signal BIRDATAn a multiplexer (MUX) 580 to, and a selected one of the signals BIRDATAn is sent as a signal BIRDATA to the master units 510 . 520 . 530 created.

8 zeigt ein detailliertes Blockschaltbild eines weiteren Ausführungsbeispiels der erfindungsgemäßen Busarchitektur aus 5. Wie aus 8 ersichtlich ist, umfasst die Arbitrierungseinheit 250 eine Masterschnittstelle 252 und eine SDRAM-Steuerschnittstelle 254. Die Masterschnittstelle 252 interagiert mit den Mastereinheiten 210, 220, 230 und einem Multiplexer 260 auf die gleiche Weise wie oben im Zusammenhang mit 7 beschrieben. Die SDRAM-Steuerschnittstelle 254 führt einer SDRAM-Steuerschaltung 270 Signale BIREQD, BIADDR, BIBA, BIBE, BIRCONT und BICCONT zu und empfängt Signale BIREADYD und BICONFIRMD von der SDRAM-Steuerschaltung 270. Die SDRAM-Steuerschaltung 270 empfängt das Signal BIWDATA von der vom Multiplexer 260 ausgewählten Mastereinheit 210, 220, 230 und führt der ausgewählten der Mastereinheiten 210, 220, 230 das Signal BIRDATA zu. Die SDRAM-Steuerschaltung 270 führt einem SDRAM 240 Signale NDCS, NRAS, NCAS, NDWE, BA und ADDR zu und erhält Daten vom SDRAM 240 zurück. Im dargestellten Ausführungsbeispiel umfasst das SDRAM 240 eine oder mehrere Speicherbänke, die mit Bezugszeichen 241, 242, 243 und 244 bezeichnet sind. 8th shows a detailed block diagram of another embodiment of the bus architecture according to the invention 5 , How out 8th The arbitration unit comprises 250 a master interface 252 and an SDRAM control interface 254 , The master interface 252 interacts with the master units 210 . 220 . 230 and a multiplexer 260 in the same way as above related 7 described. The SDRAM control interface 254 performs an SDRAM control circuit 270 Signals BIREQD, BIADDR, BIBA, BIBE, BIRCONT and BICCONT to and receives signals BIREADYD and BICONFIRMD from the SDRAM control circuit 270 , The SDRAM control circuit 270 receives the signal BIWDATA from that of the multiplexer 260 selected master unit 210 . 220 . 230 and guides the selected one of the master units 210 . 220 . 230 the signal BIRDATA too. The SDRAM control circuit 270 performs an SDRAM 240 Signals NDCS, NRAS, NCAS, NDWE, BA and ADDR and receives data from the SDRAM 240 back. In the illustrated embodiment, the SDRAM includes 240 one or more memory banks, denoted by reference numerals 241 . 242 . 243 and 244 are designated.

9 zeigt ein beispielhaftes Zeitablaufdiagramm der erfindungsgemäßen Busarchitektur. Wie aus 9 ersichtlich ist, ist eine Mastereinheit in der Lage, Informationen früh zu übertragen, da die Arbitrierungseinheit durch das Pseudozuteilungssignal eine frühe Übertragung erlaubt. Die Arbitrierungseinheit kann eine Slaveeinheit über die Signale RAS1 und CAS1 auffordern, sich auf eine Datenübertragung vorzubereiten, da die Arbitrierungseinheit die Informationen der Ziel-Slaveeinheit früh empfangen kann. 9 shows an exemplary timing diagram of the bus architecture according to the invention. How out 9 As can be seen, a master unit is able to transmit information early because the arbitration unit allows early transmission through the pseudo allocation signal. The arbitration A slave unit may request via the signals RAS1 and CAS1 to prepare for data transmission since the arbitration unit may receive the information of the destination slave unit early.

10 zeigt ein Blockschaltbild eines Ausführungsbeispiels der Masterschnittstelle aus 7 oder 8. Wie aus 10 ersichtlich ist, umfasst die Masterschnittstelle 252, 552 Synchronisiereinheiten 1001, 1002, 1003, die jeweils das Signal HBUSREQ von einer Mastereinheit empfangen und das Signal HGRANT ausgeben. Zudem umfasst die Masterschnitt stelle 252, 552 Multiplexer (MUX) 1005, 1006, 1008, die das Signal BIREADYD empfangen, das anzeigt, dass die Ziel-Slaveeinheiten bereit sind, Daten zu übertragen, und eines oder mehrere Signale HREADY ausgeben. Wie aus 10 ersichtlich ist, braucht die Masterschnittstelle 252, 552 keine Arbitrierungslogik umfassen. 10 shows a block diagram of an embodiment of the master interface 7 or 8th , How out 10 is apparent, includes the master interface 252 . 552 synchronizers 1001 . 1002 . 1003 each receiving the signal HBUSREQ from a master unit and outputting the signal HGRANT. In addition, the master section includes 252 . 552 Multiplexer (MUX) 1005 . 1006 . 1008 receiving the signal BIREADYD indicating that the target slave units are ready to transmit data and outputting one or more HREADY signals. How out 10 can be seen, needs the master interface 252 . 552 do not include arbitration logic.

11 zeigt ein Flussdiagramm eines erfindungsgemäßen Arbitrierungsverfahrens. Wie aus Schritt S310 ersichtlich ist, bestimmt die Arbitrierungseinheit, ob wenigstens eine Mastereinheit einen Buszugriff anfordert. Wenn nicht, dann bleibt die Arbitrierungseinheit in einer Halteschleife. Bejahendenfalls sendet die Arbitrierungseinheit das Signal HGRANT an alle anfordernden Mastereinheiten im Schritt S320. Im Schritt S330 empfängt die Arbitrierungseinheit Treiberinformationen von allen anfordernden Mastereinheiten. Im Schritt S340 wird durch die Arbitrierungseinheit basierend auf den Bustreiberinformationen und den Statusinformationen der Ziel-Slaveeinheit eine bestimmte Mastereinheit ausgewählt. 11 shows a flowchart of an arbitration method according to the invention. As can be seen from step S310, the arbitration unit determines whether at least one master unit is requesting bus access. If not, then the arbitration unit remains in a holding loop. If yes, the arbitration unit sends the signal HGRANT to all requesting master units in step S320. In step S330, the arbitration unit receives driver information from all requesting master units. In step S340, a particular master unit is selected by the arbitration unit based on the bus driver information and the status information of the destination slave unit.

Im Schritt S350 fordert die Arbitrierungseinheit die Ziel-Slaveeinheit, auf die von der ausgewählten Mastereinheit zugegriffen wird, zur Vorbereitung einer Datenübertragung auf, um die mit der Ziel-Slaveeinheit verbundenen Latenzen unabhängig von der Busverfügbarkeit zu reduzieren. Im Schritt S360 sendet die Slavesteuerschaltung das Befehlssignal zur Ziel-Slaveeinheit. Das in 11 dargestellte Flussdiagramm zeigt eine erste Stufe des erfindungsgemäßen Verfahrens.In step S350, the arbitration unit requests the destination slave unit accessed by the selected master unit to prepare for data transmission in order to reduce the latencies associated with the destination slave unit, regardless of bus availability. In step S360, the slave control circuit sends the command signal to the destination slave unit. This in 11 The flowchart shown shows a first stage of the method according to the invention.

12 zeigt ein Flussdiagramm einer zweiten Stufe des erfindungsgemäßen Arbitrierungsverfahrens, in der die Arbitrierungseinheit im Schritt S410 bestimmt, ob irgendeine Ziel-Slaveeinheit die Vorbereitungen zur Datenübertragung abgeschlossen hat. Wenn nicht, dann verbleibt die Arbitrierungseinheit in einer Halteschleife. Bejahendenfalls bestimmt die Arbitrierungseinheit im Schritt S420, ob der Bus verfügbar ist. Ist der Bus nicht verfügbar, dann verbleibt die Arbitrierungseinheit in einer Halte schleife. Ist der Bus verfügbar, dann wählt die Arbitrierungseinheit im Schritt S430 eine der anfordernden Mastereinheiten aus, die einen Zugriff auf Ziel-Slaveeinheiten anstreben, die die Vorbereitungen zur Datenübertragung abgeschlossen haben. Im Schritt S440 werden Daten zwischen der ausgewählten Bus-Mastereinheit und der zugeordneten Ziel-Slaveeinheit übertragen und der Vorgang beginnt von neuem. 12 FIG. 12 shows a flowchart of a second stage of the arbitration method according to the invention, in which the arbitration unit determines in step S410 whether any target slave unit has completed preparations for data transmission. If not, then the arbitration unit remains in a holding loop. If yes, the arbitration unit determines in step S420 whether the bus is available. If the bus is not available, then the arbitration unit remains in a holding loop. If the bus is available, then in step S430 the arbitration unit selects one of the requesting master units that are seeking access to target slave units that have completed the preparations for data transfer. In step S440, data is transferred between the selected bus master unit and the associated destination slave unit, and the process starts again.

Wie oben beschrieben ist, modifizieren die erfindungsgemäßen Ausführungsbeispiele die herkömmliche Reihenfolge der Arbitrierungssignale. Insbesondere geht bei den erfindungsgemäßen Ausführungsbeispielen das Pseudozuteilungssignal der Arbitrierung voran. Zudem geht bei den erfindungsgemäßen Ausführungsbeispielen eine Informationsübertragung der Arbitrierung voraus, so dass die darin enthaltenen Informationen bei der Arbitrierungsentscheidung berücksichtigt werden können. Die erfindungsgemäßen Ausführungsbeispiele reduzieren oder eliminieren die Wartezeit T und/oder ermöglichen durch die zusätzlich verfügbaren Informationen eine bessere Arbitrierungsentscheidung.As described above, modify the embodiments of the invention the conventional one Order of arbitration signals. In particular, goes at the inventive embodiments precedes the pseudo-arbitration signal of the arbitration. In addition, contributes the embodiments of the invention an information transfer precede the arbitration, so that the information contained therein can be taken into account in the arbitration decision. The inventive embodiments reduce or eliminate the waiting time T and / or allow through the addition available Information a better arbitration decision.

Claims

Arbitration unit for a system with requesting master units, characterized in that the arbitration unit ( 140 ) a pseudo allocation signal (HGRANTN) for all requesting master units ( 110 . 120 . 130 ) and receive scheduling information (HADDRN) from all requesting master units in response to the pseudo-arbitration signal.

Arbitration unit according to claim 1, characterized in that that they are based on the settlement information from the requesting Master units performs an arbitration.

Arbitration unit according to claim 1 or 2, characterized by a master interface ( 552 ) for generating the dummy allocation signal for the requesting master units, receiving the scheduling information from the requesting master units in response to the dummy allocation signal, and generating a ready signal (HREADYN) for a selected one of the requesting master units.

Arbitration unit according to claim 3, characterized in that the master interface ( 552 ) at least one generator ( 1001 . 1002 . 1003 ) which generates the pseudo-allocation signals from at least one request signal (HBUSREQ1, HBUSREQ2, HBUSREQ3) of the requesting master units.

Arbitration unit according to claim 3 or 4, characterized in that the master interface ( 552 ) comprises at least one circuit, the one Target slave enable signal from at least one slave unit ( 541 . 542 . 543 ) is converted to a data transfer ready signal for a selected one of the requesting master units.

Arbitration unit according to one of claims 3 to 5, characterized in that the finished signal to a data transmission refers.

Arbitration unit according to one of claims 3 to 5, characterized in that the finished signal bus availability displays.

Arbitration unit according to one of Claims 1 to 7, characterized by a control interface ( 254 . 554 ) for requesting at least one slave unit ( 541 . 542 . 543 ) to prepare for data transmission in response to the destination information from the selected one of the requesting master units.

Arbitration unit according to Claim 8, characterized in that the control interface has a slave control interface ( 554 ), which is provided with at least one slave control circuit ( 571 . 572 . 573 ) in at least one slave unit ( 541 . 542 . 543 ) interacts.

Arbitration unit according to Claim 9, characterized in that each slave control circuit ( 571 . 572 . 573 ) at least one slave storage unit ( 541 . 542 . 543 ) controls.

Arbitration unit according to one of Claims 8 to 10, characterized in that the control interface has an SDRAM control interface ( 254 ) which is connected to at least one SDRAM control circuit ( 270 ) in at least one slave unit ( 240 ) interacts.

Arbitration unit according to claim 11, characterized in that each SDRAM control circuit ( 270 ) at least one SDRAM memory bank ( 241 . 242 . 243 . 244 ) controls.

Arbitration unit according to one of claims 1 to 12, characterized in that requirements of the requesting Master units synchronized with a system clock signal (HCLK) are.

Bus system with - at least one master unit ( 110 . 120 . 130 ), which generates a request, and - an arbitration unit ( 140 ) according to one of claims 1 to 13 for receiving the request from the at least one master unit, - wherein the arbitration unit ( 140 ) generates the pseudo-allocation signal in response to the request from at least one master unit, - the at least one master unit ( 110 . 120 . 130 ) transmits target information to the arbitration unit in response to the pseudo-arbitration signal, and - at least one slave unit ( 541 . 542 . 543 ) is prepared for data transmission in response to the destination information from the at least one master unit.

Bus system according to claim 14, characterized in that the at least one slave unit ( 541 . 542 . 543 ) completes the preparations for the data transmission and the data is transmitted between one of the at least one master unit and one of the at least one slave unit.

Bus system according to Claim 14 or 15, characterized in that all requesting master units receive the pseudo-allocation signal from the arbitration unit (16). 140 ) received.

Bus system according to one of Claims 14 to 16, characterized that the pseudo-allocation signal from the arbitration unit and synchronizes the destination information from the at least one master unit are.

Method for carrying out an arbitration in A bus system according to any one of claims 14 to 17, with following steps: - Produce a pseudo-allocation signal (HGRANTN) in response to a request and - receive of target information (HADDRN) in response to the pseudorandom signal.

Method according to claim 18, characterized the arbitration is performed based on the destination information.

Method according to claim 18 or 19, characterized that a data transfer in Response to the destination information.

Method according to one of claims 18 to 20, characterized in that the request and the destination information from a plurality of master units ( 110 . 120 . 130 ) come.

Method according to claim 20 or 21, characterized that the preparations for data transmission are completed and the data transfer carried out becomes.

Method according to claim 22, characterized in that that creating, receiving, providing and preparing a forming the first stage and completing and transferring a second stage form and the two stages occur simultaneously.

A method according to claim 22 or 23, characterized in that the closing and Transmitting the data a determination of whether an associated bus is available and a selection of one of the requesting master units.

Method according to one of claims 18 to 24, characterized that the pseudorandom signal in response to all requests is produced.

Method according to claim 18 or 19, characterized that a preparation for a data transfer is requested in response to the destination information.

Method according to one of claims 18 to 26, characterized that the requests are synchronized with a system clock signal (HCLK) become.

Method according to one of Claims 18 to 27, characterized that the method is implemented in software or hardware.