DE102004021633A1 - Verfahren zum Verbinden eines Halbleiterchips mit einem Chipträger und Anordnung mit einem Halbleiterchip und einem Chipträger - Google Patents

Verfahren zum Verbinden eines Halbleiterchips mit einem Chipträger und Anordnung mit einem Halbleiterchip und einem Chipträger Download PDF

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Abstract

Die Erfindung betrifft ein Verfahren zum Verbinden eines Halbleiterchips (1) mit einem Chipträger (2), wobei der Chipträger (2) im Bereich der Verbindung einen konkav geformten Abschnitt (2b) aufweist.

Description

  • Die Erfindung betrifft ein Verfahren zum Verbinden eines Halbleiterchips mit einem Chipträger.
  • Bei einem derartigen Verfahren werden ein Chipträger und ein Halbleiterchip beispielsweise durch Löten oder Verkleben fest miteinander verbunden. Hierzu wird beim Löten das Lot in Drahtform auf den heißen Chipträger gebracht und dann der Chip in das flüssige Lot abgelegt. Beim Kleben wird zunächst der flüssige Kleber auf den Chipträger dispensiert und dann der Chip in den flüssigen Kleber abgelegt.
  • Die mit diesen Verfahren hergestellten Verbindungen weisen den Nachteil auf, dass sich infolge des Chip-Ablegens in ein flüssiges Verbindungsmittel Hohlräume und Verdickungen in den Verbindungsschichten ausbilden können. Insbesondere bei großflächigen Verbindungen sind die Verbindungsmittel als verhältnismäßig dicke Schichten ausgebildet, um Oberflächenwelligkeiten der zu verbindenden Materialien auszugleichen.
  • Das Auftreten derartiger Hohlräume und dicke Verbindungsschichten weisen den Nachteil auf, dass die in dem Halbleiterchip anfallende Verlustwärme nur schlecht über den Chipträger abgeführt wird. Die Wärmeabfuhr ist umso schlechter, je großflächiger derartige Hohlräume und je dicker derartige Verbindungsschichten ausgebildet sind.
  • Diese Problematik ist um so stärker ausgeprägt, je großflächiger der Halbleiterchip ausgebildet ist, weil die Wahrscheinlichkeit für das Auftreten von Hohlräumen bzw. von verdickten Verbindungsschichten mit zunehmender Chipfläche ansteigt.
    •
  • Es ist daher die Aufgabe der vorliegenden Erfindung, ein Verfahren bereitzustellen, mit dem auch großflächige Halbleiterchips ohne das Auftreten von Hohlräumen bei Verwendung dünner Verbindungsschichten mit einem Chipträger verbunden werden können, und eine Bauelementanordnung mit einem Halbleiterchip und einem mit dem Halbleiterchip verbundenen Chipträger zur Verfügung zu stellen, bei dem bei Verwendung eines dünnen Verbindungsmittels keine Hohlräume vorhanden sind.
  • Diese Aufgabe wird mit einem Verfahren gemäß Anspruch 1 und einer Bauelementanordnung gemäß Anspruch 17 gelöst. Vorteilhafte Ausführungsformen und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen. Bei dem Verfahren ist vorgesehen, einen Halbleiterchip mit einer ersten Verbindungsfläche zur Verfügung zu stellen, einen Chipträger mit einer zweiten Verbindungsfläche, in der ein konkav geformter Abschnitt ausgebildet ist, zur Verfügung zu stellen, ein Verbindungsmittel auf die erste und/oder zweite Verbindungsfläche aufzubringen, den Halbleiterchip derart zu positionieren, dass die erste Verbindungsfläche und der konkav geformte Abschnitt der zweiten Verbindungsfläche einander gegenüberliegen, und den Halbleiterchip an den Chipträger anzupressen.
  • Das Verbindungsmittel ist vor dem Verbinden des Halbleiterchips mit dem Chipträger bevorzugt auf die erste Verbindungsfläche des Halbleiterchips aufgebracht.
  • Das Verbindungsmittel ist bevorzugt als Lot oder als elektrisch leitender oder elektrisch isolierender Kleber ausgebildet. Im Falle eines Lotes wird der Chipträger vor dem Anpressen des Halbleiterchips auf eine Temperatur aufgeheizt, die höher ist, als der Schmelzpunkt des auf die erste und/oder zweite Verbindungsfläche aufgebrachten Lotes.
  • Beim anschließenden Anpressen des Halbleiterchips an den Chipträger, das beispielsweise mittels eines Anpresswerkzeugs erfolgt, schmilzt das Lot, da es mit dem aufgeheizten Chipträger in thermischen Kontakt kommt. Das Lot ist vorzugsweise ein Diffusionslot oder ein eutektisches Lot, das sich in geschmolzenem Zustand mit dem metallischen Chipträger verbindet, wobei nach dem Erstarren des Lotes eine höher schmelzende metallische Verbindung entsteht wodurch der Halbleiterchip und der Chipträger fest verbunden werden. Voraussetzung hierfür ist, dass der Chipträger zuvor nicht über den Schmelzpunkt der höher schmelzenden Verbindung aufgeheizt wurde.
  • Ist die Verbindungsschicht als Kleber ausgebildet, so ist es nicht erforderlich, den Chipträger vor dem Anpressen des Halbleiterchips an den Chipträger aufzuheizen. Die Verbindung bleibt nach dem Entfernen des Anpresswerkzeugs durch die Wirkung des Klebers erhalten.
  • Um eine dauerhafte Verbindung zwischen dem Halbleiterchip und dem Chipträger zu erreichen, wird die Anordnung aus Halbleiterchip, Chipträger und der dazwischen liegenden Verbindungsschicht für eine Zeit von bevorzugt 30 Minuten bis 60 Minuten auf eine Temperatur von vorzugsweise zwischen 150°C und 200°C aufgeheizt, so dass der elektrisch leitende Kleber aushärtet.
  • Die erfindungsgemäße Bauelementanordnung umfasst einen Halbleiterchip und einen Chipträger mit einem zwischen dem Halbleiterchip und dem Chipträger angeordneten Verbindungsmittel. Der Halbleiterchip ist dabei an einer Position des Chipträgers angeordnet, an der dieser einen konkav geformten Abschnitt aufweist.
    •
  • Die Erfindung wird nachfolgend anhand von bevorzugten Ausführungsbeispielen dargestellt und in Zeichnungen näher beschrieben. Es zeigen:
  • 1 einen Ausschnitt eines Chipträgers im Querschnitt,
  • 2 den Ausschnitt des Chipträgers gemäß 1, während eines Planarisierungsschrittes,
  • 3 einen Ausschnitt eines planarisierten Chipträgers, während eines Prägeschrittes zur Erzeugung eines konkav geformten Abschnittes im Querschnitt,
  • 4 einen mit einem Verbindungsmittel versehenen Halbleiterchip, der im Bereich des konkav geformten Abschnitts des Chipträgers gemäß 3 positioniert wird im Querschnitt,
  • 5 einen Verfahrensschritt, bei dem der gemäß 4 positionierte Halbleiterchip mittels eines Anpresswerkzeuges formschlüssig in den konkav geformten Abschnitt des Chipträgers gepresst wird,
  • 6 einen mit dem Chipträger gemäß dem erfindungsgemäßen Verfahren verbundenen Halbleiterchip,
  • 7 einen Ausschnitt eines einen konkav geformten Abschnitt aufweisenden Chipträgers in perspektivischer Darstellung,
  • 8 einen Querschnitt durch einen Chipträger gemäß 7,
  • 9 einen weiteren Querschnitt durch einen Chipträger gemäß 7, und
  • 10 einen Chipträger gemäß 7, bei dem sich der konkav geformte Abschnitt über die gesamte zweite Verbindungsfläche erstreckt in perspektivischer Darstellung.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.
  • Einen Ausgangspunkt des erfindungsgemäßen Verfahrens bildet die Bereitstellung eines Chipträgers, der im Bereich einer Verbindungsfläche einen konkav geformten Abschnitt aufweist. Ein mögliches Vorgehen zur Erzeugung eines solchen Chipträgers mit einem konkav geformten Abschnitt wird nachfolgend anhand der 1 bis 3 erläutert.
  • 1 zeigt einen Chipträger 2, der eine Verbindungsfläche 2a aufweist, an der der Chipträger 2 mit einem Halbleiterchip verbunden werden soll. Der Chipträger 2, besteht bevorzugt aus Metall.
  • 2 veranschaulicht einen optionalen Planarisierschritt, bei dem die Verbindungsfläche 2a des Chipträgers 2 mittels eines Stempels 4 planarisiert wird, um eine möglicherweise vorhandene Welligkeit bzw. Rauhigkeit der zweiten Verbindungsfläche 2a des Chipträgers 2 zu reduzieren. Die verbleibende Restwelligkeit der zweiten Verbindungsfläche 2a nach dem Planarisieren beträgt vorzugsweise weniger als 30 μm, und die verbleibende Restrauhigkeit weniger als 2 μm. Anstelle der Planarisierung mittels eines Stempels 4 oder zusätzlich zu einer solchen Planarisierung ist es auch möglich, den Chipträger mittels eines Schleif- und/oder Polierschrittes zu planarisieren.
  • Anschließend wird, wie in 3 dargestellt, auf der zweiten Verbindungsfläche 2a des Chipträgers 2, beispielsweise mittels eines Prägestempels 5, der konkav geformte Abschnitt 2b erzeugt. Der Prägestempel 5 kann dabei so geformt sein, dass zwischen dem konkav geformten Abschnitt 2b und dem sich daran anschließenden Bereich der zweiten Verbindungsfläche 2a ein möglichst gleichmäßig verlaufender Übergang entsteht. Der Prägestempel 5 ist bevorzugt so beschaffen, dass die zweite Verbindungsfläche 2a im Bereich des konkav geformten Abschnitts 2b eine Welligkeit und eine Rauhigkeit von kleiner als 2 μm aufweist. Insbesondere ist darauf zu achten, dass bei der Herstellung des konkav geformten Abschnittes keine Grate, keine überhöhten Randanstiege und dergleichen auftreten. Anstelle eines Prägestempels 5 kann der konkav geformte Abschnitt 2b auch beispielsweise durch Schleifen, Ätzen oder beliebige andere formgebende Verfahren hergestellt werden.
  • 4 zeigt das Ergebnis eines darauf folgenden Verfahrensschrittes, bei dem ein Halbleiterchip 1, auf dessen erste Verbindungsfläche 1a ein Verbindungsmittel 3 aufgebracht ist, dem konkav geformten Abschnitt 2b gegenüberliegend positioniert wird. Dabei sind die erste Verbindungsfläche 1a des Halbleiterchips 1 und die zweite Verbindungsfläche 2b des Chipträgers 2 einander zugewandt. Infolge der Wölbung des konkav geformten Abschnitts 2b liegt der Halbleiterchip 1, dessen erste Verbindungsfläche 1a bevorzugt eben ausgebildet ist, an zumindest einer Kante und/oder Ecke im Bereich des konkav geformten Abschnitts 2b der Verbindungsfläche 2a des Chipträger 2 auf.
  • Bei dem darauf folgenden Verfahrensschritt wird der Halbleiterchip 1, wie in 5 dargestellt, mittels der Vorderseite 6a eines Anpresswerkzeugs 6 so an den Chipträger 2 angepresst, so dass sich der Halbleiterchip 1 geringfügig verbiegt und die erste Verbindungsfläche 1a, das Verbindungsmittel 3 und die zweite Verbindungsfläche 2a formschlüssig aneinander anliegen. Die Vorderseite 6a des Anpresswerkzeugs 6 erzeugt bevorzugt einen gleichmäßigen Druck auf den Halbleiterchip 1. Dabei ist es vorteilhaft, wenn die Vorderseite 6a vollflächig auf den Halbleiterchip 1 drückt. Bevorzugt überragt die Vorderseite 6a den Halbleiterchip 1 deshalb in jeder seitlichen Richtung. Das Anpresswerkzeug 6 kann im Bereich seiner Vorderseite 6a starr ausgebildet sein und beispielsweise aus Metall, Keramik, Kunststoff oder einer Kombination dieser Materialien bestehen. Alternativ dazu ist vorgesehen, das Anpresswerkzeug 6 an seiner Vorderseite 6a aus einem flexiblen Material, beispielsweise einem Polymer, zu bilden. Durch die Verwendung eines flexiblen Materials wird beim Anpressen des Halbleiterchips 1 an den Chipträger 2 eine besonders gleichmäßige Druckverteilung erreicht.
  • Während des Anpressvorgangs berührt der Halbleiterchip 1 die zweite Verbindungsfläche 2a im Bereich des konkav geformten Abschnitts 2b zunächst im Bereich zumindest einer seiner Kanten und/oder Ecken. Dadurch wird der Halbleiterchip 1 gegenüber dem Chipträger 2 fixiert. Des weiteren bildet sich durch die Wirkung des Verbindungsmittels 3 an diesen Kanten bzw. Ecken eine Verbindung zwischen dem Halbleiterchip 1 und dem Chipträger 2 an aus.
  • Handelt es sich bei dem Verbindungsmittel 3 beispielsweise um ein Lot, das beim Kontakt mit dem zum Aufschmelzen des Lotes aufgeheizten Chipträger 2 schmilzt und anschließend sofort erstarrt, entsteht auf diese Weise im Bereich dieser Ecken bzw. Kanten eine Abdichtung, die ein Abfließen von Lot, das während des weiteren Prägevorgangs aufgeschmolzen wird, in diesen Richtungen verhindert. Entsprechende Überlegungen gelten auch für die Verwendung eines Klebers als Verbindungsmittel 3.
  • Des weiteren fließt flüssiges Lot infolge seiner Oberflächenspannung in den schmalen Spalt, der sich beim Anpressen des Halbleiterchips 1 zwischen diesem und dem Chipträger 2 ausbildet, so dass es zur Verbindung des Halbleiterchips 1 und des Chipträgers 2 zur Verfügung steht.
  • Infolge des konkav geformten Abschnitts 2b wird so ein seitliches Herausfließen oder Herausdrücken des Verbindungsmittels 3 aus dem Zwischenbereich zwischen dem Halbleiterchip 1 und dem Chipträger 2 zumindest in bestimmten Richtungen bis zu einem gewissen Grad verhindert. Dadurch steht ein größerer Teil des Verbindungsmittels 3 zur Herstellung der Verbindung zwischen dem Halbleiterchip 1 und dem Chipträger 2 zur Verfügung.
  • Wegen der gleichzeitig sehr geringen Welligkeit bzw. Rauhigkeit des konkav geformten Abschnitts 2b von vorzugsweise jeweils kleiner als 2 μm entstehen keine oder zumindest weniger bzw. kleinere Lufteinschlüsse zwischen dem Halbleiterchip 1 und dem Chipträger 2. Die Verbindung zwischen dem Halbleiterchip 1 und dem Chipträger 2 ist damit weitestgehend geschlossen ausgebildet und weist eine hohe mechanische Festigkeit sowie einen sehr geringen Wärmeübergangswiderstand auf.
  • Nach dem Entfernen des Anpresswerkzeugs 6 sind der Halbleiterchip 1, das Verbindungsmittel 3 sowie der Chipträger 2 formschlüssig miteinander verbunden, wie dies in 6 gezeigt ist. Falls ein Kleber als Verbindungsmittel 3 verwendet wird, wird dieser bevorzugt noch in einem darauffolgenden Temperschritt gehärtet. Dazu wird die in 6 gezeigte Anordnung aus Chipträger 2, Verbindungsmittel 3 und Halbleiterchip 1 für einen Zeitraum von typischerweise 30 Minuten bis 60 Minuten auf eine Temperatur zwischen 150°C und 200°C erwärmt. Nach dem Tempern ist der Kleber ausgehärtet, so dass eine dauerfeste Verbindung vorliegt.
  • 7 zeigt einen Ausschnitt eines mit einem konkav geformten Abschnitt 2b versehenen Chipträgers 2 in perspektivischer Ansicht. Der konkav geformte Abschnitt 2b weist die Form eines Abschnitts eines Zylindermantels auf. Grundsätzlich kann der konkave Abschnitt 2b der zweiten Verbindungsfläche 2a auch andere Formen, beispielsweise die eines Abschnitts einer Kugelschale, aufweisen.
  • Einen Querschnitt durch die in 7 dargestellte Ebene A-A' zeigt 8. Der konkav geformte Abschnitt 2b weist in dieser Ansicht einen Krümmungsradius r, der dem Krümmungsradius des Zylindermantels entspricht und bevorzugt zwischen 10 mm und 1000 mm beträgt. Des weiteren weist der konkav geformte Abschnitt 2b eine Breite b auf, sowie eine maximale Tiefe h, gemessen in Bezug auf die an den konkav geformten Abschnitt 2b angrenzenden Bereiche der zweiten Verbindungsfläche 2a. Bevorzugte Werte für die Breite b betragen zwischen 1 mm und 10 mm, für die maximale Tiefe a zwischen 10 μm und 20 μm.
  • In 9 ist ein Schnitt durch die in den 7 und 8 gezeigte Ebene B-B' im Bereich der maximalen Tiefe h dargestellt. Der konkav geformte Abschnitt 2b weist eine Länge 1 auf. Der konkav geformte Abschnitt 2b ist in dieser Ansicht nicht gekrümmt. Bevorzugte Werte für die Länge 1 liegen zwischen 1 mm und 10 mm.
  • 10 zeigt einen Chipträger 2 gemäß 7, wobei sich der konkav geformte Abschnitt 2b über die gesamte zweite Verbindungsfläche 2a erstreckt. Optional ist es auch vorgesehen, dass sich der konkav geformte Abschnitt 2b nur über die gesamte Breite b, jedoch nicht über die gesamte Länge 1 oder umgekehrt nur über die gesamte Länge 1, jedoch nicht über die gesamte Breite b des Chipträgers 2 erstreckt.
  • Mit dem beschriebenen erfindungsgemäßen Verfahren ist es möglich, einen oder in entsprechender Weise mehrere Halbleiterchips mit einem Chipträger zu verbinden. Dabei können verschiedene Halbleiterchips auf derselben oder auf unterschiedlichen, beispielsweise einander gegenüberliegenden Seiten des Chipträgers angeordnet sein.
  • Bei der Erläuterung des erfindungsgemäßen Verfahrens anhand der Figuren wurde von einem Aufbringen des Verbindungsmittels auf den Halbleiterchip vor dem Verbinden von Halbleiterchip 1 und Chipträger 2 ausgegangen. Es versteht sich, dass das Verbindungsmittel auch auf den konkaven Abschnitt 2b des Chipträgers 2 alternativ zu dem Aufbringen des Verbindungsmittels auf die Verbindungsfläche 1a des Halbleiterchips oder zusätzlich zum Aufbringen eines Verbindungsmittels auf die Verbindungsfläche 1a des Halbleiterchips aufgebracht werden kann.
  • Die anhand der in den 2 und 3 beschriebenen Verfahrensschritte des optionalen Planarisierens und des Erzeugens eines konkaven Abschnitts des Chipträgers können auch bei der Herstellung von Chipträgern angewandt werden.
    • 1
    Halbleiterchip
    1a
    erste Verbindungsfläche
    2
    Chipträger
    2a
    zweite Verbindungsfläche
    2b
    konkav geformter Abschnitt
    3
    Verbindungsmittel
    4
    Planarisierstempel
    5
    Prägestempel
    6
    Anpresswerkzeug
    6a
    Vorderseite des Anpresswerkzeugs
    b
    Breite des konkav geformten Abschnitts
    l
    Länge des konkav geformten Abschnitts
    h
    maximale Tiefe des konkav geformtes Abschnitts
    r
    Krümmungsradius

Claims (20)

  1. Verfahren zum Verbinden eines Halbleiterchips (1), der eine erste Verbindungsfläche (1a) aufweist, mit einem Chipträger (2), der eine zweite Verbindungsfläche (2a) aufweist, wobei das Verfahren folgende Verfahrensschritte umfasst: – Bereitstellen des Chipträgers mit einem in der zweiten Verbindungsfläche (2a) ausgebildeten konkav geformten Abschnitt (2b), – Aufbringen eines Verbindungsmittels auf die erste Verbindungsfläche (1a) des Halbleiterchips (1) und/oder den konkav geformten Abschnitt (2b) der zweiten Verbindungsfläche, – Positionieren des Halbleiterchips (1) derart, dass die erste Verbindungsfläche (1a) und der konkav geformte Abschnitt (2b) der zweiten Verbindungsfläche (2a) einander gegenüber liegen, – Anpressen des Halbleiterchips (1) an den Chipträger (2) derart, dass durch das Verbindungsmittel eine formschlüssige Verbindung zwischen der ersten Kontaktfläche (1a) und dem konkaven Abschnitt der zweiten Kontaktfläche (2a) entsteht.
  2. Verfahren nach Anspruch 1, bei dem das Bereitstellen des Chipträgers (2) das Erzeugen des konkav geformten Abschnitts (2b) mittels eines Prägestempels (5) umfasst.
  3. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Anpressen des Halbleiterchips (1) an den Chipträger (2) mittels eines Anpresswerkzeuges (6) erfolgt, das so ausgebildet ist, dass seine Vorderseite (6a) bei einem formschlüssig an den Chipträger (2) gepressten Halbleiterchip (1) ebenfalls formschlüssig am Halbleiterchip (1) anliegt.
  4. Verfahren nach Anspruch 3, bei dem das Anpresswerkzeug (6) zumindest im Bereich seiner Vorderseite (6a) starr ausgebildet ist.
  5. Verfahren nach Anspruch 4, bei dem das Anpresswerkzeug (6) aus Metall, Keramik oder Kunststoff gebildet ist.
  6. Verfahren nach Anspruch 3, bei dem das Anpresswerkzeug (6) zumindest im Bereich seiner Vorderseite (6a) flexibel ausgebildet ist.
  7. Verfahren nach Anspruch 6, bei dem das Anpresswerkzeug (6) aus einem Polymer gebildet ist.
  8. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der konkav geformte Abschnitt (2b) die Form eines Abschnitts eines Zylindermantels oder eines Abschnitts einer Kugelschale aufweist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der konkav geformte Abschnitt (2b) zumindest in einer Richtung einen Krümmungsradius von wenigstens 10 mm aufweist.
  10. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der konkav geformte Abschnitt (2b) eine Oberflächenwelligkeit von weniger als 2 μm und eine Oberflächenrauhigkeit von weniger als 2 μm aufweist.
  11. Verfahren nach einem der vorhergehenden Ansprüche, bei dem der Halbleiterchip (1) in jeder lateralen Richtung vollständig im Bereich des konkav geformten Abschnitts (2b) angeordnet wird.
  12. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das Verbindungsmittel (3) ein Lot ist.
  13. Verfahren nach Anspruch 12, bei dem der Chipträger (2) vor dem Anpressen des Halbleiterchips (1) an den Chipträger (2) auf eine Temperatur aufgeheizt wird, die höher ist als der Schmelzpunkt des Lotes.
  14. Verfahren nach Anspruch 13, bei dem der Chipträger (2) nach dem Anpressen des Halbleiterchips (1) an den Chipträger (2) auf eine Temperatur aufgeheizt wird, die höher ist als der Schmelzpunkt des Lotes.
  15. Verfahren nach einem der Ansprüche 1 bis 11, bei dem das Verbindungsmittel (3) als elektrisch leitender oder elektrisch isolierender Kleber ausgebildet ist.
  16. Verfahren nach Anspruch 15, mit einem weiteren Verfahrensschritt, bei dem der Halbleiterchip (1), der Chipträger (2) sowie das Verbindungsmittel (3) nach dem Anpressen des Halbleiterchips (1) an den Chipträger (2) für eine Zeit zwischen 30 Minuten und 60 Minuten auf eine Temperatur zwischen 150°C und 200°C aufgeheizt werden.
  17. Bauelementanordnung mit einem Halbleiterchip (1), der eine erste Verbindungsfläche (1a) aufweist, mit einem Chipträger (2), der eine zweite Verbindungsfläche (2a) aufweist, und mit einem zwischen der ersten Verbindungsfläche (1a) und der zweiten Verbindungsfläche (2a) angeordneten Verbindungsmittel, wobei die zweite Verbindungsfläche (2a) des Chipträgers (2) im Bereich des Halbleiterchips (1) einen konkav geformten Abschnitt aufweist.
  18. Bauelementanordnung nach Anspruch 17, bei der das Verbindungsmittel (3) als Lot oder als elektrisch leitender oder elektrisch isolierender Kleber ausgebildet ist.
  19. Bauelementanordnung nach Anspruch 17 oder 18, bei dem der konkav geformte Abschnitt die Form eines Abschnittes eines Zylindermantels oder eines Abschnittes einer Kugelschale aufweist.
  20. Verfahren nach einem der vorhergehenden Ansprüche, bei sich der konkav geformte Abschnitt (2b) über die gesamte zweite Verbindungsfläche (2a) erstreckt.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8461645B2 (en) 2011-03-16 2013-06-11 Infineon Technologies Austria Ag Power semiconductor device
US9082878B2 (en) 2010-09-09 2015-07-14 Infineon Technologies Ag Method of fabricating a power semiconductor chip package

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8283756B2 (en) * 2007-08-20 2012-10-09 Infineon Technologies Ag Electronic component with buffer layer
US8802553B2 (en) 2011-02-10 2014-08-12 Infineon Technologies Ag Method for mounting a semiconductor chip on a carrier
US9373666B2 (en) * 2011-02-25 2016-06-21 The Regents Of The University Of Michigan System and method of forming semiconductor devices
US9196521B2 (en) 2012-11-05 2015-11-24 Infineon Technologies Ag Adjustable pick-up head and method for manufacturing a device
US9079318B2 (en) 2012-12-20 2015-07-14 Infineon Technologies Ag Self-aligning pick-up head and method for manufacturing a device with the self-aligning pick-up head

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DD277787A1 (de) * 1988-12-08 1990-04-11 Erfurt Mikroelektronik Chipbefestigung am chiptraeger mittels klebstoff
DE4233073A1 (de) * 1992-10-01 1994-04-07 Siemens Ag Verfahren zum Herstellen eines Halbleiter-Modulaufbaus
DE4315795A1 (de) * 1993-05-13 1994-11-17 Zevatech Ag Verfahren zum Fixieren von Bauteilen
DE3940933C2 (de) * 1989-12-12 1996-08-01 Eupec Gmbh & Co Kg Verfahren zum Verformen einer Basisplatte für Halbleitermodule und Vorrichtung zum Durchführen des Verfahrens
EP0805492A2 (de) * 1996-04-03 1997-11-05 Jürgen Dr.-Ing. Schulz-Harder Gewölbtes Metall-Keramik-Substrat
DE10019443A1 (de) * 2000-04-19 2001-10-31 Texas Instruments Deutschland Vorrichtung zum Befestigen eines Halbleiter-Chips auf einem Chip-Träger
US6472730B1 (en) * 1999-04-23 2002-10-29 Sharp Kabushiki Kaisha Semiconductor device and method of manufacturing the same
DE10122221A1 (de) * 2001-05-08 2002-11-21 Danfoss Silicon Power Gmbh Leistungselektronikmodul mit einer Bodenplatte und darauf gelötetem Substrat
JP2003174114A (ja) * 2001-12-07 2003-06-20 Fuji Electric Co Ltd 半導体回路基板および半導体装置
EP1443546A2 (de) * 2003-01-28 2004-08-04 Hitachi Ltd. Verfahren zur Metallbearbeitung und mit diesem Verfahren hergestelltes Halbleiterbauelement

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5926694A (en) * 1996-07-11 1999-07-20 Pfu Limited Semiconductor device and a manufacturing method thereof
AU8502798A (en) * 1997-07-21 1999-02-10 Aguila Technologies, Inc. Semiconductor flip-chip package and method for the fabrication thereof
TW407364B (en) * 1998-03-26 2000-10-01 Toshiba Corp Memory apparatus, card type memory apparatus, and electronic apparatus
TW460927B (en) * 1999-01-18 2001-10-21 Toshiba Corp Semiconductor device, mounting method for semiconductor device and manufacturing method for semiconductor device
US6410415B1 (en) * 1999-03-23 2002-06-25 Polymer Flip Chip Corporation Flip chip mounting technique
JP3967133B2 (ja) * 2000-03-21 2007-08-29 三菱電機株式会社 半導体装置及び電子機器の製造方法
US6654250B1 (en) * 2002-09-25 2003-11-25 International Business Machines Corporation Low-stress compressive heatsink structure
US6949404B1 (en) * 2002-11-25 2005-09-27 Altera Corporation Flip chip package with warpage control

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DD277787A1 (de) * 1988-12-08 1990-04-11 Erfurt Mikroelektronik Chipbefestigung am chiptraeger mittels klebstoff
DE3940933C2 (de) * 1989-12-12 1996-08-01 Eupec Gmbh & Co Kg Verfahren zum Verformen einer Basisplatte für Halbleitermodule und Vorrichtung zum Durchführen des Verfahrens
DE4233073A1 (de) * 1992-10-01 1994-04-07 Siemens Ag Verfahren zum Herstellen eines Halbleiter-Modulaufbaus
DE4315795A1 (de) * 1993-05-13 1994-11-17 Zevatech Ag Verfahren zum Fixieren von Bauteilen
EP0805492A2 (de) * 1996-04-03 1997-11-05 Jürgen Dr.-Ing. Schulz-Harder Gewölbtes Metall-Keramik-Substrat
US6472730B1 (en) * 1999-04-23 2002-10-29 Sharp Kabushiki Kaisha Semiconductor device and method of manufacturing the same
DE10019443A1 (de) * 2000-04-19 2001-10-31 Texas Instruments Deutschland Vorrichtung zum Befestigen eines Halbleiter-Chips auf einem Chip-Träger
DE10122221A1 (de) * 2001-05-08 2002-11-21 Danfoss Silicon Power Gmbh Leistungselektronikmodul mit einer Bodenplatte und darauf gelötetem Substrat
JP2003174114A (ja) * 2001-12-07 2003-06-20 Fuji Electric Co Ltd 半導体回路基板および半導体装置
EP1443546A2 (de) * 2003-01-28 2004-08-04 Hitachi Ltd. Verfahren zur Metallbearbeitung und mit diesem Verfahren hergestelltes Halbleiterbauelement

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9082878B2 (en) 2010-09-09 2015-07-14 Infineon Technologies Ag Method of fabricating a power semiconductor chip package
US8461645B2 (en) 2011-03-16 2013-06-11 Infineon Technologies Austria Ag Power semiconductor device

Also Published As

Publication number Publication date
US7511382B2 (en) 2009-03-31
DE102004021633B4 (de) 2006-04-06
US20050250245A1 (en) 2005-11-10

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