DE10158738A1

DE10158738A1 - Verfahren und Anordnung zur Dekodierung spreizspektrumkodierter Signale

Info

Publication number: DE10158738A1
Application number: DE2001158738
Authority: DE
Inventors: Volker Aue
Original assignee: Systemonic AG
Current assignee: NXP BV
Priority date: 2001-11-30
Filing date: 2001-11-30
Publication date: 2003-07-03

Abstract

Die Erfindung betrifft ein Verfahren zur Dekodierung zeitdiskreter digitaler spreizspektrumkodierter Dekoder-Eingangssignale, bestehend aus einem Realteil-Eingangssignal und einem Imaginärteil-Eingangssignal, mittels eines zur Dekodierung notwendigen Dekoder-Schlüssel-Signals, welches ebenfalls mit einem Realteil-Schlüsselsignal und einem Imaginärteil-Schlüsselsignal vorliegt und deren Signalzustände nur die Werte 1;-1;j;-j einnehmen. DOLLAR A Es wird eine erfindungsgemäße Lösung der Aufgabenstellung zur Steigerung der Verarbeitungsgeschwindigkeit des Dekoders dadurch erreicht, dass die Dekodierung in die im Prozessor befindlichen Datenpfade verlagert und durch eine angepasste Struktur des Rechenwerkes sowie durch optimierte Operationen im Verarbeitungsablauf realisiert wird.

Description

Die Erfindung betrifft ein Verfahren zur Dekodierung zeitdiskreter digitaler spreizspektrumkodierter Dekoder-Eingangssignale, bestehend aus einem Realteil-Eingangssignal und einem Imaginärteil-Eingangssignal, mittels eines zur Dekodierung notwendigen Dekoder-Schlüssel-Signales, welches ebenfalls mit einem Realteil-Schlüsselsignal und einem Imaginärteil-Schlüsselsignal vorliegt und deren Signalzustände nur die Werte 1; -1; j; -j einnehmen.
Die Erfindung betrifft weiterhin eine Anordnung zur Realisierung des oben genannten Verfahrens.
Solche Dekodierungs-Verfahren werden vorzugsweise in der Nachrichten- und Kommunikationstechnik angewandt, bei denen die Übertragung der Informationen mittels der Direct-Sequence-Spread Spectrum Modulation ausgeführt wird.
Es werden z. B. QAM Signale, bei denen die modulierte Phasenlage des Signals von 0-360 in allen vier Quadranten liegen kann und somit einen Realteil und einen Imaginärteil aufweisen, mit einer Spreizsequenz multipliziert.
Als solche Spreizsequenz dient vorzugsweise eine Pseudo-Zufallsfolge, die auch bei der Dekodierung im Dekoder als Schlüsselsignal zur Anwendung kommt. Das Schlüsselsignal liegt ebenfalls mit einem Realteil und einem Imaginärteil vor.
Diese Spreizspektrumverfahren wurden früher hauptsächlich militärisch genutzt, sie sind jetzt aber weit verbreitet, so in der Mobilfunk- und Navigationstechnik (GPS) aber auch in der Datenübertragung über Wechselstromnetze. Als Beispiel sei der Powerline Modus angeführt.
Ein weiteres Beispiel für die intensive Nutzung dieses Übertragungsverfahren ist die amerikanische Fa. Qualcomm. Sie hat einen Standard durchgesetzt, der als Mobilfunkstandard IS-95 bekannt ist.
Als wichtigster Anwendungsfall dieser Technik erweist sich aber der zukünftige UMTS-Mobilfunk.
Es zeigt sich beim Stand der Technik, dass die Codierung/Decodierung bei diesem Übertragungsverfahren hohe Datensicherheit in Abhängigkeit von der Länge der verwendeten Spreizsequenz gewährleistet. Bei dieser Kodierung/Dekodierung muß jedoch eine hohe Rechenleistung angewendet werden.
Es wird eine erfindungsgemäße Lösung der Aufgabenstellung zur Steigerung der Verarbeitungsgeschwindigkeit des Dekoders dadurch erreicht, dass die Dekodierung in die im Prozessor befindlichen Datenpfade verlagert und durch eine angepasste Struktur des Rechenwerkes, sowie durch optimierte Operationen im Verarbeitungsablauf realisiert wird.
Die verfahrensseitige erfindungsgemäße Lösung der Dekodierung wird dadurch realisiert, dass einerseits eine Addition eines ersten Produktes aus dem Realteil-Eingangssignal und dem Realteil-Schlüsselsignal und eines zweiten Produktes aus dem Imaginärteil-Eingangssignal und Imaginärteil-Schlüsselsignal zu einem Realteil-Ausgangssignal in einem ersten Datenpfad und andererseits eine Subtraktion eines dritten Produktes aus Realteil-Eingangssignal und Imaginärteil-Schlüsselsignal von dem vierten Produkt aus dem Imaginärteil-Eingangssignal und dem Realteil-Schlüsselsignal zu einem Imaginärteil-Ausgangssignal in einem zweiten Datenpfad eines Rechenwerkes eines Prozessors ausgeführt wird.
Hierbei wird das Realteil-Schlüsselsignal und das Imaginärteil- Schlüsselsignal dem Dekoder von einem Schlüsselsignal-Generator als Dekoderschlüssel-Signal synchron mit dem Dekoder- Eingangssignal eingegeben und das Dekoderschlüssel-Signal über eine dem Dekoder zugehörige Dekoder-Steuerlogik jeweils für den ersten und zweiten Datenpfad als Multiplikator mittelbar bereitgestellt.
Die erfindungsgemäße Lösung berücksichtigt, dass für zeitdiskrete Dekoder-Eingangssignale x mit dem Realteil-Eingangssignal x_r und dem Imaginärteil-Eingangssignal x_i

x = x_r+ jx_i

und für zeitdiskrete Schlüsselsignale c mit dem Realteil-Schlüsselsignal c_r und dem Imaginärteil-Schlüsselsignal c_i

c = c_r + jc_i

bei der Dekodierung durch multiplikative Verknüpfung im Dekoder für die Erzeugung des Dekoder-Ausgangssignal y mit dem Realteil-Ausgangssignal y_r und dem Imaginärteil-Ausgangssignal y_i

y = (x_r + jx_i)(c_r - jc_i)

y = (c_rx_r + c_ix_i) + j(c_rx_i - c_ix_r)

y = y_r + jy_i

gilt. Bei der erfindungsgemäßen Lösung wird im ersten Datenpfad des Rechenwerks das Realteil-Ausgangssignal y_r und im zweiten Datenpfad des Rechenwerks das Imaginärteil-Ausgangssignal y_i bereitgestellt.
Eine Ausgestaltung sieht vor, dass die multiplikative Verknüpfung des Dekoder-Eingangssignales, welches aus dem Realteil-Schlüsselsignal und dem Imaginärteil-Schlüsselsignal besteht, wobei dieses in seiner Abfolge jeweils die Koeffizienten 1; -1 und j; -j bereitstellt, dadurch realisiert wird, dass ein erstes und ein zweites ALU-Operationssignal, welches die Koeffizienten als zugeordnete Signalzustände mit den Werten eines ersten Signalzustandes und eines zweiten Signalzustandes repräsentiert, beim ersten Signalzustand die Addition und beim zweiten Signalzustand die Subtraktion an einer ersten und zweiten Datenpfad-ALU auslöst.
Bei dieser erfindungsgemäßen Lösung wird durch die Beschränkung auf die Elemente 1; -1; j und -j der Schlüsselsignalfolge die Substitution der Multiplikationsoperation durch die Addition/Subtraktion bei der Signalverarbeitung an erster und zweiter Datenpfad-ALU vorteilhaft realisiert und führt damit zur angestrebten Geschwindigkeitssteigerung der Dekodierung.
Eine weitere Ausgestaltung sieht vor, dass eine Erzeugung des Realteil-Ausgangssignales und des Imaginärteil-Ausgangssignales mittels einer Dekoder-Steuerlogik und einem ersten und zweiten Datenpfad mit der jeweils enthaltenen ersten und zweiten Datenpfad-ALU vorgenommen wird, indem einerseits unmittelbar mit der auslösenden Synchronisations-Flanke eines die Dekoder- Steuerlogik ansteuernden Synchronisationssignals das an dieser Steuerlogik anliegende Realteil-Schlüsselsignal und das Imaginärteil-Schlüsselsignal jeweils in das erste und zweite Schlüsselsignal-Eingangsregister eingespeichert wird.
Anderseits wird ein von der auslösenden Synchronisations-Flanke dieses Synchronisationssignals mittelbar in der Steuerlogik abgeleitetes Eingangsregister-Ladesignal erzeugt, mit welchem das Realteil-Einganssignal in das Realteilregister und das Imaginärteil-Eingangssignal in das Imaginärteil-Eingangsregister geladen wird.
Weiterhin wird mit dem Eingangsregister-Ladesignal der erste und zweite Datenpfad-Accumulator rückgesetzt. Damit wird der Ausgangswert beider Accumulatoren am Beginn des Signalverarbeitungsvorganges auf NULL gesetzt.
Außerdem wird in der Dekoder-Steuerlogik eine konstante Phasendrehung des Schlüsselsignales bewirkt. Diese wird wahlweise einerseits in einer ersten Variante mit 45 Grad und in einer zweiten Variante mit 225 Grad bezüglich der Signalzustände von dem Realteil-Schlüsselsignal und dem Imaginärteil-Schlüsselsignal in der Dekoder-Steuerlogik ausgeführt.
Hierbei wird berücksichtigt, dass je nach auftretender Phasenlage des Signalzustandes des Schlüsselsignales bei 225 Grad oder 45 Grad jeweils das zweite und dritte Produkt und bei auftretender Phasenlage 135 Grad, 315 Grad das erste und vierte Produkt den Wert NULL aufweisen und somit eine Berechnung dieser Produkte in den jeweiligen Fällen überflüssig sind und dass bei der zweiten Variante der konstanten 225 Phasendrehung die Produktbildungen im ersten und zweiten Datenpfad mit jeweils einem zusätzlichen Vorzeichenwechsel versehen werden.
Anderseits wird in einer dritten Variante eine 135 Grad und in einer vierten Variante eine 315 Grad konstante Phasendrehung bezüglich der Signalzustände von dem Schlüsselsignal ausgeführt, wobei berücksichtigt wird, dass je nach auftretender Phasenlage des Signalzustandes von dem Schlüsselsignal bei 135 Grad oder 315 Grad jeweils das zweite und dritte Produkt und bei auftretender Phasenlage 45 Grad, 225 Grad das erste und vierte Produkt den Wert NULL aufweisen und somit wird auch hierbei eine Berechnung dieser Produkte in den jeweiligen Fällen überflüssig und dass bei der dritten Variante der 135 Grad konstante Phasendrehung die Produktbildungen in dem ersten und zweiten Datenpfad mit jeweils einem zusätzlichen Vorzeichenwechsel versehen wird.
Nachfolgend wird in Abhängigkeit von dem Realteil-Schlüsselsignal und dem Imaginärteil-Schlüsselsignal die zugehörige multiplikative Verknüpfungen bei der Produktbildung der Signalanteile von Eingangssignal und Schlüsselsignal sowie deren Summen und Differenzbildung in den jeweiligen Datenpfaden durch deren repräsentierende Ansteuerung des Multiplexer-Steuersignales sowie des ersten und zweiten ALU-Operationssignales vorgenommen, indem die zugeordnete Signale von der Dekoder- Steuerlogik an die Datenpfad-ALU und den jeweiligen Eingangsmultiplexer ausgegeben werden.
Dieses von der Dekoder-Steuerlogik ausgegebene Multiplexer- Steuersignale steuert hierbei das jeweilige Tor eines ersten und eines zweiten Eingangs-Multiplexers mit den zwei zugeordneten antivalenten Schaltzuständen so an, dass einerseits in den Fällen der ersten und zweiten Variante der konstanten Phasendrehung während der Signalzustände mit 45 und 225 Grad Phasenlage des Schlüsselsignales mittels eines ersten Schaltzustandes der Realteil bzw. Imaginärteil des Eingangsignales im jeweiligen Datenpfad verbleibend oder während der Signalzustände der 135 und 315 Grad Phasenlage des Schlüsselsignales mittels eines zweiten Schaltzustandes der Realteil bzw. Imaginärteil des Eingangssignales zwischen ersten und zweiten Datenpfad kreuzweise austauschbar geschaltet werden.
Anderseits wird in den Fällen der dritten und vierten Variante der konstanten Phasendrehung des Schlüsselsignales das von der Dekoder-Steuerlogik ausgegebene Multiplexer-Steuersignal antivalent bezüglich der Schaltzustände der ersten und zweiten Variante der konstanten Phasendrehung ausgegeben.
Weiterhin wird realisiert, dass jeweils am zweiten Eingang der ersten und zweiten Datenpfad-ALU der Ausgangswert des ersten und zweiten Datenpfad-Accumulators anliegt und dass außerdem mit dem Eingangsregister-Ladesignal der erste und zweite Datenpfad-Accumulator rückgesetzt wird und damit der Ausgangswert beider Accumulatoren am Beginn des Signalverarbeitungsvorganges NULL ist.
Nach Ablauf der Signallaufzeiten am Ende eines Signalverarbeitungsvorganges wird mittels des in der Dekoder-Steuerlogik von der auslösenden Synchronisations-Flanke des Synchronisationssignals verzögerte und abgeleitete Accumulator-Ladesignals das am Eingang des ersten und zweiten Datenpfad-Accumulators - jeweils anliegende Ausgangssignal der ersten und zweiten Datenpfad-ALU in den ersten und zweiten Datenpfad-Accumulator eingespeichert.
Damit wird am Ausgang der ersten Datenpfad-ALU das Realteil- Ausgangssignal und am Ausgang der zweiten Datenpfad-ALU das Imaginärteil-Ausgangssignal bereitgestellt.
Die verfahrensbedingte, entsprechend der vier Varianten realisierte, konstante Phasendrehung des Schlüsselsignales wird bei der Verarbeitung der Ausgangssignale des Dekoders im Falle der kohärenten Demodulation durch einen Korrekturfaktor berücksichtigt.
Bei nicht kohärenter Demodulation entfällt die Korrektur, da es sich um eine konstante Phasendrehung handelt.
Eine vorteilhafte Ausgestaltung der erfindungsgemäßen Lösung sieht vor, dass in den Signalverarbeitungsvorgang zur Erzeugung des Realteil-Ausgangssignales und des Imaginärteil-Ausgangssignales in dem ersten und zweiten Datenpfad zusätzlich die Entspreizung mit dem Spreizfaktor N ausgeführt wird, indem der Signalverarbeitungsvorgang auf N Berechnungszyklen erweitert wird.
Es wird dabei mittels dem an einem Eingang einer Steuerlogik zugeführte Synchronisationssignals einerseits unmittelbar mit seiner auslösenden Synchronisations-Flanke das an dieser Dekoder-Steuerlogik anliegende Realteil-Schlüsselsignal und das Imaginärteil-Schlüsselsignal jeweils in das erste und zweite Schlüssel-Signal-Eingangsregister eingespeichert.
Gleichzeitig wird das Synchronisationssignal in dem Verzögerungsglied um eine voreinstellbare Zeit, welche größer ist als eine Signallaufzeit während eines einzelnen Berechnungszyklus, verzögert. Mit seiner so verzögerten auslösenden Synchronisations-Flanke wird das Accumulator-Ladesignal gebildet.
Anderseits steuert das Synchronisationssignal mit seiner auslösenden Synchronisations-Flanke einen N-fach Zähler an, wobei die Zähllänge N dem Spreizfaktor N entspricht.
Damit wird gewährleistet, dass das Ausgangsignal des N-fach Zählers, welches das Eingangsregister-Ladesignal bildet, mit seiner N-fach geteilten Taktrate des Synchronisationssignals das Realteil-Eingangssignal und das Imaginärteil-Eingangssignal in das Realteil-Eingangsregister und Imaginärteil-Register lädt.
Weiterhin wird mit dem Eingangsregister-Ladesignal der erste und zweite Datenpfad-Accumulator rückgesetzt und damit wird der Ausgangswert beider Accumulatoren am Beginn des Signalverarbeitungsvorganges auf NULL gesetzt.
Es wird realisiert, dass das jeweilige Dekoder-Eingangssignal in N Berechnungszyklen mit jeweils N Schlüsselsignalen berechnet wird.
Hierbei wird das Zwischenergebnis eines jeweiligen Berechnungszyklusses, welches am Ausgang der ersten und zweiten Datenpfad-ALU nach Durchlaufen der Signallaufzeit im jeweiligen Datenpfad vorliegt, bereitgestellt und mittels des Accumulator- Ladesignales jeweils in den ersten und zweiten Datenpfad- Accumulator gespeichert.
Die Ausgangssignale des ersten und zweiten Datenpfad-Accumulators werden am jeweiligen zweiten Eingang der ersten und zweiten Datenpfad-ALU angelegt und im nächsten Berechnungszyklus accumuliert.
Nach dem N-ten Berechnungszyklus wird am Ausgang der ersten Datenpfad-ALU das entspreizte Realteil-Ausgangssignal und am Ausgang der zweiten Datenpfad-ALU das entspreizte Imaginärteil- Ausgangssignal bereitgestellt.
Die Erfindung soll nachfolgend anhand eines Ausführungsbeispieles näher erläutert werden. In den zugehörigen Zeichnungen zeigt
Fig. 1 Funktionsblöcke des Dekoders mit angeschlossenem Schlüssel-Signalgenerator
Fig. 2 Blockschaltbild der Dekoder-Steuerlogik mit der beispielhaften Realisierung der Funktionslogik mit der zusätzlich Phasendrehung um 45 Grad.
Bei den in Fig. 1 dargestellten Funktionsblöcken des Dekoders 0 und dem angeschlossenen Schlüssel-Signalgenerator 1 wird ersichtlich, dass eine Erzeugung des Realteil-Ausgangssignales 15und des Imaginärteil-Ausgangssignales 16 jeweils in dem ersten und dem zweiten Datenpfad 6; 10, welche zusammen mit der Dekoder-Steuerlogik 2 den Dekoder 0 bilden, parallel erfolgt.
Diese Erzeugung wird mit der jeweils im ersten und dem zweiten Datenpfad 6; 10 enthaltenen ersten und zweiten Datenpfad-ALU 3; 7 in einem Signalverarbeitungsvorgang mit N Berechnungszyklen vorgenommen. Bei diesem Signalverarbeitungsvorgang ist das Entspreizen mit dem Spreizfaktor N implementiert.
In dem ersten Berechnungszyklus des Signalverarbeitungsvorganges wird mittels der auslösenden Synchronisations-Flanke des am dritten Eingang der Dekoder-Steuerlogik 2 anliegenden Synchronisationssignals 23 das Realteil-Schlüsselsignal 17 und das Imaginärteil-Schlüsselsignal 18 in das erste und das zweite Schüsselsignal-Eingangsregister 24; 25 geladen, welches sich in der Dekodersteuerlogik befindet.
Außerdem wird vom Synchronisationssignal 23 in der Dekoder- Steuerlogik 2 das mittelbar abgeleitete Accumulator-Ladesignal 19 an den dritten Ausgang der Dekoder-Steuerlogik 2 bereitgestellt.
Weiterhin werden durch das Synchronisationssignal 23 mit seiner auslösenden Synchronisations-Flanke ein in der Dekoder- Steuerlogik enhaltener N-fach Zähler 30 angesteuert und am zweiten Ausgang der Dekoder-Steuerlogik 2 als das Eingangsregister-Ladesignal 20 ausgegeben.
Hierbei entspricht dessen Zähllänge N dem Spreizfaktor N. Es wird damit gewährleistet, dass mit einer N-fach niedrigeren Taktrate als das Synchronisationssignal 23 das Realteil-Eingangssignal 13 und das Imaginärteil-Eingangssignal 14 in das Realteil-Eingangsregister 5 und Imaginärteil-Register 6 geladen wird.
Außerdem wird mit dem Eingangsregister-Ladesignal 20 der erste und zweite Datenpfad-Accumulator 11; 12 rückgesetzt, damit der Ausgangswert beider Accumulatoren am Beginn des Signalverarbeitungsvorganges NULL einnimmt.
Ebenfalls in dem ersten Berechnungszyklus des Verarbeitungsvorganges wird begonnen in der Dekoder-Steuerlogik 2 eine konstante 45 Grad Phasendrehung bezüglich des Definitionsbereiches der vier möglichen, in den Phasenlagen 45 Grad, 135 Grad, 225 Grad, 315 Grad anliegenden Signalzuständen von dem Realteil- Schlüsselsignal 17 und dem Imaginärteil-Schlüsselsignal 18 zu erzeugen.
Diese 45 Grad gedrehten Signalzustände sind mit ihrer multiplikative Verknüpfungen bei der Produktbildung der Signalanteile von Eingangssignal und Schlüsselsignal sowie deren Summen und Differenzbildung in den jeweiligen Datenpfaden durch die repräsentierende Ansteuerung des Multiplexer-Steuersignales 31, sowie des ersten und zweiten ALU-Operationssignales 21; 22 zugeordnet. Diese Signale werden von der Dekoder-Steuerlogik 2 an seinem ersten, vierten und fünften Ausgang ausgegeben.
Das von der Dekoder-Steuerlogik ausgegebene Multiplexer-Steuersignal 31 steuert das jeweilige Tor eines ersten und eines zweiten Eingangs-Multiplexers 4; 8 mit zwei antivalenten Schaltzuständen so an, dass im ersten Schaltzustand der Realteil bzw. Imaginärteil des Eingangsignales im jeweiligen Datenpfad verbleibend oder im zweiten Schaltzustand kreuzweise austauschbar geschaltet wird.
An jeweils dem zweiten Eingang der ersten und zweiten Datenpfad-ALU 3; 7 liegt der Ausgangswert des ersten und zweiten Datenpfad-Accumulators 11; 12 an und hat somit im ersten Berechnungszyklus des Signalverarbeitungsvorganges den Wert NULL.
Die multiplikative Verknüpfung des in die Dekoder-Steuerlogik 2 eingespeicherten Dekoder-Eingangssignals, welches aus dem Realteil-Schlüsselsignal 17 und dem Imaginärteil-Schlüsselsignal 18 besteht, das nur die Koeffizienten 1; -1; j und -j bereitstellt, wird dadurch realisiert, dass ein erstes und zweites ALU-Operationssignal 21; 22, welches diese Koeffizienten als zugeordnete Signalzustände mit den Werten eines ersten Signalzustande und eines zweiten Signalzustandes repräsentiert, die vorzeichenbehaftete Addition auslöst und dass bei dem ersten Signalzustand die Addition sowie bei dem zweiten Signalzustand die Subtraktion an der ersten und zweiten Datenpfad-ALU 3; 7 ausgelöst wird.
So erfolgt die Dekodierung jeweils in der ersten und zweiten Datenpfad-ALU 3; 7 indem die multiplikative Verknüpfung einerseits mit dem an ihrem ersten und zweiten Eingang anliegenden Signal mittels des ersten bzw. zweiten ALU-Operationssignal 21; 22 ausgeführt wird.
Nach Durchlaufen der Signallaufzeiten in der ersten und zweiten Datenpfad-ALU 3; 7 vor dem Beginn des nächsten Berechnungszyklus des Signalverarbeitungsvorganges wird mittels des von der auslösenden Synchronisations-Flanke des Synchronisationssignals 23 durch Verzögerung abgeleiteteten Accumulator-Ladesignales 19 das am Eingang des ersten und zweiten Datenpfad-Accumulators 11; 12 jeweils anliegende Ausgangssignal der ersten und zweiten Datenpfad-ALU 3; 7 in den ersten und zweiten Datenpfad-Accumulator 11; 12 eingespeichert. Dessen nunmehr gültigen Ausgangssignale liegen damit jeweils am zweiten Eingang der ersten und zweiten Datenpfad-ALU 3; 7 an.
Nach Ausführung der N-Berechnungszyklen liegen am jeweiligen Ausgang der ersten und zweiten Datenpfad-ALU 3; 7 die gültigen Werte an und es wird somit das entspreizte Realteil-Ausgangssignal 15 und das entspreizte Imaginärteil-Ausgangssignal 16 bereitgestellt.
In Fig. 2 ist ersichtlich, dass einerseits unmittelbar mit der auslösenden Synchronisations-Flanke, eines die Dekoder- Steuerlogik 2 ansteuernden Synchronisationssignals 23, das an dieser Steuerlogik 2 anliegende Realteil-Schlüsselsignal 17 und das Imaginärteil-Schlüsselsignal 18 jeweils in das erste und zweite Schlüsselsignal-Eingangsregister 24; 25 eingespeichert wird.
Außerdem wird die auslösenden Synchronisations-Flanke des Synchronisationssignals 23 mittels des Verzögerungsgliedes 29 über eine Verzögerungsdauer, welche mindestens länger als die Signallaufzeiten in den Datenpfaden ist, verzögert und als Accumulator-Ladesignal 19 am dritten Ausgang der Dekoder-Steuerlogik 2 ausgegeben.
Weiterhin werden durch das Synchronisationssignal 23 mit seiner auslösenden Synchronisations-Flanke der N-fach Zähler 30 angesteuert und dessen Ausgangssignal wird am zweiten Ausgang der Doder-Steuerlogik 2 als Eingangsregister-Ladesignal 20 bereitgestellt. Hierbei entspricht die Zähllänge N dem Spreizfaktor N.
Außerdem wird mit dem Eingangsregister-Ladesignal 20 der erste und zweite Datenpfad-Accumulator 11; 12 rückgesetzt. Damit beträgt der Ausgangswert beider Accumulatoren am Beginn des Signalverarbeitungsvorganges den Wert NULL.
In der dem ersten und zweiten Schlüsselsignal-Eingangsregister 24; 25 nachgeschalteten Funktionslogik 26 wird eine konstante 45 Grad Phasendrehung bezüglich des Definitionsbereiches der vier möglichen Phasenlagen 45 Grad, 135 Grad, 225 Grad, 315 Grad der anliegenden Signalzustände des Realteil-Schlüsselsignals 17 und des Imaginärteil-Schlüsselsignals 18 erzeugt.
Diese 45 Grad gedrehten Signalzustände sind außerdem mit ihrer multiplikative Verknüpfungen bei der Produktbildung der Signalanteile von Eingangssignal und Schlüsselsignal sowie deren Summen und Differenzbildung in den jeweiligen Datenpfaden durch die repräsentierende Ansteuerung des Multiplexer-Steuersignales 31, sowie des ersten und zweiten ALU-Operationssignales 21; 22 zugeordnet und werden am ersten und vierten und fünften Ausgang der Dekoder-Steuerlogik 2 ausgegeben. Bezugszeichenliste 0 Dekoder
1 Schlüssel-Signalgenerator
2 Dekoder-Steuerlogik
3 erste Datenpfad-ALU
4 erster Eingangs-Multiplexer
5 Realteil-Eingangsregister
6 erster Datenpfad
7 zweiter-Datenpfad-ALU
8 zweiter Eingangs-Multiplexer
9 Imaginärteil-Eingangsregister
10 zweiter Datenpfad
11 erster Datenpfad-Accumulator
12 zweiter Datenpfad-Accumulator
13 Realteil-Eingangssignal
14 Imaginärteil-Eingangssignal
15 Realteil-Ausgangssignal
16 Imaginärteil-Ausgangssignal
17 Realteil-Schlüsselsignal
18 Imaginärteil-Schlüsselsignal
19 Accumulator-Ladesignal
20 Eingangsregister-Ladesignal (= Accumulator-Rücksetzsignal)
21 erstes ALU-Operationssignal
22 zweites ALU-Operationssignal
23 Synchronisationssignal (Chiptakt)
24 erstes Schlüsselsignal-Eingangsregister
25 zweites Schlüsselsignal-Eingangsregister
26 Funktionslogik
27 gespeichertes Realteil-Schlüsselsignal
28 gespeichertes Imaginärteil-Schlüsselsignal
29 Verzögerungsglied
30 N-fach Zähler
31 Multiplexer-Steuersignal

Claims

1. Verfahren zur Dekodierung zeitdiskreter digitaler spreizspektrumkodierter Dekoder-Eingangssignale, bestehend aus einem Realteil-Einganssignal und einem Imaginärteil- Eingangssignal, mittels eines zur Dekodierung notwendigen Dekoder-Schlüssel-Signales, welches ebenfalls mit einem Realteil-Schlüsselsignal und einem Imaginärteil-Schlüsselsignal vorliegt und deren Signalzustände nur die Werte 1; -1; j; -j einnehmen, dadurch gekennzeichnet, dass die Dekodierung einerseits durch eine Addition eines ersten Produktes aus dem Realteil-Eingangssignal (13) und dem Realteil-Schlüsselsignal (17) und eines zweiten Produktes aus dem Imaginärteil-Eingangssignal (14) und Imaginärteil-Schlüsselsignal (18) zu einem Realteil-Ausgangssignal (15) in einem ersten Datenpfad (6) und anderseits durch eine Subtraktion eines dritten Produktes aus dem Realteil-Eingangssignal (13) und dem Imaginärteil- Schlüsselsignal (18) von dem vierten Produkt aus dem Imaginärteil-Eingangssignal (14) und dem Realteil-Schlüsselsignal (17) zu einem Imaginärteil-Ausgangssignal (16) in einem zweiten Datenpfad (10) eines Rechenwerkes eines Prozessors erfolgt, wobei das Realteil-Schlüsselsignal (17) und das Imaginärteil-Schlüsselsignal (18) dem Dekoder (0) von einem Schlüsselsignal-Generator (1) als Dekoderschlüssel-Signal synchron mit dem Dekoder-Eingangssignal eingegeben wird und über eine dem Dekoder (0) zugehörige Dekoder-Steuerlogik (2) jeweils für den ersten und zweiten Datenpfad (6; 10) als Multiplikator mittelbar bereitgestellt werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die multiplikative Verküpfung des Dekoder-Eingangssignales, welches aus dem Realteil-Schlüsselsignal (17) und dem Imaginärteil-Schlüsselsignal (18) besteht, wobei letztere in ihrer Abfolge jeweils die Koeffizienten 1; -1 und j; -j bereitstellen, dadurch realisiert wird, dass ein erstes und ein zweites ALU-Operationssignal (21; 22), welches die Koeffizienten als zugeordnete Signalzustände mit den Werten eines ersten Signalzustandes und eines zweiten Signalzustandes repräsentiert, bei dem ersten Signalzustand die Addition und bei dem zweiten Signalzustand die Subtraktion an einer ersten und zweiten Datenpfad-ALU (3; 7) auslöst.

3. Verfahren nach Ansprüchen 1 und 2, dadurch gekennzeichnet, dass ein Signalverarbeitungsvorgang zur Erzeugung des Realteil-Ausgangssignales (15) und des Imaginärteil-Ausgangssignales (16) in dem ersten und weiten Datenpfad (6; 10), welcher jeweils die erste und zweite Datenpfad-ALU (3; 7) enthält und von einer Dekoder- Steuerlogik (2) angesteuert wird, dadurch vorgenommen wird, indem einerseits unmittelbar mit der auslösenden Synchronisations-Flanke eines die Dekoder-Steuerlogik (2) ansteuernden Synchronisationssignals (23) das an dieser Steuerlogik (2) anliegende Realteil-Schlüsselsignal (17) und das Imaginärteil-Schlüsselsignal (18) jeweils in das erste und zweite Schlüsselsignal-Eingangsregister (24); (25), welches jeweils in der Dekoder-Steuerlogik (2) enthalten ist, eingespeichert wird und dass anderseits ein von der auslösenden Synchronisations-Flanke dieses Synchronisationssignals (23) mittelbar in der Steuerlogik (2) abgeleitetes Eingangsregister-Ladesignal (20) erzeugt wird, mit welchem das Realteil-Einganssignal (13) in das Realteilregister (5) und das Imaginärteil-Eingangssignal (14) in das Imaginärteil- Eingangsregister (9), geladen wird,
dass weiterhin mit dem Eingangsregister-Ladesignal (20) der erste und zweite Datenpfad-Accumulator (11; 12) rückgesetzt wird und damit der Ausgangswert beider Accumulatoren am Beginn des Signalverarbeitungsvorganges NULL ist,
dass in der Dekoder-Steuerlogik (2), abgeleitet von dem Realteil-Schlüsselsignal (17) und dem Imaginärteil-Schlüsselsignal (18), jeweils solche Signalzustände des Multiplexer-Steuersignales (31) sowie des ersten und zweiten ALU-Operationssignales (21); (22) erzeugt werden,
die einerseits in einer ersten Variante einer konstanten 45 Grad oder einer zweiten Variante einer konstanten 225 Grad Phasendrehung der Signalzustände von dem Realteil-Schlüsselsignal (17) und dem Imaginärteil-Schlüsselsignal (18) und nachfolgend ihre multiplikative Verknüpfungen bei der Produktbildung von dem ersten und zweiten Produkt und der Addition beider Produkte im ersten Datenpfad (6) und bei der Produktbildung von dem drittem und vierten Produkt und der nachfolgenden Subtraktion des dritten Produkts vom vierten Produkt im zweiten Datenpfad (10) repräsentieren, wobei berücksichtigt wird, dass bei der zweiten Variante der konstanten 225 Grad Phasendrehung die Produktbildungen in dem ersten und dem zweiten Datenpfad (6); (10) mit jeweils einem zusätzlichen Vorzeichenwechsel versehen werden und
dass je nach auftretender Phasenlage des Signalzustandes von dem Realteil-Schlüsselsignal (17) und dem Imaginärteil- Schlüsselsignal (18) bei 225 Grad oder 45 Grad jeweils das zweite und dritte Produkt und bei auftretender Phasenlage 135 Grad oder 315 Grad das erste und vierte Produkt den Wert NULL aufweisen und somit eine Berechnung dieser Produkte in den jeweiligen Fällen überflüssig machen, sowie dass anderseits ebenfalls in einer dritten Variante einer konstanten 135 Grad und in einer vierten Variante einer konstanten 315 Grad Phasendrehung der Signalzustände von dem Realteil-Schlüsselsignal (17) und dem Imaginärteil- Schlüsselsignal (18) und nachfolgend ihre multiplikative Verknüpfungen bei der Produktbildung von dem ersten und zweiten Produkt und der Addition beider Produkte im ersten Datenpfad (6) und bei der Produktbildung von dem drittem und vierten Produkt und der nachfolgenden Subtraktion des dritten Produkts vom vierten Produkt im zweiten Datenpfad (10) repräsentieren, wobei berücksichtigt wird, dass bei der dritten Variante der konstanten 135 Grad Phasendrehung die Produktbildungen in dem ersten und dem zweiten Datenpfad (6); (10) mit jeweils einem Vorzeichenwechsel versehen werden und
dass je nach auftretender Phasenlage des Signalzustandes von dem Realteil-Schlüsselsignal (17) und dem Imaginärteil- Schlüsselsignal (18) bei 135 Grad oder 315 Grad jeweils das zweite und dritte Produkt und bei auftretender Phasenlage 45 Grad, 225 Grad das erste und vierte Produkt den Wert NULL aufweisen und somit eine Berechnung dieser Produkte in den jeweiligen Fällen überflüssig machen,
dass das von der Dekoder-Steuerlogik ausgegebene Multiplexer-Steuersignal (31) das jeweilige Tor eines ersten und eines zweiten Eingangs-Multiplexers (4; 8) mit seinen zwei antivalenten Schaltzuständen so ansteuert,
dass einerseits im Falle der ersten und zweiten Variante der konstanten Phasendrehung während der Signalzustände mit 45 und 225 Grad Phasenlage von dem Realteil-Schlüsselsignal (17) und dem Imaginärteil-Schlüsselsignal (18) in einem ersten Schaltzustand von dem Ausgang des Realteil- Eingangsregisters (5) das eingespeicherte Realteil- Eingangssignal (13) an den ersten Eingang der ersten Datenpfad-ALU (3) und von dem Ausgang des Imaginärteil- Eingangsregisters (9) das eingespeicherte Imaginärteil- Eingangssignal (14) an den ersten Eingang der zweiten Datenpfad-ALU (7) bereitgestellt wird,
dass während der Signalzustände mit 135 und 315 Grad Phasenlage von dem Realteil-Schlüsselsignal (17) und dem Imaginärteil-Schlüsselsignal (18) in einem zweiten Schaltzustand von dem Ausgang des Realteil-Eingangsregisters (5) das eingespeicherte Realteil-Eingangssignal (13) an den ersten Eingang der zweiten Datenpfad-ALU (7) und von dem Ausgang des Imaginärteil-Eingangsregisters (9) das eingespeicherte Imaginärteil-Eingangssignal (14) an den ersten Eingang der ersten Datenpfad-ALU (3) bereitgestellt wird, das anderseits im Falle der dritten und vierten Variante der konstanten Phasendrehung der Signalzustände von dem Realteil-Schlüsselsignal (17) und dem Imaginärteil-Schlüsselsignal (18) der jeweils erste und zweite Schaltzustand des von der Dekoder-Steuerlogik (2) ausgegebenen Multiplexer-Steuersignales (31) antivalent zu den Schaltzuständen dieses Signales bezüglich der Fälle der ersten und zweiten Variante der Phasendrehung der Signalzustände von dem Realteil-Schlüsselsignal (17) und dem Imaginärteil-Schlüsselsignal (18) realisiert werden,
dass jeweils am zweiten Eingang der ersten und zweiten Datenpfad-ALU (3; 7) der Ausgangswert des ersten und zweiten Datenpfad-Accumulators (11; 12) anliegt,
dass nach Ablauf der Signallaufzeiten am Ende des Signalverarbeitungsvorganges mittels eines von der auslösenden Synchronisations-Flanke des Synchronisationssignals (23) in der Dekoder-Steuerlogik (2) durch voreingestellte Verzögerung abgeleiteteten Accumulator-Ladesignals (19) das am Eingang des ersten und zweiten Datenpfad-Accumulators (11; 12) jeweils anliegende Ausgangssignal der ersten und zweiten Datenpfad-ALU (3; 7) in den ersten und zweiten Datenpfad-Accumulator (11; 12) eingespeichert wird und dieses Ausgangssignal damit jeweils am zweiten Eingang der ersten und zweiten Datenpfad-ALU (3; 7) anliegt und dabei weiterhin am Ausgang der ersten Datenpfad-ALU (3) das Realteil- Ausgangssignal (15) und am Ausgang der zweiten Datenpfad- ALU (7) das Imaginärteil-Ausgangssignal (16) bereitgestellt wird,
dass die in den Varianten eins bis vier realisierte verfahrensbedingte konstante Phasendrehung des Schlüsselsignales bei einer kohärenten Demodulation der Ausgangssignale des Dekoders (0) durch einen Korrekturfaktor berücksichtigt wird.

4. Verfahren nach Ansprüchen 1 bis 3, dadurch gekennzeichnet, dass in den Signalverarbeitungsvorgang zur Erzeugung des Realteil-Ausgangssignales (15) und des Imaginärteil-Ausgangssignales (16) in dem ersten und weiten Datenpfad (6; 10) zusätzlich die Entspreizung mit dem Spreizfaktor N ausgeführt wird, indem der Signalverarbeitungsvorgang auf N Berechnungszyklen erweitert wird, wobei das an einem Eingang einer Steuerlogik (2) zugeführte Synchronisationssignal (23) einerseits unmittelbar mit seiner auslösenden Synchronisations-Flanke das an dieser Dekoder-Steuerlogik (2) anliegende Realteil-Schlüsselsignal (17) und das Imaginärteil-Schlüsselsignal (18) jeweils in das erste und zweite Schlüsselsignal- Eingangsregister (24); (25) einspeichert und außerdem,
dass das Synchronisationssignal (23) in dem Verzögerungsglied (29) um eine voreinstellbare Zeit verzögert wird, welche größer ist als eine Signallaufzeit während eines einzelnen Berechnungszyklus und mit seiner so verzögerten auslösenden Synchronisations-Flanke das Accumulator- Ladesignal (19) bildet,
dass anderseits das Synchronisationssignal (23) mit seiner auslösenden Synchronisations-Flanke einen N-fach Zähler (30) ansteuert, wobei die Zähllänge N dem Spreizfaktor N entspricht, und damit gewährleistet wird, dass das Ausgangsignal des N-fach Zählers (30), welches das Eingangsregister-Ladesignal (20) bildet, mit seiner N-fach geteilten Taktrate des Synchronisationssignals (23) das Realteil- Eingangssignal (13) und das Imaginärteil-Eingangssignal (14) in das Realteil-Eingangsregister (5) und Imaginärteil- Register (6) lädt,
dass weiterhin mit dem Eingangsregister-Ladesignal (20) der erste und zweite Datenpfad-Accumulator (11; 12) rückgesetzt wird und damit der Ausgangswert beider Accumulatoren am Beginn des Signalverarbeitungsvorganges NULL ist,
dass das jeweilige Dekoder-Eingangssignal in N Berechchnungszyklen mit jeweils N Schlüsselsignalen berechnet wird, wobei das Zwischenergebnis eines jeweiligen Berechnungszyklus, welches am Ausgang der ersten und zweiten Datenpfad-ALU (3; 7) nach Durchlaufen der Signallaufzeit im jeweiligen Datenpfad bereitgestellt wird, mittels des Accumulator-Ladesignales (19) jeweils in den ersten und zweiten Datenpfad-Accumulator (11; 12) gespeichert wird,
dass deren Ausgangssignale am jeweiligen zweiten Eingang der ersten und zweiten Datenpfad-ALU (3; 7) angelegt und im nächsten Berechnungszyklus accumuliert wird,
dass nach dem N-ten Berechnungszyklus am Ausgang der ersten Datenpfad-ALU (3) das entspreizte Realteil-Ausgangssignal (15) und am Ausgang der zweiten Datenpfad-ALU (7) das entspreizte Imaginärteil-Ausgangssignal (16) bereitgestellt wird.

5. Anordnung zur Dekodierung zeitdiskreter spreizspektrumkodierter Dekoder-Eingangssignale in einem digitalen Dekoder, wobei ein Realteil-Eingangssignal an einen ersten Eingang und ein Imaginärteil-Eingangssignal an einen zweiten Eingang des Dekoders geschaltet ist und weiterhin ein erster Ausgang eines Schlüssel-Signalgenerators mit einem dritten Eingang sowie ein zweiter Ausgang des Schlüssel- Signalgenerators mit einem vierten Eingang des Decoders verbunden ist und außerdem ein Synchronisationssignal an einen fünften Eingang des Dekoders geschalten ist und an einem ersten Ausgang des Dekoders ein Realteil-Ausgangssignal und an einem zweiten Ausgang des Dekoders ein Imaginärteil-Ausgangssignal abgegriffen wird, dadurch gekennzeichnet, dass der Dekoder (0) aus einem ersten Datenpfad (6) und einem identisch aufgebauten zweiten Datenpfad (10) sowie einer Dekoder-Steuerlogik (2) besteht, wobei der erste und zweite Eingang des Dekoders (0) jeweils mit einem ersten Eingang des ersten und zweiten Datenpfades (6; 10) verbunden ist,
dass der erste und zweite Ausgang des Dekoders (0) jeweils mit einem Ausgang des ersten und zweiten Datenpfades (6; 10) verbunden ist,
dass der dritte und vierte Eingang des Dekoders (0) jeweils mit einem ersten und zweiten Eingang der Dekoder- Steuerlogik (2) geschalten ist,
dass der fünfte Eingang des Dekoders (0) mit einem dritten Eingang der Dekoder-Steuerlogik (2) in Verbindung steht,
dass ein erster Ausgang der Dekoder-Steuerlogik (2) jeweils mit dem zweiten Eingang des ersten und des zweiten Datenpfades (6; 14) geschalten ist,
dass ein zweiter Ausgang der Dekoder-Steuerlogik (0) jeweils mit einem dritten Eingang des ersten und zweiten Datenpfades (6; 10) geschalten ist und gleichzeitig mit einem vierten Eingang des ersten und zweiten Datenpfades (6; 10) geschalten ist,
dass ein dritter Ausgang der Dekoder-Steuerlogik (2) jeweils mit einem sechsten Eingang des ersten und zweiten Datenpfades (6; 10) geschalten ist,
dass ein vierter Ausgang der Dekoder-Steuerlogik (2) mit einem fünften Eingang des ersten Datenpfades (6) verbunden ist,
dass ein fünfter Ausgang der Dekoder-Steuerlogik (2) mit einem fünften Eingang des zweiten Datenpfades (10) geschalten ist.

6. Anordnung nach dem Anspruch 5, dadurch gekennzeichnet, dass der ersten Eingang des ersten Datenpfades (6) mit einem ersten Eingang eines Realteil- Eingangsregisters (5) geschalten ist,
dass der dritte Eingang des ersten Datenpfades (6) mit einem zweiten Eingang des Realteil-Eingangsregisters (5) geschalten ist,
dass ein erster Ausgang des Realteil-Eingangsregisters (5) mit einem ersten Eingang eines ersten Eingangs-Multiplexers (4) und gleichzeitig mit einem ersten Eingang eines zweiten Eingangs-Multiplexers (8) geschalten ist,
dass der erste Eingang des zweiten Datenpfades (10) mit einem ersten Eingang eines Imaginärteil-Eingangsregisters (9) verbunden ist,
dass der dritte Eingang des zweiten Datenpfades (10) mit einem zweiten Eingang des Imaginärteil-Eingangsregisters (9) geschalten ist,
dass ein Ausgang des Imaginärteil-Eingangsregisters (9) mit einem zweiten Eingang des zweiten Eingangs-Multiplexers (8) geschalten ist und gleichzeitig mit dem zweiten Eingang des ersten Eingangs-Multiplexers (4) verbunden ist,
dass der zweite Eingang des erste Datenpfades (6) mit einem dritten Eingang des ersten Eingangs-Multiplexers (4) geschalten ist,
dass der zweite Eingang des zweiten Datenpfades (10) mit einem dritten Eingang des zweiten Eingangs-Multiplexers (8) geschalten ist,
dass ein Ausgang des zweiten Eingangs-Multiplexers (8) mit einem ersten Eingang einer zweiten Datenpfad-ALU (7) in Verbindung steht,
dass der fünfte Eingang des zweiten Datenpfades (10) mit einem dritten Eingang der zweiten Datenpfad-ALU (7) geschalten ist,
dass der sechste Eingang des zweiten Datenpfades (10) mit einem dritten Eingang eines zweiten Datenpfad-Accumulators (12) in Verbindung steht,
dass der vierte Eingang des zweiten Datenpfades (10) mit einem zweiten Eingang des zweiten Datenpfad-Accumulators (12) geschalten ist,
dass ein Ausgang der zweiten Datenpfad-ALU (7) mit einem ersten Eingang des zweiten Datenpfad-Accumulators (12) geschalten ist und gleichzeitig mit einem Ausgang des zweiten Datenpfades (10) in Verbindung steht,
dass ein Ausgang des zweiten Datenpfad-Accumulators (12) mit einem zweiten Eingang der zweiten Datenpfad-ALU (7) geschalten ist,
dass ein Ausgang des ersten Eingangs-Multiplexers (5) mit einem ersten Eingang einer ersten Datenpfad-ALU (3) geschalten ist,
dass der fünfte Eingang des ersten Datenpfades (6) mit einem dritten Eingang der ersten Datenpfad-ALU (3) in Verbindung steht,
dass der sechste Eingang des ersten Datenpfades (6) mit einem dritten Eingang eines ersten Datenpfad-Accumulators (11) geschalten ist,
dass der vierte Eingang des ersten Datenpfades (6) mit einem zweiten Eingang des ersten Datenpfad-Accumulators (11) geschalten ist, dass ein Ausgang der ersten Datenpfad-ALU (3) mit einem ersten Eingang des ersten Datenpfad- Accumulators (11) geschalten ist und gleichzeitig mit einem Ausgang des ersten Datenpfades (6) in Verbindung steht, dass ein Ausgang des ersten Datenpfad-Accumulators(3) mit einem zweiten Eingang der ersten Datenpfad-ALU (3 )geschalten ist.

7. Anordnung nach Anspruch 5, dadurch gekennzeichnet, dass der dritte Eingang der Dekoder-Steuerlogik (2) mit einem Eingang des Verzögerungsgliedes (29) und gleichzeitig mit jeweils einem ersten Eingang des ersten und zweiten Schlüsselsignal-Eingangsregisters (24; 25) und außerdem mit einem Eingang eines N-fach Zählers (30) verbunden ist,
dass der erste Eingang der Dekoder-Steuerlogik (2) mit einem Eingang des ersten Schlüsselsignal-Eingangsregisters (24) geschalten ist,
dass der zweite Eingang der Dekoder-Steuerlogik (2) mit einem Eingang des Schlüsselsignal-Eingangsregisters (25) verbunden ist,
dass ein Ausgang des Verzögerungsgliedes (29) mit dem dritten Ausgang der Dekoder-Steuerlogik (2) und
dass ein Ausgang des N-fach Zählers (30) mit dem zweiten Ausgang der Dekoder-Steuerlogik (2) geschalten ist,
dass ein erster Ausgang der Funktionslogik (26) mit dem ersten Ausgang der Dekoder-Steuerlogik (2), dass der zweite Ausgang der Funktionslogik (26) mit dem vierten Ausgang der Dekoder-Steuerlogik (2), dass der dritte Ausgang der Funktionslogik (26) mit dem fünften Ausgang der Dekoder- Steuerlogik (2) verbunden ist,
dass ein Ausgang des ersten Schlüsselsignal-Eingangsregisters (24) mit einem ersten Eingang einer Funktionslogik (26) und
dass ein Ausgang des zweiten Schlüsselsignal-Eingangsregisters (25) mit einem zweiten Eingang der Funktionslogik (26) geschalten ist.