DE10120789A1 - Method for activating an electrical switching circuit operated with reduced power or switched off uses a switching device to connect the switching circuit with an electrical power supply - Google Patents
Method for activating an electrical switching circuit operated with reduced power or switched off uses a switching device to connect the switching circuit with an electrical power supplyInfo
- Publication number
- DE10120789A1 DE10120789A1 DE2001120789 DE10120789A DE10120789A1 DE 10120789 A1 DE10120789 A1 DE 10120789A1 DE 2001120789 DE2001120789 DE 2001120789 DE 10120789 A DE10120789 A DE 10120789A DE 10120789 A1 DE10120789 A1 DE 10120789A1
- Authority
- DE
- Germany
- Prior art keywords
- switching means
- shift register
- circuit
- circuit arrangement
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Electronic Switches (AREA)
Abstract
Description
Die vorliegende Erfindung betrifft ein Verfahren bzw. eine Schaltungsanordnung zum Aktivieren eines mit verringerter Leistung betriebenen oder abgeschalteten elektrischen Schaltkreises insbesondere aus einem Standby-Zustand nach dem Oberbegriff des Anspruchs 1 bzw. des Anspruchs 4.The present invention relates to a method or a Circuitry for activating one with reduced Power operated or switched off electrical Circuit especially from a standby state after the The preamble of claim 1 or claim 4.
Zur Verringerung des Stromverbrauchs elektrischer Schaltungen ist es üblich, deren Versorgungsspannung im nicht-benötigten Zustand bzw. in Standby-Zustand zumindest für Teile der Schaltung zu verringern oder ganz abzuschalten. Eine bloße Verringerung der Versorgungsspannung wird insbesondere bei Datenspeichern eingesetzt, damit diese die gespeicherten Daten behalten und dennoch weniger Strom verbrauchen. Zur Verringerung bzw. Abschaltung der Stromversorgung wird ein elektrischer Schalter im Stromversorgungspfad angeordnet, der zur Deaktivierung des betroffenen Schaltkreises abgeschaltet und zur Aktivierung des Schaltkreises wieder angeschaltet wird. Üblicherweise wird dazu ein Halbleiterschalter in Form eines Schalttransistors eingesetzt. Da beim Einschaltvorgang die Versorgungsspannung vollständig oder wenigstens zum Teil über dem Schalttransistor anliegt, können zu Beginn des Einschaltvorgangs sehr große Ströme fließen. Dies kann Schwankungen auf den Stromversorgungsleitungen verursachen, die die Funktion vom benachbarten aktiven Schaltungsteil stören können.To reduce the power consumption of electrical circuits It is common to have their supply voltage in the non-required State or in standby state at least for parts of Reduce circuit or shut down completely. A mere Reduction of the supply voltage is especially at Datastores are used so that they are stored Keep data and still consume less power. to Reduction or shutdown of the power supply is a electrical switch disposed in the power supply path, the switched off to deactivate the affected circuit and turned on again to activate the circuit becomes. Usually, this is a semiconductor switch in the form a switching transistor used. Since the switch-on the supply voltage completely or at least partially is applied across the switching transistor, can at the beginning of the Turn on very large currents flow. This can Cause fluctuations on the power supply lines, which is the function of the adjacent active circuit part can disturb.
Zur Verringerung dieser unerwünschten Stromspitzen ist es bekannt, zur Ansteuerung des Schalttransistors eine Treiberschaltung einzusetzen, die für ein langsames Durchschalten des Schalttransistors sorgt. Wird beispielsweise als Schalttransistor ein NMOS-Transistor mit hohem Eingangswiderstand verwendet, kann dessen Gate mit einer Treiberschaltung aus einem NMOS-Transistor zum Deaktivieren und einem PMOS-Transistor zum Aktivieren angesteuert werden, wobei der PMOS-Transistor zum Aktivieren des Schalttransistors eine geringe Weite und damit einen höheren Durchlasswiderstand in durchgesteuerten Zustand aufweist. Auf diese Weise wird erreicht, dass beim Aktivieren das Potential am Gate des Schalttransistors und damit dessen Durchlassstrom nur langsam erhöht wird. Das Gate wird dabei entsprechend der üblichen Aufladecharakteristik eines Kondensators zunächst schneller und schließlich immer langsamer aufgeladen, so dass das Endpotential nahe asymptotisch erst nach längerer Zeit erreicht wird. Nachteiligerweise führt bei dieser bekannten Schaltungsanordnung eine Verringerung des Spannungsanstiegs am Gate des Schalttransistors notwendigerweise zu einer längeren Einschaltdauer. Zusätzlich weist diese Schaltung gerade bei Speicherbausteinen mit abgesenkter Standby- Versorgungsspannung den Nachteil auf, dass diese gerade im Zustand verringerter Versorgungsspannung eine geringere Störsicherheit aufweisen, so dass die höchste Anstiegsgeschwindigkeit des Gate-Potentials gerade dann auftritt, wenn die Speicherbausteine eine verringerte Störsicherheit aufweisen.It is to reduce these unwanted spikes known, for driving the switching transistor a Driver circuit, which for a slow Turning on the switching transistor ensures. Becomes For example, as a switching transistor with an NMOS transistor high input resistance, its gate can with a driver circuit of an NMOS transistor for Disable and a PMOS transistor to activate are driven, wherein the PMOS transistor for activating the switching transistor has a small width and thus a higher on-resistance in cut-through state having. In this way it is achieved that when activating the potential at the gate of the switching transistor and thus its Forward current is increased only slowly. The gate will be there according to the usual charging characteristic of a Condenser first faster and eventually always charged slower, so close to the end potential is reached asymptotically after a long time. Disadvantageously leads in this known Circuitry a reduction of the voltage rise at the gate of the switching transistor necessarily to a longer duty cycle. In addition, this circuit has especially for memory modules with lowered standby Supply voltage has the disadvantage that this straight in the State of reduced supply voltage a lower Exhibit interference immunity, so that the highest Rate of rise of the gate potential even then occurs when the memory chips reduced Have interference immunity.
Eine weitere Möglichkeit besteht darin, das Potential des Schalter-Gates über eine RC-Beschaltung anfangs langsam und dann immer schneller anzuheben. Nachteiligerweise muss dabei der Spannungsverlauf bereits beim Entwurf der Schaltung festgelegt werden. Weiterhin sind dazu Widerstände und Kapazitäten erforderlich, die sich nicht oder nur sehr schwer integrieren lassen. Aufgrund der rein passiven Beschaltung kann der Schaltungsverlauf nur an bestimmten Grenzen verändert werden, wobei der Schaltungsaufwand umso höher wird, je mehr sich der Spannungsverlauf von der üblichen Aufladekurve eines Kondensators unterscheiden soll. Another possibility is to exploit the potential of Switch gates via an RC circuit initially slow and then raise faster and faster. Disadvantageously it must be there the voltage already in the design of the circuit be determined. Furthermore, there are resistors and Capacities are needed that are not or very difficult integrate. Due to the purely passive wiring The circuit history can only be at certain limits be changed, the circuit complexity is higher the more the voltage is different from the usual one Charging curve of a capacitor is to distinguish.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren bzw. eine Schaltungsanordnung der eingangs genannten Art zu schaffen, bei denen die Einschaltdauer und der Verlauf des Einschaltstroms in einem weiten Bereich unabhängig voneinander eingestellt werden können.The object of the present invention is to provide a method or a circuit arrangement of the type mentioned above create, in which the duty cycle and the course of the Inrush current in a wide range independently can be adjusted from each other.
Erfindungsgemäß wird diese Aufgabe durch ein Verfahren mit den Merkmalen des Anspruchs 1 bzw. eine Schaltungsanordnung mit den Merkmalen des Anspruchs 4 gelöst. Vorteilhafte Ausführungsformen und Weiterbildungen der vorliegenden Erfindung sind jeweils in den Unteransprüchen beschrieben. Durch das Steuerwerk, in dem der Verlauf für die Ansteuerung des ersten Schaltmittels hinterlegt werden kann, kann der Strom- bzw. Spannungsanstieg des Schaltkreises sowohl in Bezug auf eine geringe Einschaltdauer als auch eine hohe Störsicherheit optimiert werden. Dabei ist es zusätzlich möglich, die Gegebenheiten bei dem zu aktivierenden Schaltungsteil zu berücksichtigen. So kann beispielsweise bei einem Schaltungsteil ohne Speicher, der zusätzlich einen geringen Stromverbrauch aufweist und/oder keine störanfälligen weiteren Schaltkreise in seiner elektrischen Umgebung hat, der Ansteuerverlauf des zweiten Schaltmittels so gewählt werden, dass sich ein steiler Spannungsanstieg einstellt.According to the invention, this object is achieved by a method the features of claim 1 and a circuit arrangement solved with the features of claim 4. advantageous Embodiments and developments of the present Invention are each described in the subclaims. Through the control unit, in which the history for the control of the first switching means can be deposited, the Current or voltage increase of the circuit both in Regarding a low duty cycle as well as a high one Noise immunity can be optimized. It is additional possible, the circumstances in which to be activated Circuit part to consider. For example, at a circuit part without memory, in addition to a has low power consumption and / or none fault-prone further circuits in its electrical Environment has, the Ansteuerverlauf the second switching means be chosen so that a steep voltage increase established.
Wenn der zu aktivierende Schaltungsteil Speicherbausteine aufweist, kann beispielsweise ein Spannungsverlauf vorgegeben werden, der zunächst konstant oder langsam ansteigt und gegen Ende des Aktivierungsvorgangs, wenn die Spannung an den Speicherbausteinen und damit der Störsicherheit erhöht ist, schnell ansteigt, um eine geringe Einschaltdauer zu erreichen.If the circuit part to be activated memory modules has, for example, given a voltage curve which initially rises constantly or slowly and against End of the activation process when the voltage to the Memory modules and thus the immunity to interference is increased, rising rapidly to a low duty cycle too to reach.
Die Ansteuerung des Schalttransistors mit einem hinterlegten Verlauf kann beispielsweise mit einem Digital-Analog-Wandler erreicht werden, dessen Digitaleingang mit einer sich zeitlich verändernden Bitkombination beaufschlagt wird. The control of the switching transistor with a stored History, for example, with a digital-to-analog converter be reached, whose digital input with a time-varying bit combination is applied.
Vorteilhafterweise wird zur Ansteuerung des Schalttransistors eine Treiberschaltung eingesetzt, wobei der zum Einschalten des Schalttransistors maßgebliche Strompfad von mehreren parallel geschalteten zweiten Schaltmitteln gebildet wird, die unabhängig voneinander angesteuert werden können. Dabei kann vorgesehen sein, dass die Strompfade der einzelnen zweiten Schaltmittel verschiedene Werte für den Durchlasswiderstand bei angesteuertem zweiten Schaltmittel aufweisen. Dazu können in den Strompfaden der einzelnen zweiten Schaltmittel unterschiedliche Widerstände eingefügt werden oder aber die zweiten Schaltmittel selbst mit verschiedenen Durchlasswiderständen im angesteuerten Zustand versehen werden. Letzteres bietet sich insbesondere bei einer Integration der zweiten Schaltmittel in einem Halbleiter an, wobei für die einzelnen zweiten Schaltmittel unterschiedliche Weiten vorgesehen sein können. Auf diese Weise sind keine Widerstände erforderlich, so dass deren Temperaturprobleme vermieden werden und der Schaltungsaufwand insgesamt verringert wird.Advantageously, for driving the switching transistor a driver circuit is used, wherein the power to turn the switching transistor relevant current path of several is formed in parallel second switching means, which can be controlled independently of each other. there can be provided that the current paths of each second switching means different values for the On-resistance with activated second switching means respectively. This can be done in the current paths of the individual second switching means inserted different resistances be or the second switching means itself with different on-resistance in the driven state be provided. The latter is particularly suitable for one Integration of the second switching means in a semiconductor, wherein different for the individual second switching means Widths can be provided. In this way are none Resistors required, so their temperature problems be avoided and the overall circuit complexity is reduced.
Die zeitlich wechselnden Bitmuster zur Ansteuerung der zweiten Schaltmittel bzw. des Digital-Analog-Wandlers können beispielsweise von einem Binärzähler erzeugt werden, wobei in diesem Fall die Abfolge der Bitmuster festgelegt ist und zur Erreichung eines bestimmten Verlaufs die einzelnen Eingänge der zweiten Schaltmittel bzw. des Digital-Analog-Wandlers in Bezug auf deren Beitrag zur Ansteuerung des ersten Schaltmittels entsprechend gewichtet sein müssen.The temporally changing bit patterns for controlling the second switching means or the digital-to-analog converter can for example, be generated by a binary counter, wherein in In this case, the sequence of bit patterns is specified and Achieve a specific course of the individual inputs the second switching means or the digital-to-analog converter in Reference to their contribution to the activation of the first Switching means must be weighted accordingly.
Vorteilhafterweise wird zur Erzeugung der zeitlich wechselnden Bitmuster ein Schieberegister eingesetzt, an dessen Parallelausgang das den Stromverlauf beschreibende Bitmuster abgegriffen wird. In dieses Schieberegister wird aus einem Speicherbaustein ein hinterlegtes Bitmuster seriell eingegeben. Sowohl der Speicherbaustein als auch das Schieberegister werden mit einem Takt beaufschlagt, in dem die einzelnen Bits aus dem Speicher in das Schieberegister hineingeschoben werden und nacheinander an den einzelnen Leitungen des Parallelausgangs erscheinen und die einzelnen zweiten Schaltmittel ansteuern. Dabei muss sichergestellt sein, dass das Schieberegister vor dem Eingeben des Bitmusters sich in einem Schaltzustand befindet, in dem die zweiten Schaltmittel nicht angesteuert werden.Advantageously, to generate the time changing bit pattern a shift register is used, on whose parallel output describes the current flow Bit pattern is tapped. In this shift register is from a memory module a stored bit pattern serially entered. Both the memory module and the Shift registers are acted upon by a clock in which the individual bits from the memory into the shift register be pushed in and one by one to the individual Lines of the parallel output appear and the individual control second switching means. It must be ensured be that the shift register before entering the Bit pattern is in a switching state in which the second switching means are not controlled.
Der Speicher für die Bitfolge kann ein Festwertspeicher sein, in dem die Bitfolge unveränderbar abgelegt ist, oder auch ein programmierbarer Speicher sein, in dem auch während des Betriebs die hinterlegte Bitfolge verändert werden kann.The memory for the bit sequence may be a read only memory, in which the bit sequence is stored immutable, or even a be programmable memory in which also during the Operation the stored bit sequence can be changed.
Die Erfindung wird nachfolgend anhand bevorzugter Ausführungsbeispiele unter Bezugnahme auf die beigefügten Zeichnungen näher beschrieben. Darin zeigen:The invention will be described below with reference to preferred Embodiments with reference to the attached Drawings described in more detail. Show:
Fig. 1 eine Schaltungsanordnung zum Aktivieren eines Schaltkreises gemäß dem Stand der Technik, Fig. 1 shows a circuit arrangement for activating a circuit according to the prior art,
Fig. 2 den Aufbau einer Schaltungsanordnung gemäß einem ersten Ausführungsbeispiel, und Fig. 2 shows the structure of a circuit arrangement according to a first embodiment, and
Fig. 3 den Aufbau einer Schaltungsanordnung gemäß einem zweiten Ausführungsbeispiel. Fig. 3 shows the structure of a circuit arrangement according to a second embodiment.
Die in Fig. 1 dargestellte Schaltungsanordnung zeigt einen zu aktivierenden Schaltkreis 1, der mit einer positiven Spannungsversorgung 3 und mittels eines ersten Schaltmittels 2 mit einer negativen Spannungsversorgung 4 verbunden ist. Das erste Schaltmittel 2 ist ein NMOS-Transistor, dessen Durchlassstrom abhängig von der am Gate angelegten Spannung ist. Das Gate bzw. der Ansteuereingang des ersten Schaltmittels 2 ist mit einer Treiberschaltung verbunden, die zwei Schalttransistoren 5 bzw. 6 aufweisen, mit denen der Eingang des ersten Schaltmittels 2 entweder mit einer positiven Spannungsversorgung 8 bzw. mit Masse verbunden werden kann. Die Eingänge der beiden Treibertransistoren 5, 6 sind mit einer Treiberansteuerleitung 7 verbunden.The circuit shown in Fig. 1 shows a circuit to be activated 1 , which is connected to a positive power supply 3 and by means of a first switching means 2 with a negative power supply 4 . The first switching means 2 is an NMOS transistor whose on-state current is dependent on the voltage applied to the gate. The gate or the drive input of the first switching means 2 is connected to a driver circuit having two switching transistors 5 and 6 , respectively, with which the input of the first switching means 2 can be connected either to a positive power supply 8 or to ground. The inputs of the two driver transistors 5 , 6 are connected to a driver drive line 7 .
Zum Aktivieren des Schaltkreises 1 wird die Treiberansteuerleitung 7 mit einer positiven Spannung beaufschlagt, so dass der Transistor 5 durchschaltet. Durch den Transistor 5 fließt ein Strom von der positiven Spannungsversorgung 8 zum Gate des ersten Schaltmittels 2, das einen Kondensator bildet und zunächst erst aufgeladen werden muss, so dass die Spannung am Gate des ersten Schaltmittels 2 langsam ansteigt. Die Anstiegsgeschwindigkeit der Spannung am Gate des ersten Schaltmittels 2 hängt vom Schaltwiderstand des Treibertransistors 5 im durchgeschalteten Zustand ab. Um den Stromanstieg durch das erste Schaltmittel 2 beim Reaktivieren des Schaltkreises 1 zu begrenzen, ist die Weite des Treibertransistors 5 kleiner als die des Transistors 6, so dass über den Transistor 5 nur ein geringer Strom fließen kann und somit das Gate des ersten Schaltmittels 2 nur langsam aufgeladen werden kann. Die Weite des Transistors 6 ist größer gewählt, wodurch dessen Schaltwiderstand kleiner ist und das Deaktivieren des ersten Schaltmittels 2 und des Schaltkreises 1 schneller geschieht.To activate the circuit 1 , the driver driving line 7 is supplied with a positive voltage, so that the transistor 5 turns on. Through the transistor 5 , a current flows from the positive power supply 8 to the gate of the first switching means 2 , which forms a capacitor and must first be charged so that the voltage at the gate of the first switching means 2 rises slowly. The rate of rise of the voltage at the gate of the first switching means 2 depends on the switching resistance of the driver transistor 5 in the switched-through state. In order to limit the current increase by the first switching means 2 when reactivating the circuit 1 , the width of the driver transistor 5 is smaller than that of the transistor 6 , so that only a small current can flow through the transistor 5 and thus the gate of the first switching means 2 only can be charged slowly. The width of the transistor 6 is chosen to be larger, whereby its switching resistance is smaller and the deactivation of the first switching means 2 and the circuit 1 is faster.
Fig. 2 zeigt eine Ausführungsform der erfindungsgemäßen Schaltungsanordnung gemäß einer ersten Ausführungsform. Darin ist der zu aktivierende Schaltkreis 1 ebenfalls mit einer positiven Spannungsversorgung 3 und über das erste Schaltmittel 2 mit einer negativen Spannungsversorgung 4 verbunden. Das erste Schaltmittel 2 ist auch in diesem Fall ein NMOS-Transistor. Das Gate des ersten Schaltmittels 2 kann wie aus dem Stand der Technik bekannt über einen Schalttransistor 6 zum Deaktivieren des Schaltkreises 1 mit Masse verbunden werden. Zum Aktivieren des ersten Schaltmittels 2 kann dessen Gate mittels einer Reihe parallel geschalteter zweiter Schaltmittel 51-54 mit der positiven Spannungsversorgung 8 verbunden werden. Insgesamt sind zwölf zweite Schaltmittel vorgesehen, von denen jedoch nur vier dargestellt sind. Die Eingänge der zweiten Schaltmittel 51-54 sind mit dem Parallelausgang eines Schieberegisters 9 derart verbunden, dass jedes der zweiten Schaltmittel 51-54 mit einer Ausgangsleitung des 12 Bit umfassenden Parallelausgangs verbunden ist. Fig. 2 shows an embodiment of the circuit arrangement according to the invention according to a first embodiment. Therein, the circuit 1 to be activated is likewise connected to a positive voltage supply 3 and via the first switching means 2 to a negative voltage supply 4 . The first switching means 2 is also an NMOS transistor in this case. The gate of the first switching means 2 may be connected to ground as known in the art via a switching transistor 6 for deactivating the circuit 1 . To activate the first switching means 2 , its gate can be connected to the positive voltage supply 8 by means of a series of second switching means 51-54 connected in parallel. A total of twelve second switching means are provided, of which only four are shown. The inputs of the second switching means 51-54 are connected to the parallel output of a shift register 9 such that each of the second switching means 51-54 is connected to an output line of the 12-bit parallel output.
Der serielle Eingang des Schieberegisters 9 ist mit einem seriellen Ausgang eines Festwert-Schieberegisters 10 verbunden. Das Festwertschieberegister 10 ist so eingerichtet, dass bei Aktivieren eines Restore-Eingangs ein fest in dem Baustein 10 hinterlegter Wert in das Schieberegister geladen wird, der dann entsprechend eines am Festwert-Schieberegister 10 angelegten Taktsignals am seriellen Ausgang ausgegeben wird.The serial input of the shift register 9 is connected to a serial output of a fixed value shift register 10 . The fixed value shift register 10 is set up such that when a restore input is activated, a value permanently stored in the block 10 is loaded into the shift register, which is then output at the serial output according to a clock signal applied to the fixed value shift register 10 .
Das Schieberegister 9 hingegen ist so eingerichtet, dass es bei Aktivieren des Restore-Eingangs sämtliche Stellen auf High bzw. Eins setzt, so dass die zweiten Schaltmittel 51-54 sperren und somit das erste Schaltmittel 2 nicht angesteuert wird.On the other hand, the shift register 9 is set up such that when the restore input is activated it sets all positions to high or one, so that the second switching means 51-54 block and thus the first switching means 2 is not activated.
Zur Steuerung der gesamten Schaltungsanordnung ist eine Deaktivierungsleitung 11 und eine Aktivierungsleitung 12 vorgesehen. Die Deaktivierungsleitung 11 ist sowohl mit dem Eingang des Treibertransistors 6 zum Deaktivieren des Gates des ersten Schaltmittels 2 als auch mit den Restore-Eingängen des Schieberegisters 9 und des Festwert-Schieberegisters 10 verbunden. Durch Ansteuern der Deaktivierungsleitung 11 wird somit das Gate des ersten Schaltmittels 2 mit Masse verbunden, so dass dieses sperrt, das Schieberegister 9 mit Einsen geladen, so dass die zweiten Schaltmittel 51-54 sperren, und das Festwert-Schieberegister 10 mit der hinterlegten Bitfolge geladen.To control the entire circuit arrangement, a deactivation line 11 and an activation line 12 are provided. The deactivation line 11 is connected both to the input of the driver transistor 6 for deactivating the gate of the first switching means 2 and to the restore inputs of the shift register 9 and the fixed value shift register 10 . By driving the deactivation line 11 thus the gate of the first switching means 2 is connected to ground, so that this blocks, the shift register 9 is loaded with ones, so that the second switching means 51-54 lock, and the fixed value shift register 10 loaded with the stored bit sequence ,
Um das erste Schaltmittel 2 durchzusteuern und damit den Schaltkreis 1 zu aktivieren, wird die Ansteuerung der Deaktivierungsleitung 11 beendet, so dass der Treibertransistor 6 sperrt und die beiden Schieberegister 9, 10 freigegeben werden. Zusätzlich wird die Aktivierungsleitung 12 mit einem Taktsignal beaufschlagt, so dass die zuvor in das Festwert-Schieberegister 10 geladene Bitfolge seriell in das Schieberegister 9 geladen wird. Dabei bewirkt ein nicht gesetztes Bit, das in das Schieberegister 9 geladen wird, dass die entsprechende Leitung des Parallelausgangs des Schieberegisters 9 von Eins auf Null schaltet und damit das an der entsprechenden Leitung angeschlossene zweite Schaltmittel 51-54 durchschaltet. Ein nicht gesetztes Bit wandert dabei bei jedem Taktschritt eine Leitung des Parallelausgangs weiter und schaltet dabei jedesmal das nächste zweite Schaltmittel 51-54 durch.In order to control the first switching means 2 and thus to activate the circuit 1 , the activation of the deactivation line 11 is terminated so that the driver transistor 6 blocks and the two shift registers 9 , 10 are enabled. In addition, the activation line 12 is acted upon by a clock signal, so that the bit sequence previously loaded into the fixed-value shift register 10 is loaded in series into the shift register 9 . In this case, an unset bit which is loaded into the shift register 9 causes the corresponding line of the parallel output of the shift register 9 to switch from one to zero, thereby switching on the second switching means 51-54 connected to the corresponding line. A bit that is not set moves on at each clock step, a line of the parallel output and switches each time through the next second switching means 51-54 .
Aufgrund der unterschiedlichen Weiten und damit Durchlasswiderstände der einzelnen zweiten Schaltmittel 51-54 ergibt sich somit bei einer durch das Schieberegister 9 hindurchgeschobenen Null ein anderer Übergangswiderstand zwischen der positiven Spannungsversorgung 8 und dem Gate des ersten Schaltmittels 2, so dass auf diese Weise durch Einstellung der Weiten bzw. Schaltwiderstände der zweiten Schaltmittel 51-54 ein beliebiger Verlauf für den Strom eingestellt werden kann, mit dem das Gate des ersten Schaltmittels 2 aufgeladen wird. Eine weitere Variierungsmöglichkeit ergibt sich dadurch, dass die vom Festwert-Schieberegister 10 in das Schieberegister 9 seriell geladene Bitfolge mehrere gesetzte Nullen enthalten kann, die nach und nach beim Parallelausgang des Schieberegisters 9 erscheinen.Due to the different widths and thus on resistances of the individual second switching means 51-54 thus results in a pushed through the shift register 9 zero another contact resistance between the positive power supply 8 and the gate of the first switching means 2 , so that in this way by adjusting the widths or switching resistors of the second switching means 51-54, an arbitrary curve for the current can be set, with which the gate of the first switching means 2 is charged. A further possibility of variation results from the fact that the bit sequence serially loaded by the fixed-value shift register 10 into the shift register 9 can contain a plurality of set zeros, which appear gradually at the parallel output of the shift register 9 .
Nachfolgend ist ein Beispiel für die Dimensionierung der an den zwölf Ausgangsleitungen des Schieberegisters 9 angeschlossenen zweiten Schaltmittel sowie für die im Festwert-Schieberegister 10 hinterlegte Bitfolge angegeben. An example of the dimensioning of the second switching means connected to the twelve output lines of the shift register 9 and of the bit sequence stored in the fixed-value shift register 10 is given below.
Bitfolge (beginnend mit dem niederwertigsten Bit): 0, 1, 0, 1, 0, 0, 1, 0, 1, 0, 0, 0.Bit sequence (starting with the least significant bit): 0, 1, 0, 1, 0, 0, 1, 0, 1, 0, 0, 0.
Die Dimensionierung der zweiten Schaltmittel 51-54 und die in das Schieberegister 9 geladene Bitfolge wird so aufeinander abgestimmt, dass ein gewünschtes Profil des Ladestroms für das Gate des ersten Schaltmittels 2 erreicht wird.The dimensioning of the second switching means 51-54 and the bit sequence loaded into the shift register 9 are coordinated so that a desired profile of the charging current for the gate of the first switching means 2 is achieved.
Mit den oben im Beispiel angegebenen Daten wird erreicht, dass im ersten Schritt der erste Transistor 54 eingeschaltet wird, womit innerhalb eines Taktes die Einsatzspannung des ersten Schaltmittels 2 erreicht wird. Dazu wird der Wert des ersten Bits (0) der Bitfolge vom Festwert-Schieberegister in das Schieberegister 9 geladen, so dass die erste Leitung des Parallelausgangs auf Null gesetzt wird und das an diese Ausgangsleitung angeschlossene zweite Schaltmittel 54 durchgeschaltet wird. Im nächsten Schritt wird der Potentialanstieg am Gate des ersten Schaltmittels 2 reduziert, damit der Einschaltstrom einen Wert von 200 µA nicht überschreitet. Dazu wird im zweiten Takt das zweite Bit (1) der Bitfolge in das Schieberegister 9 geladen, so dass Bit 1 (0) an die zweite Ausgangsleitung des Parallelausgangs und Bit 2 (1) an die erste Leitung des Parallelausgangs gesetzt wird und anstelle des zweiten Schaltmittels 54 das zweite Schaltmittel 53 durchgeschaltet wird. Das zweite Schaltmittel 53 hingegen besitzt eine geringere Weite und damit einen höheren Durchgangswiderstand, so dass der von der positiven Stromversorgung 8 zum Gate des ersten Schaltmittels 2 fließende Strom und damit der sich am Gate einstellende Potentialanstieg verringert wird.With the data given above in the example, it is achieved that the first transistor 54 is switched on in the first step, whereby the threshold voltage of the first switching means 2 is reached within one cycle. For this purpose, the value of the first bit (0) of the bit sequence from the fixed value shift register is loaded into the shift register 9 , so that the first line of the parallel output is set to zero and the second switching means 54 connected to this output line is turned on. In the next step, the potential increase at the gate of the first switching means 2 is reduced so that the inrush current does not exceed a value of 200 μA. For this purpose, the second bit (1) of the bit sequence is loaded into the shift register 9 in the second clock, so that bit 1 (0) is set to the second output line of the parallel output and bit 2 (1) to the first line of the parallel output and instead of the second Switching means 54, the second switching means 53 is turned on. The second switching means 53, however, has a smaller width and thus a higher contact resistance, so that the current flowing from the positive power supply 8 to the gate of the first switching means 2 and thus the potential increase occurring at the gate is reduced.
Die Abmessungen der Weiten der zweiten Schaltmittel 51-54 sind so gewählt, dass mit einer geeigneten Bitfolge zum einen der durch das erste Schaltmittel 2 fließende Einschaltstrom begrenzt bleibt und zum anderen die Einschaltphase möglichst kurz bleibt. Aus diesem Grund werden mit jedem Takt zunehmend mehr zweite Schaltmittel 51-54 aktiviert, indem aus dem Festwert-Schieberegister 10 zunehmend mehr Bits mit dem Wert Null in das Schieberegister 9 geladen werden. Am Ende des Einschaltvorgangs nach zwölf Zyklen sind alle Leitungen des Parallelausgangs des Schieberegisters 9 auf 0 gesetzt, so dass alle zweiten Schaltmittel 51-54 eingeschaltet sind.The dimensions of the widths of the second switching means 51-54 are selected such that with a suitable bit sequence, on the one hand, the inrush current flowing through the first switching means 2 remains limited and, on the other hand, the switch-on phase remains as short as possible. For this reason, more and more second switching means 51-54 are activated with each clock by increasingly more bits are loaded with the value zero in the shift register 9 from the fixed value shift register 10 . At the end of the turn-on operation after twelve cycles, all the lines of the parallel output of the shift register 9 are set to 0, so that all the second switching means 51-54 are turned on.
Eine zweite Ausführungsform der erfindungsgemäßen Schaltungsanordnung ist in Fig. 3 dargestellt. In dieser Ausführungsform wurde ein zusätzlicher Freiheitsgrad gewonnen, indem das Festwert-Schieberegister 10 durch ein programmierbares Schieberegister 13 ersetzt wurde. Das programmierbare Schieberegister 13 weist einen Adresseingang 14 zum Ansprechen des Schieberegisters 13 und einen Dateneingang 15 zum Laden der Bitfolge in das Schieberegister 13 auf. Der Unterschied zum ersten Ausführungsbeispiel besteht darin, dass in diesem Fall die im Schieberegister 13 hinterlegte Bitfolge verändert werden kann. Es ist somit möglich, während des laufenden Betriebs die zum Aktivieren verwendete Bitfolge zu verändern. Beispielsweise kann auf diese Weise vor Beginn des Aktivierungsvorgangs des Schaltkreises 1 der Zustand des Schaltkreises 1 und gegebenenfalls mit diesem in elektrischer Verbindung stehender weiterer Schaltungsteile analysiert werden, um ein Anforderungsprofil für den Stromverlauf beim Aktivierungsvorgang zu erstellen. Dieser Verlauf kann dann in eine Bitfolge umgesetzt werden, die in das Schieberegister 13 geladen wird. Wenn beispielsweise im Schaltkreis 1 zum betreffenden Zeitpunkt keine relevanten Daten gespeichert sind und weiterhin sich in der elektrischen Umgebung keine aktiven störanfälligen Schaltungsteile befinden, kann ein steilerer Stromverlauf beim Aktivierungsvorgang gewählt werden.A second embodiment of the circuit arrangement according to the invention is shown in FIG . In this embodiment, an additional degree of freedom was obtained by replacing the fixed value shift register 10 with a programmable shift register 13 . The programmable shift register 13 has an address input 14 for addressing the shift register 13 and a data input 15 for loading the bit sequence into the shift register 13 . The difference from the first embodiment is that in this case the bit sequence stored in the shift register 13 can be changed. It is thus possible to change the bit sequence used for activation during operation. For example, can be analyzed in this way before the start of the activation process of the circuit 1, the state of the circuit 1 and optionally with this standing in electrical connection further circuit parts to create a requirement profile for the current during the activation process. This history can then be converted into a bit sequence which is loaded into the shift register 13 . If, for example, no relevant data is stored in the circuit 1 at the relevant time and further there are no active fault-prone circuit components in the electrical environment, a steeper current profile can be selected during the activation process.
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2001120789 DE10120789B4 (en) | 2001-04-27 | 2001-04-27 | Method and circuit arrangement for reactivating a circuit from the standby state |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2001120789 DE10120789B4 (en) | 2001-04-27 | 2001-04-27 | Method and circuit arrangement for reactivating a circuit from the standby state |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE10120789A1 true DE10120789A1 (en) | 2002-11-21 |
| DE10120789B4 DE10120789B4 (en) | 2004-01-15 |
Family
ID=7683012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2001120789 Expired - Fee Related DE10120789B4 (en) | 2001-04-27 | 2001-04-27 | Method and circuit arrangement for reactivating a circuit from the standby state |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE10120789B4 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006013035A2 (en) * | 2004-07-30 | 2006-02-09 | Tridonicatco Gmbh & Co. Kg | Control of power breakers |
| DE102005051065A1 (en) * | 2005-10-25 | 2007-04-26 | Infineon Technologies Ag | Integrated semiconductor circuit for e.g. mobile phone, has signal distribution unit to output switch control signal to first switch delayed by first time interval and to second and third switches delayed by second time interval |
| CN102541135A (en) * | 2011-05-25 | 2012-07-04 | 北京国科世纪激光技术有限公司 | Parallel driving circuit for plurality of titanium pumps |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW299529B (en) * | 1991-11-27 | 1997-03-01 | Philips Nv | |
| EP0632591B1 (en) * | 1993-06-22 | 1997-12-17 | Koninklijke Philips Electronics N.V. | Integrated circuit comprising a noise-reducing output stage |
| DE19913465B4 (en) * | 1999-03-25 | 2013-07-11 | Robert Bosch Gmbh | Circuit arrangement for driving a power transistor |
-
2001
- 2001-04-27 DE DE2001120789 patent/DE10120789B4/en not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006013035A2 (en) * | 2004-07-30 | 2006-02-09 | Tridonicatco Gmbh & Co. Kg | Control of power breakers |
| WO2006013035A3 (en) * | 2004-07-30 | 2006-06-15 | Tridonicatco Gmbh & Co Kg | Control of power breakers |
| AU2005268968B2 (en) * | 2004-07-30 | 2010-09-09 | Tridonicatco Gmbh & Co. Kg | Control of power breakers |
| EP3399632A1 (en) * | 2004-07-30 | 2018-11-07 | Tridonic GmbH & Co. KG | Control of semiconductor power switches |
| DE102005051065A1 (en) * | 2005-10-25 | 2007-04-26 | Infineon Technologies Ag | Integrated semiconductor circuit for e.g. mobile phone, has signal distribution unit to output switch control signal to first switch delayed by first time interval and to second and third switches delayed by second time interval |
| US7791224B2 (en) | 2005-10-25 | 2010-09-07 | Infineon Technologies Ag | Method and apparatus for providing a voltage to a circuit |
| DE102005051065B4 (en) * | 2005-10-25 | 2011-12-08 | Infineon Technologies Ag | Integrated semiconductor circuit for connecting a voltage domain |
| CN102541135A (en) * | 2011-05-25 | 2012-07-04 | 北京国科世纪激光技术有限公司 | Parallel driving circuit for plurality of titanium pumps |
| CN102541135B (en) * | 2011-05-25 | 2014-06-11 | 北京国科世纪激光技术有限公司 | Parallel driving circuit for plurality of titanium pumps |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10120789B4 (en) | 2004-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69218537T2 (en) | CMOS output buffer circuit with selectable edge rise | |
| DE19636753C2 (en) | Semiconductor device | |
| DE102007052143B4 (en) | A drive circuit for driving and controlling a power semiconductor device of the high potential side | |
| DE102005038231B3 (en) | Method and device for switching on a voltage supply of a semiconductor circuit and corresponding semiconductor circuit | |
| DE69003554T2 (en) | Integrated push-pull output stage. | |
| DE10344572A1 (en) | Gate control device for reducing surge voltage and switching loss | |
| DE4013997C2 (en) | DC control circuit | |
| DE10236532C1 (en) | Circuit controlling power transistors, includes two current-regulated supplies and gate voltage limiter | |
| DE69024929T2 (en) | Voltage regulator with additional power system | |
| DE3232843C2 (en) | MOS logic circuit | |
| DE102014219130B4 (en) | Diagnostic circuit and method for operating a diagnostic circuit | |
| DE10223763B4 (en) | Semiconductor device | |
| EP2036202B1 (en) | Circuit arrangement and method for controlling an electrical consumer | |
| DE10042903A1 (en) | Lamp drive unit for vehicle, has controller which controls lighting drive unit by auxiliary drive signal, so that rush current flowing before drive start of lamp is restricted within allowable limits | |
| DE102006058725A1 (en) | Circuit arrangement for common pulse width modulation of valves with deletion | |
| DE10120789B4 (en) | Method and circuit arrangement for reactivating a circuit from the standby state | |
| DE3904910C2 (en) | ||
| DE19527486C2 (en) | MOS transistor for high performance | |
| DE10143432C1 (en) | Driver circuit for field-controlled load switch has control device determining control voltage characteristic during switching in or switching out | |
| DE19705339C2 (en) | Smart switches and methods for open-load diagnosis of the same | |
| DE102021116029A1 (en) | HIGH SPEED GATE DRIVER CIRCUIT | |
| DE4421419C2 (en) | MOS driver circuit | |
| DE10331544B3 (en) | Controlling transistor involves setting latch to a defined state, lowering potential on second node, lowering potential on first node if potential difference between nodes exceeds defined level | |
| DE19547778C1 (en) | CMOS driver circuit especially for driving bus | |
| DE19701958C2 (en) | Power stage operated at a higher frequency for a seat heating circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8364 | No opposition during term of opposition | ||
| R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |