DE10060828B4 - Halbleiterbauelement in Drain-up-Konfiguration - Google Patents

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Abstract

Halbleiterbauelement in Drain-up-Konfiguration mit einem Halbleiterkörper (1, 2), der in einer ersten Hauptoberfläche wenigstens eine erste mit einem Kontakt (5) versehene aktive Zone (3, 4) aufweist und angrenzend an eine zweite, zur ersten Hauptoberfläche gegenüberliegende Hauptoberfläche ein hochdotiertes Substrat (1) hat, dadurch gekennzeichnet, dass ein weiterer Kontakt (13) im Randbereich (15) des Halbleiterkörpers (1, 2) auf der ersten Hauptoberfläche vorgesehen ist und der Stromfluss von der wenigstens einen aktiven Zone (3, 4) durch den Halbleiterkörper (2) zum hochdotierten Halbleitersubstrat (1), dann durch das hochdotierte Halbleitersubstrat (1) parallel zu der ersten bzw. zweiten Hauptoberfläche und schließlich zurück durch den Randbereich (15) des Halbleiterkörpers (2) zum weiteren Kontakt (13) bzw. umgekehrt führt.

Description

  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement in Drain-up-Konfiguration, mit einem Halbleiterkörper, der in einer ersten Hauptoberfläche wenigstens eine erste, mit einem Kontakt versehene aktive Zone aufweist und angrenzend an eine zweite, zur ersten Hauptoberfläche gegenüberliegende Hauptoberfläche ein hochdotiertes Substrat hat.
  • Schaltnetzteile mit sehr geringer Ausgangsleistung im Bereich weniger Watt (W) werden in großen Stückzahlen beispielsweise in Handy-Ladegeräten eingesetzt. Auf dem Marktsegment dieser Ladegeräte besteht aufgrund der weltweiten Konkurrenzsituation derzeit ein erheblicher Kostendruck.
  • Gegenwärtig werden in Handy-Ladegeräte bevorzugt monolithisch integrierte Schaltnetzteile verwendet.
  • Bei diskreten Schaltnetzteilen, die beispielsweise Kompensationsbauelemente („CoolSET" oder „CoolMOS") mit einem Ansteuerbaustein aufweisen, besteht grundsätzlich das Problem, dass die Kosten für das Gehäuse der Bauelemente in der gleichen Größenordnung wie die Gesamtkosten der einzelnen Bauelemente, des sogenannten Chipsets, also der Kompensationsbauelemente und des Ansteuerbausteines, liegen.
  • Seit längerer Zeit ist als Montagetechnik die sogenannte Flip-Chip-Technik bekannt, bei der ein Halbleiterchip mit seiner nach unten gerichteten Oberseite ("Chip upside down") auf ein Trägersubstrat montiert wird. Diese Flip-Chip-Technik wird bisher zwar für Ansteuerbausteine nicht jedoch für Leistungstransistoren eingesetzt, da die Rückführung des vertikalen Stromes auf dem Chip zu der nach unten gerichteten Oberfläche problematisch ist, was insbesondere für Kompensationsbauelemente gilt.
  • Dies trifft auch für sogenannte "Smart-Power-Technologien" zu, welche vertikale hochdotierte Kamine verwenden, die einen Kontakt zwischen einer Oberfläche eines Halbleiterkörpers und einer darin vergrabenen hochdotierten Schicht ("buried layer") herstellen. Solche Kontakte sind nämlich aus Kosten- und Performancegründen für Halbleiterbauelemente, die bei Spannungen deutlich über 200 V betrieben werden, nicht verwendbar.
  • 3 zeigt einen herkömmlichen Vertikal-MOS-Transistor mit einem n+-leitenden, gedünnten Siliziumsubstrat 1, auf dem sich eine n--leitende epitaktische Siliziumschicht 2 befindet, in deren dem Siliziumsubstrat 1 gegenüberliegende Oberfläche p-leitende Wannen 3 vorgesehen sind. In diese Wannen 3 sind n+-leitende Sourcezonen 4 durch Implantation von beispielsweise Arsen eingebracht. Die Wannen 3 und die Sourcezonen 4 sind mit einer Source-Metallisierung 5 aus beispielsweise Aluminium kontaktiert, die im übrigen auf einer nicht näher gezeigten Isolierschicht 6 aus beispielsweise Siliziumdioxid verläuft, in welche Gateelektroden 7 und randseitig Feldplatten 8 eingelagert sind. Am Rand 9 sind außerdem noch eine p-leitende Wanne 10 mit einer n+-leitenden und mit Arsen implantierten Zone 11 und einer Metallisierung 12 vorgesehen, welche auf Drainpotential liegt. Drain selbst weist eine auf der Rückseite des Siliziumsubstrates 1 vorgesehene Drainmetallisierung 13 auf.
  • Der Stromfluss erfolgt, wie dies durch Strichpfeile 14 angegeben ist, von den Sourcezonen 4 über die p-leitenden Wannen 3 und die n--leitende epitaktische Schicht 2 sowie das n+-leitende Siliziumsubstrat 1 zu der Drainmetallisierung 13.
  • Bei dem herkömmlichen Vertikal-MOS-Transistor wird der Strom also vertikal nach unten in die Bereiche unterhalb des Zellenfeldes zur Drainmetallisierung 13 geführt. Eine Anwendung dieses Transistors in Flip-Chip-Technik ist nicht möglich.
    •
  • Es ist daher Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement in Drain-up-Konfiguration anzugeben, das ohne weiteres auch in Flip-Chip-Technik in Schaltnetzteilen einsetzbar ist.
  • Diese Aufgabe wird bei einem Halbleiterbauelement der eingangs genannten Art erfindungsgemäß dadurch gelöst, dass ein weiterer Kontakt im Randbereich des Halbleiterkörpers auf der ersten Hauptoberfläche vorgesehen ist und der Stromfluss von der wenigstens einen aktiven Zone durch den Halbleiterkörper zum hochdotierten Substrat, dann durch das hochdotierte Substrat im wesentlichen parallel zu der ersten bzw. zweiten Hauptoberfläche und schließlich zurück durch den Randbereich des Halbleiterkörpers zum weiteren Kontakt bzw. umgekehrt führt.
  • Bei dem erfindungsgemäßen Halbleiterbauelement wird so der Randbereich außerhalb der Raumladungszone für den Stromfluss ausgenutzt. Der Flächenanteil dieses Randbereiches am gesamten Halbleiterbauelement ist um so größer, je kleiner der entsprechende Chip ist.
  • Die Ausnutzung des Randbereiches außerhalb der Raumladungszone für den Stromfluss ist insbesondere bei Kompensationsbauelementen vorteilhaft, da hier im Gegensatz zum Zellenfeld, in welchem zur Aufnahme der Sperrspannung erforderliche p-leitende Säulen in einem n-leitenden Halbleiterkörper bzw. n-leitende Säulen in einem p-leitenden Halbleiterkörper nicht zur Stromleitung beitragen, der volle Querschnitt des Randbereiches für den Stromfluss zur Verfügung steht. Auch haben vertikale Kompensationsbauelemente eine relativ hohe Dotie rung der die Sperrspannung aufnehmenden Schicht, welche deutlich über der Dotierung (typischerweise ein Faktor 10) liegt, welche für konventionelle Bauelemente der gleichen Spannungsklasse verwendet wird.
  • Darüber hinaus stellt der Randbereich mit seinen floatenden, beispielsweise p-leitenden Säulen eine hochohmige Barriere für den Stromfluß dar, so dass oberflächennahe Ströme, die zum Beispiel zu einer Schädigung des Gateoxids führen können, sicher unterbunden werden.
  • Es ist zu erwarten, dass zukünftige Kompensationsbauelemente in ihrer die Sperrspannung aufnehmenden Schicht eine noch höhere Dotierung als derzeit und damit ein kleineres Produkt aus Einschaltwiderstand Ron und aktiver Chipfläche A ("Ron·A") haben. Dies bedeutet aber, dass die aktive Chipfläche A abnimmt, während die Fläche für Gatepad und Randbereich gleich bleibt. Das erfindungsgemäße Halbleiterbauelement nützt in optimaler Weise den sonst "inaktiven" Randbereich für die Stromrückführung zur ersten Hauptoberfläche aus.
  • Bei dem erfindungsgemäßen Halbleiterbauelement wird in vorteilhafter Weise für den Stromfluss der Randbereich des Chips ausgenutzt, also Chipgebiete, die aus fertigungstechnischen Gründen erforderlich und zwangsläufig vorhanden sind, wie beispielsweise Gebiete, die als Chipping-Stopper, Ritzrahmen mit Justagestrukturen usw. dienen. Gegebenenfalls kann auch der Chipbereich zwischen einem Channel-Stopper und dem Ritzrahmen erweitert werden, um so eine niederohmige Verbindung zum oberflächenseitigen weiteren bzw. Drainkontakt zu erzielen.
  • Die vorliegende Erfindung ist insbesondere auf Halbleiterbauelemente mit kleinen Chips anwendbar, welche einen hohen Randanteil im Vergleich zur aktiven Chipfläche haben.
    •
  • Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
  • 1 eine Schnittdarstellung durch einen erfindungsgemäßen MOS-Transistor in Flip-Chip-Technik,
  • 2 eine Schnittdarstellung durch einen erfindungsgemäßen MOS-Kompensationstransistor in Flip-Chip-Technik, und
  • 3 eine Schnittdarstellung durch einen herkömmlichen Vertikal-MOS-Transistor.
  • 3 ist bereits eingangs erläutert worden. In den Figuren werden einander entsprechende Bauteile mit den gleichen Bezugszeichen versehen.
  • Die angegebenen Leitfähigkeitstypen können selbstverständlich auch jeweils umgekehrt sein. Das heißt, n-leitende Bereiche können durch p-leitende Bereiche ersetzt werden, wenn anstelle von p-leitenden Bereichen n-leitende Bereiche eingesetzt werden.
  • 1 zeigt auf einem n+-leitenden, ungedünnten Siliziumsubstrat 1 eine n-leitende epitaktische Siliziumschicht 2, in die p-leitende Wannen 3 mit n+-leitenden Sourcezonen 4 eingebracht sind.
  • Bei dem in 1 dargestellten Ausführungsbeispiel der Erfindung ist eine n+-leitende Zone 11, die durch Ionenimplantation mit Arsen hergestellt ist, in der Nähe eines Randes 9 des Halbleiterchips aus dem Substrat 1 und der epitaktischen Schicht 2 in einem Randbereich 15 vorgesehen. Eine Zone mit höherer n-Dotierung kann sich gegebenenfalls auch tiefer in die epitaktische Schicht 2 erstrecken und beispielsweise mit Phosphor dotiert sein, wie dies durch eine Strichpunktlinie 16 angedeutet ist. Diese Zone kann gegebenenfalls bis zu dem Siliziumsubstrat 1 reichen.
  • In eine nicht näher dargestellte Isolierschicht 6 aus beispielsweise Siliziumdioxid und/oder Siliziumnitrid sind wieder wie beim Stand der Technik Gateelektroden 7 und im Randbereich 15 Feldplatten 8 eingebracht.
  • Die Sourcemetallisierung 5 ist zusammenhängend gestaltet, wobei in einem schmalen Bereich ein Sourcering 5' (eigentlich Halbring) entsteht, so dass eine Gateelektrode 7' insgesamt von der Sourcemetallisierung 5 und dem Sourcering 5' umgeben ist. Das heißt, die gesamte ringförmige Struktur der Sourceelektrode wird durch den Sourcering 5' und die Sourcemetallisierung 5 gebildet.
  • Wesentlich an der vorliegenden Erfindung ist nun, dass sich eine Drainmetallisierung 13 auf der gleichen Oberflächenseite wie die Sourcemetallisierung 5 bzw. der Sourcering 5' befindet, so dass für den gezeigten MOS-Transistor die Flip-Chip-Technik anwendbar ist, bei der der MOS-Transistor mit seiner nach unten gerichteten Oberseite auf eine Leiterplatte mit Leiterbahnen 18, 19, 20 mittels beispielsweise Lötverbindungen bzw. Lotkugeln 21, 22 und 23 für die Sourcemetallisierung 5 bzw. die Gateelektrode 7' bzw. die Drainmetallisierung 13 aufgebracht werden kann. Der Stromfluss (vgl. die Strichpfeile 14) führt hier von den Sourcezonen 4 über die p-leitenden Wannen 3 im Zellenbereich durch die n-leitende epitaktische Siliziumschicht 2 zu dem n+-leitenden Siliziumsubstrat 1, dann im wesentlichen parallel zu den beiden Hauptoberflächen des Halbleiterchips in den Randbereich 15 und in diesem Randbereich 15 zurück zu der n+-leitenden Zone 11 durch die n-leitende epitaktische Siliziumschicht 2.
  • Bei der Erfindung wird so in neuartiger Weise der Randbereich 15 für den Stromfluss ausgenutzt.
  • Der Kontakt zur Drainmetallisierung 13 im Randbereich 15 erfolgt über ein entsprechendes Kontaktloch 24 bzw. mehrere Kontaktlöcher und die n+-leitende Zone 11, die zusammen mit den Sourcezonen 4 zur Erzielung eines ohmschen Kontaktes in die epitaktische Schicht 2 eingebracht wird. Wie für die Sourcezonen 4 kann hierzu eine Ionenimplantation mit Arsen angewandt werden, so dass die gleiche Arsen-Implantation für die Zone 11 und für die Sourcezonen 4 im Zellenfeld herangezogen wird.
  • Die p-leitenden Wannen 4 im Zellenfeld können beispielsweise durch Implantation von Bor gebildet werden. Bei dieser Bor-Implantation im Zellenfeld muss selbstverständlich der Randbereich 15, in welchem später die Zone 11 gebildet wird, abgeschattet werden. Möglich ist dies durch eine eigene Phototechnik oder durch eine Gateelektrode aus polykristallinem Silizium oder durch das zuerst gebildete Siliziumdioxid (Erstoxid), wobei sodann mittels einer eigenen Phototechnik nach der Implantation von Bor eine Strukturierung für die Gateelektrode bzw. das Erstoxid durchgeführt wird.
  • Die Kontaktlöcher 24 werden zweckmäßigerweise entlang der gesamten Außenkante des Halbleiterchips aus dem Siliziumsubstrat 1 und der epitaktischen Schicht 2 also längs des Randes 9 im Randbereich 15 gebildet. Das Aufsetzen des Halbleiterchips auf die Lotkugeln 23 kann dann beispielsweise in den vier Ecken des Chips auf die Leiterplatte 17 erfolgen (vgl. Ecke 28 in 1).
  • Bei dem erfindungsgemäßen Halbleiterbauelement wird in vorteilhafter Weise für den Stromfluss der zur Verfügung stehende Querschnitt im Randbereich 15 ausgenutzt. Dieser Randbereich 15 ist aus fertigungstechnischen Gründen wie Chipping-Stopper, Ritzrahmen mit Justagestrukturen usw., ohnehin vorhanden und kann so zweckmäßig eingesetzt werden.
  • Soll das Bauelement für die Flip-Chip-Technik eingesetzt werden, müssen alle Oberflächenmetallisierungen lötfähig ausgeführt werden. Dies ist beispielsweise durch einen weiteren galvanischen Überzug 27 der Aluminiummetallisierung (5, 7', 13) mit Kupfer oder Nickel oder durch Einsatz einer Mehrschichtmetallisierung möglich.
  • Vorteilhafte Anwendungen der Erfindung bestehen in MOS-Transistoren, MOS-Bauelementen in Kompensationstechnik und IGBTs. Ein Beispiel hierfür wird noch anhand der 2 erläutert werden.
  • Bei dem erfindungsgemäßen Halbleiterbauelement kann der Abstand zwischen dem aktiven Zellenbereich, also der zum Rand 9 nächstgelegenen Wanne 4 und diesem Rand 9 etwa 50–150 μm betragen. Sind die Chips rechteckförmig bzw. quadratisch, so kann der Krümmungsradius an den Ecken etwa 150 μm aufweisen. Bei einem 800 V-Transistor mit beispielsweise 0,3 mm2 aktiver Chipfläche beträgt der Randanteil 0,5 mm2, so dass der Randanteil größer als die aktive Chipfläche ist.
  • 2 zeigt als weiteres Ausführungsbeispiel der Erfindung eine Schnittdarstellung eines MOS-Transistors in Kompensationstechnik. Hier sind zusätzlich zu dem Ausführungsbeispiel von 1 noch p-leitende Zonen 26 und p-leitende Säulen 25 in die epitaktische Schicht 2 eingelagert, so dass im Gebiet der p-leitenden Säulen 25 ein nahezu intrinsisches bzw. eigenleitendes Gebiet entsteht, das eine Rasterung von 1/2 hat, wobei hier insgesamt die p-Ladungsträger und die n-Ladungsträger einander praktisch aufheben.
  • Bei einem solchen Kompensationsbauelement ist die Erfindung besonders vorteilhaft anwendbar, da im Randbereich 15 der volle Querschnitt ohne p-leitende Gebiete für die Stromleitung zur Verfügung steht.
    • 1
    n+-leitendes Halbleitersubstrat
    2
    n-leitende epitaktische Schicht
    3
    p-leitende Wannenzone
    4
    n+-leitende Sourcezone
    5, 5'
    Sourcemetallisierung
    6
    Isolierschicht
    7, 7'
    Gateelektrode
    8
    Feldplatte
    9
    Rand
    10
    n-leitende Zone
    11
    n+-leitende Zone
    12
    Randmetallisierung
    13
    Drainelektrode
    14
    Strichpfeile für Stromfluss
    15
    Randbereich
    16
    n-leitender höher dotierter Bereich
    17
    Leiterplatte
    18
    Leiterbahn
    19
    Leiterbahn
    20
    Leiterbahn
    21
    Lotkugel
    22
    Lotkugel
    23
    Lotkugel
    24
    Kontaktloch
    25
    p-leitende Säulen
    26
    p-leitende Zonen
    27
    galvanischer Übergang
    28
    Chipecke

Claims (10)

  1. Halbleiterbauelement in Drain-up-Konfiguration mit einem Halbleiterkörper (1, 2), der in einer ersten Hauptoberfläche wenigstens eine erste mit einem Kontakt (5) versehene aktive Zone (3, 4) aufweist und angrenzend an eine zweite, zur ersten Hauptoberfläche gegenüberliegende Hauptoberfläche ein hochdotiertes Substrat (1) hat, dadurch gekennzeichnet, dass ein weiterer Kontakt (13) im Randbereich (15) des Halbleiterkörpers (1, 2) auf der ersten Hauptoberfläche vorgesehen ist und der Stromfluss von der wenigstens einen aktiven Zone (3, 4) durch den Halbleiterkörper (2) zum hochdotierten Halbleitersubstrat (1), dann durch das hochdotierte Halbleitersubstrat (1) parallel zu der ersten bzw. zweiten Hauptoberfläche und schließlich zurück durch den Randbereich (15) des Halbleiterkörpers (2) zum weiteren Kontakt (13) bzw. umgekehrt führt.
  2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass der Halbleiterkörper (2) Kompensationsgebiete (24, 25) des zum Halbleiterkörper (2) entgegengesetzten Leitungstyps enthält.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass im Halbleiterkörper (2) unterhalb des weiteren Kontaktes (13) eine hochdotierte Zone (11) des gleichen Leitungstyps wie der Halbleiterkörper (2) vorgesehen ist.
  4. Halbleiterbauelement nach Anspruch 3, dadurch gekennzeichnet, dass unterhalb der hochdotierten Zone (11) eine weitere hochdotierte Zone (16) des gleichen Leitungstyps wie der Halbleiterkörper (2) vorgesehen ist.
  5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass im Randbereich (15) in eine auf der ersten Hauptoberfläche des Halbleiterkörpers (2) vorgesehenen Isolierschicht (6) Feldplatten (8) eingelagert sind.
  6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Halbleiterbauelement eine lötfähige Metallisierung (27) besitzt.
  7. Halbleiterbauelement nach Anspruch 6, dadurch gekennzeichnet, dass er weitere Kontakt (13) als Drainkontakt in den vier Ecken des Halbleiterkörpers (2) vorgesehen ist.
  8. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der Randbereich (15) eine Breite von 50 bis 150 μm hat.
  9. Halbleiterbauelement nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass es ein MOS-Transistor oder ein IGBT ist.
  10. Halbleiterbauelement nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass es flip-chip-montiert ist.
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