DE10057026A1

DE10057026A1 - Einrichtung und Verfahren zur digitalen Erzeugung von äquidistanten synchronen frequenzvervielfachten Takten

Info

Publication number: DE10057026A1
Application number: DE10057026A
Authority: DE
Inventors: Oswald Kaesdorf; Dietmar Wanner
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 2000-11-17
Filing date: 2000-11-17
Publication date: 2002-05-29
Anticipated expiration: 2020-11-18
Also published as: DE10057026C2; US20020061083A1; US6885717B2

Abstract

Zur Vermeidung von pulsierenden Taktmustern bei synchronen untergeordneten Taktsignalen (u) einer Empfangseinheit (2) auf ein globales Synchronisationssignal (S) wird nach der Erfindung eine exakte Gleichverteilung der von einer PLL (6) ermittelten Korrektur auf die untergeordneten Taktsignale (u) vorgenommen, indem ein Phasenregelwert (A) durch die Anzahl (n) der untergeordneten Taktsignale dividiert (18) wird. Durch Division mittels einer sukzessiven Addition wird der Realisierungsaufwand in Hardware (ASIC) in Grenzen gehalten und dabei werden trotz der notwendigen zeitlichen Dauer einer solchen Division Zeitkonflikte mit in Echtzeit erzeugten untergeordneten Taktsignalen (u) erfolgreich vermieden. Indem auch ein Divisionsrest gleichmäßig verteilt wird, lässt sich die Synchronität weiter steigern. Die Erfindung schlägt eine besonders effektive Realisierung dieser Division mit anschließender Rundung (19) für einen Echtzeiteinsatz vor.

Description

Die vorliegende Erfindung bezieht sich auf ein Synchronisier verfahren für eine Empfangseinheit, wobei der Empfangseinheit von einer Sendeeinheit zyklisch ausgesandte Synchronisations signale übermittelt werden, wobei die Empfangseinheit die Synchronisationssignale einem Taktgeber über einen Phasenreg ler einer phasenverriegelten Schleife zuführt, wobei der Taktgeber zwischen zwei Synchronisationssignalen eine Anzahl von untergeordneten Taktsignalen ausgibt, wobei der Phasen regler beim Empfang der Synchronisationssignale momentane Phasenfehler ermittelt und den Taktgeber anhand eines Phasen regelwertes derart nachregelt, dass der Taktgeber zwischen zwei Synchronisationssignalen eine Sollanzahl von unterge ordneten Taktsignalen synchron ausgibt, sowie eine hiermit korrespondierende Empfangseinheit und ein korrespondierendes Kommunikationssystem.

Derartige Synchronisierverfahren und die korrespondierenden Empfangseinheiten sind allgemein bekannt. Sie werden unter anderem in Feldbussystemen, z. B. dem PROFIBUS, eingesetzt. Solche Feldbussyteme sind verteilte Steuerungssysteme, die in der Regel eine Sendeeinheit (Kopfbaugruppe, Busmaster) und eine Vielzahl von Empfangseinheiten (Slaves) aufweisen. Die Ansteuerung der einzelnen Slavebaugruppen geschieht in der Regel dadurch, dass die Sendeeinheit den Empfangseinheiten ein Befehlstelegramm übermittelt. Bei Empfang des Befehlste legramms geben die Empfangseinheiten Sollwerte an eine ge steuerte technische Anlage aus, die ihnen zuvor von der Sen deeinheit übermittelt worden sind. Gleichzeitig lesen sie Istwerte von der gesteuerten technischen Anlage ein, welche sie nachfolgend an die Sendeeinheit übermitteln. Die Sende einheit errechnet dann neue Sollwerte, die sie den einzelnen Empfangseinheiten übermittelt, so dass diese für das nächste Befehlstelegramm bereit sind.

Die Befehlstelegramme werden von der Sendeeinheit zeitlich äquidistant gesendet. Aus den Befehlstelegrammen sind daher Synchronisationssignale ableitbar, mittels derer die Emp fangseinheiten mit der Sendeeinheit synchronisierbar sind.

In der Praxis verbleibt zwischen dem Übermitteln der einge lesenen Istwerte an die Sendeeinheit und dem Übermitteln der Sollwerte an die Empfangseinheiten einerseits und dem Über mitteln des nächsten Befehlstelegramms andererseits ein zeit licher Spielraum. Dieser wird in der Regel für sogenannte azyklische Telegramme genutzt. Hierbei kann es geschehen, dass aufgrund von Verzögerungen durch die azyklischen Tele gramme einzelne Befehlstelegramme verspätet gesendet werden. Der Empfang derart verspätet gesendeter Befehlstelegramme be wirkt eine fehlerhafte Nachsynchronisation der Empfangs einheiten. Bei vielen Anwendungen ist diese fehlerhafte Nachsynchronisation unkritisch.

Bei zeitkritischen Anwendungen hingegen, insbesondere bei der Kopplung interpolierender Antriebsachsen, ist eine derartige fehlerhafte Nachsynchronisation nicht tolerierbar. Zu deren Vermeidung ist daher der eingangs beschriebene Phasenregler vorgeschlagen worden. Um eine hinreichende Genauigkeit der Synchronisierung mit der Sendeeinheit zu erreichen, ist vor geschlagen worden, dass der Phasenregler ein PI-Regler ist (vgl. dazu die deutsche Patentanmeldung DE 199 32 635.5).

Der Phasenregler der phasenverriegelten Schleife (PLL) gene riert im wesentlichen aus einem beispielsweise über das Feld bussystem empfangenen Synchronisationssignal, welches mit Störungen behaftet ist, ein stabiles Taktsignal.

In der vorliegenden Erfindung kommt in diesem Zusammenhang insbesondere der Tatsache Bedeutung zu, dass die Perioden dauer des Taktsignals auf dem Feldbussystem auf Grund von Quarzdriften von der aus Sicht der PLL erwarteten Perioden dauer des Taktsignals abweicht. Die PLL muss daher ständig ihre eigenen erzeugten Takte mit Korrekturen versehen, damit sie synchron zu dem Synchronisationssignal der Sendeeinheit bleibt.

Das Synchronisationssignal wird außerdem mittels der PLL in eine feste Anzahl von höherfrequenteren untergeordneten Tak ten unterteilt. Diese untergeordneten Takte werden mit einer eingestellten Periodendauer erzeugt. Um jedoch eine Synchro nität dieser untergeordneten Takte zum übergeordneten Syn chronisationssignal sicherzustellen, wird die von der PLL er mittelte Korrektur, die im wesentlichen durch die Auswirkun gen der Quarzdriften bestimmt wird, herkömmlicherweise der Einfachheit halber vollständig in dem ersten dieser unterge ordneten Takte je Synchronisationssignal korrigiert. Daraus ergibt sich ein pulsierendes Taktmuster bei den untergeordne ten Taktsignalen.

Ein Beispiel für diese herkömmliche Vorgehensweise ist in Fig. 4 anhand eines Zeitdiagramms gezeigt, in dem über die Zeit t das Synchronisationssignal S und das untergeordnete Taktsig nal u aufgetragen sind. Das Synchronisationssignal S ist in diesem Fall länger als von der PLL erwartet. Das untergeord nete Taktsignal u wird mit einer vielfachen Frequenz n er zeugt, woraus Intervalle a resultieren. Dabei beschreibt a die nominelle Periode der untergeordneten Taktsignale u. Nur das erste Intervall a der im Beispiel n untergeordneten Takt signale wird entsprechend um einen notwendigen Korrekturwert A1 des Phasenreglers verlängert. In diesem Fall gilt: A1 < 0.

In Fig. 5, welche den gleichen prinzipiellen Aufbau besitzt, ist der Fall gezeigt, wenn das Synchronisationssignal S kür zer ist als von der PLL erwartet. Dann wird nur das erste Intervall a der im Beispiel n untergeordneten Taktsignale u entsprechend um einen notwendigen Korrekturwert A2 des Pha senreglers verkürzt. In diesem Fall gilt: A2 < 0.

Bei zeitkritischen Anwendungen hingegen, insbesondere bei der Kopplung bereits erwähnten interpolierender Antriebsachsen, ist dieses Resultat mit pulsierenden Taktmustern kritisch. Die Genauigkeit bzw. Präzision von zueinander interpolieren den und synchron betriebenen Achsen, z. B. in numerisch ge steuerten Werkzeugmaschinen oder Robotern, hängt von der Ge nauigkeit der erzeugten Takte ab.

Um hier die höchstmögliche Genauigkeit zu erzielen, ist es notwendig, dass die untergeordneten Taktsignale u genauso wie die Synchronisationssignale S zueinander äquidistant sind. Ein solcher vorteilhaftes Resultat ist anhand der Fig. 6 ge zeigt, welche die gleichen Signale darstellt, die in Fig. 4 und 5 gezeigt sind, nunmehr jedoch mit äquidistanten Inter vallen a*, welche von der nominellen Periodendauer a in der Regel abweichen.

In vielen Anwendungsfällen stellen die untergeordneten Takt signale z. B. den Stromreglertakt von Antrieben dar. Äquidis tante Takte wirken sich dabei unmittelbar auf die "Laufruhe" der Antriebe aus.

Aufgabe der vorliegenden Erfindung ist es daher, ein Synchro nisierverfahren der eingangs beschrieben Art so weiterzubil den, dass Empfangseinheiten äquidistante untergeordnete Takte generieren können.

Gemäß der vorliegenden Erfindung wird diese Aufgabe gelöst, indem das eingangs beschriebene Synchronisierverfahren erwei tert wird, indem

- der Phasenregler den Taktgeber so nachregelt, dass die vom Taktgeber zwischen zwei Synchronisationssignalen erzeugten untergeordneten Taktsignale im wesentlichen äquidistant zueinander sind, indem
- der ermittelte momentane Phasenregelwert nahezu gleichmäßig auf die untergeordneten Taktsignale verteilt wird, wobei
- ein jeweiliger Korrekturwert für jedes untergeordnete Takt signal durch Division des momentanen Phasenregelwertes durch die Sollanzahl von untergeordneten Taktsignalen ermittelt wird.

Die Erfindung löst das angegebene technische Problem somit durch eine exakte Gleichverteilung des von der PLL ermittel ten Phasenregelwertes auf die untergeordneten Taktsignale, d. h. dass der Phasenregelwert durch die Anzahl der unterge ordneten Taktsignale dividiert wird.

Dabei hat es sich für eine Hardware-Realisierung als beson ders vorteilhaft herausgestellt, wenn die Division durch eine sukzessive Addition erfolgt, wobei gezählt wird, wie oft die Sollanzahl von untergeordneten Taktsignalen als Divisor in den momentanen Phasenregelwert als Dividend passt. Dadurch wird ein äußerst effektives zeitliches Verhalten der Synchro nisierung erreicht.

Anders als bei einer Software-Realisierung, wo eine Division einfacher und genauer durchgeführt werden kann und Rundungs ergebnisse gleichmäßig auf die verfügbaren Takte verteilt und abgearbeitet werden können (z. B. in einem Feld/Array), ist dies bei einer Hardwarelösung (z. B. mit einem anwendungsspe zifischen integrierten Schaltkreis ASIC) nicht ohne weiteres möglich. Bei einer Hardwarelösung stellt sich nämlich das Problem, dass grundsätzlich die Dauer des Zählens von der durchzuführenden Division abhängt und damit in zeitlichen Konflikt mit den gleichzeitig, d. h. zeitlich parallel zu er zeugenden untergeordneten Taktsignalen kommen kann, wenn die Division nicht rechtzeitig abgeschlossen wird.

Durch die beschriebene Art der Division nach der Erfindung ist dies jedoch ausgeschlossen, da die Division nur dann be sonders viele Rechentakte benötigt, wenn die Korrektur bei den untergeordneten Taktsignalen erst sehr spät erfolgen muss. Eine Hardwarelösung besitzt zudem Vorteile gegenüber einer Softwarelösung, weil in der Regel untergeordnete Takt signale mit sehr kurzen Zeiten im Bereich von z. B. 125 µs, 62,5 µs, 31,25 µs zu erzeugen sind, was eine sehr hochpriore Softwaretask erfordert, die sich mit Hardwarebelangen (Takt erzeugung) auseinandersetzen muss. Dies ist ungünstig, wes halb eine Hardwarelösung zu bevorzugen ist.

Um ein möglichst gleichmäßiges Taktmuster der untergeordneten Taktsignale zu erreichen, empfiehlt es sich, eventuelle Divi sionsreste ebenfalls nahezu gleichmäßig auf die untergeordne ten Taktsignale zu verteilen.

Dies lässt sich auf besonders effektive Weise realisieren, indem die Division bis zur ersten Nachkommastelle durchge führt wird und das Ergebnis auf einen ganzzahligen Korrektur wert gerundet wird.

Dabei hat es sich als besonders günstig erwiesen, wenn

- die Division durch sukzessive Addition um ein Bit verscho ben durchgeführt wird, indem eine Multiplikation mit dem Wert Zwei erfolgt, und
- anhand des Ergebnisses entschieden wird, ob aufgerundet oder abgerundet wird, indem
- die letzte den Dividend eventuell überschreitende Addition ohne Verschiebung um ein Bit wiederholt wird und
- bei Überschreitung des Dividenden der ermittelte Wert abgerundet wird oder andernfalls aufgerundet wird.

Nach einer weiteren vorteilhaften Ausgestaltung des Synchro nisierverfahrens nach der Erfindung wird zwischen zwei Syn chronisationssignalen nach jedem erzeugten untergeordneten Takt für den nächsten zu erzeugenden untergeordneten Takt die Division mit dem um den vorherigen Korrekturwert verminderten Phasenkorrekturwert als Dividend und die um den Wert eins verminderte Anzahl von untergeordneten Takten als Divisor durchgeführt.

Besonders effektiv lässt sich die phasenverriegelte Schleife dabei realisieren, indem der Phasenregler die momentanen Pha senfehler zu einem Integrationswert aufintegriert, wobei ein Integrationsbruchteil kleiner als eins ist, und der Integra tionswert zur Erzeugung von Phasenregelwerten als Dividend dient.

Um eine möglichst schnelle Ausregelung eines Phasenfehlers zu erreichen, kann erfindungsgemäß der Phasenregler die momenta nen Phasenfehler zu einem Proportionalwert ausregeln, wobei ein Proportionalbruchteil kleiner als eins ist, und der Pro portionalwert ebenfalls zur Erzeugung von Phasenregelwerten als Dividend dient.

Dies gilt vor allem dann, wenn der Proportionalbruchteil grö ßer als der Integrationsbruchteil ist.

Indem innerhalb des Taktgebers ein Taktgenerator Primärtakt signale erzeugt, die einem Frequenzteiler zugeführt werden, der ausgangsseitig heruntergeteilte Primärtaktsignale als un tergeordnete Taktsignale ausgibt, kann darüber hinaus er reicht werden, dass alle zwischen dem Taktgeber und dem Takt signalzähler angeordneten Komponenten ebenfalls phasenrichtig synchronisiert werden.

Besonders vorteilhaft lässt sich die Erfindung damit in Form einer Erzeugung von untergeordneten Taktsignalen und einer nahezu gleichmäßigen Verteilung eines momentanen Phasenregel wertes auf die untergeordneten Taktsignale in Echtzeit reali sieren.

Gemäß der Erfindung wird die eingangs gestellte Aufgabe auch mit einer Empfangseinheit sowie mit einem Kommunikationssys tem mit mindestens einer Sendeeinheit und einer Mehrzahl von solchen Empfangseinheiten zur Durchführung eines Synchroni sierverfahrens nach der vorangehend beschriebenen Art gelöst.

Weitere Vorteile und Details der Erfindung ergeben sich aus der nachfolgenden Beschreibung eines vorteilhaften Ausfüh rungsbeispiels und in Verbindung mit den Figuren. Dabei sind Elemente mit gleicher Funktionalität mit den gleichen Bezugs zeichen gekennzeichnet. Es zeigen in Prinzipdarstellung:

Fig. 1 ein verteiltes Steuerungssystem,

Fig. 2 eine Empfangseinheit,

Fig. 3 eine phasenverriegelte Schleife mit digitaler Er zeugung von äquidistanten synchronen frequenzver vielfachten Takten,

Fig. 4 ein Zeitdiagramm mit herkömmlicher synchroner Takt generierung mit längerem Synchronisationssignal als von der PLL erwartet,

Fig. 5 ein Zeitdiagramm mit herkömmlicher synchroner Takt generierung mit kürzerem Synchronisationssignal als von der PLL erwartet,

Fig. 6 ein Zeitdiagramm der gewünschten äquidistanten syn chronen Taktgenerierung,

Fig. 7 ein Blockschaltbild des Taktgenerators aus Fig. 3 mit erfindungsgemäßer Divisionsbildung,

Fig. 8 ein Zeitdiagramm mit erfindungsgemäßem zeitlichen Verhalten für eine äquidistante synchrone Taktgene rierung mit längerem Synchronisationssignal als von der PLL erwartet,

Fig. 9 ein Zeitdiagramm mit erfindungsgemäßem zeitlichen Verhalten für eine äquidistante synchrone Taktgene rierung mit kürzerem Synchronisationssignal als von der PLL erwartet,

Fig. 10 ein erstes Beispiel des zeitlichen Ablaufs bei Rea lisierung der Divisionsbildung durch sukzessive Ad dition,

Fig. 11 ein zweites Beispiel des zeitlichen Ablaufs bei Re alisierung der Divisionsbildung durch sukzessive Addition und

Fig. 12 ein Blockschaltbild einer technischen Realisierung der Divisionsbildung nach der Erfindung.

Gemäß Fig. 1 weist ein verteiltes Steuerungssystem eine Sende einheit 1 und Empfangseinheiten 2 auf, die über ein Bussystem 3 miteinander verbunden sind. Die Sendeeinheit 1 sendet zy klisch Telegramme an die Empfangseinheiten 2, welche entspre chend auf die empfangenen Telegramme reagieren. Beispielswei se lesen die Empfangseinheiten 2 von einer gesteuerten tech nischen Anlage bzw. Applikation 4 Eingangsgrößen ein und ge ben Ausgangsgrößen an die technische Anlage bzw. Applikation 4 aus. Dies ist in Fig. 1 durch die Pfeile zwischen den Emp fangseinheiten 2 und der technischen Anlage/Applikation 4 an gedeutet.

Die Kommunikation zwischen der Sendeeinheit 1 und den Emp fangseinheiten 2 erfolgt in der Regel nach folgendem, zyk lisch abgearbeiteten Schema:
Zunächst übermittelt die Sendeeinheit 1 den Empfangseinheiten 2 Ausgangsgrößen, die an die technische Anlage/Applikation 4 ausgegeben werden sollen. Dann übermittelt sie ein Befehls telegramm an die Empfangseinheiten 2. Bei Übermittlung des Befehlstelegramms geben die Empfangseinheiten 2 die Ausgangs größen an die technische Anlage 4 aus und lesen Eingangsgrö ßen von der technischen Anlage 4 ein. Sodann werden die ein gelesenen Eingangsgrößen von der Sendeeinheit 1 abgefragt.

Im Idealfall wird das obenstehende Schema streng zyklisch und zeitlich streng äquidistant abgearbeitet. Insbesondere die Befehlstelegramme können daher als Synchronisationssignale S verwendet werden bzw. aus den Befehlstelegrammen Synchronisa tionssignale S abgeleitet werden. Mittels der Synchronisati onssignale S können sich dann die Empfangseinheiten 2 mit der Sendeeinheit 1 synchronisieren.

Die von den Empfangseinheiten 2 empfangenen Synchronisations signale werden gemäß Fig. 2 und 3 über einen Busanschlussbau stein 2' einem Phasenregler 5 einer phasenverriegelten Schleife 6 zugeführt. Die phasenverriegelte Schleife 6 weist einen Taktgeber 7 auf. Innerhalb des Taktgebers 7 erzeugt ein Taktgenerator 8 Primärtaktsignale p, die einem Frequenzteiler 9 zugeführt werden. Ausgangsseitig gibt der Frequenzteiler 9 die heruntergeteilten Primärtaktsignale als untergeordnete Taktsignale u aus. Die Taktsignale werden einem Taktsignal zähler 10 zugeführt, welcher dann ein Signal Z erzeugt.

Bei idealer Regelung des Frequenzteilers 9 gibt der Taktgeber 7 zwischen zwei Synchronisationssignalen S exakt eine Sollan zahl n von Taktsignalen aus, so dass Z und das Synchronisa tionssignal S synchron sind. In der Regel gibt der Taktgeber 7 aber eine Anzahl n von untergeordneten Taktsignalen u aus, so dass das Signal Z gegenüber dem Synchronisationssignal S einen Phasenfehler aufweist. Der Phasenregler 5 ermittelt da her beim Empfang der Synchronisationssignale S und Z den mo mentanen Phasenfehler z und regelt dann den Taktgeber 7 der art nach, dass er zwischen zwei Synchronisationssignalen S die Sollanzahl n von untergeordneten Taktsignalen u synchron ausgibt, d. h. so dass Z und S synchron werden. Dies geschieht wie folgt:
Vor Beginn der Synchronisation, also vor der Ermittlung des ersten momentanen Phasenfehlers z, wird zunächst von einer Steuereinheit 11 einer Ansteuereinheit 12 ein Startsignal vorgegeben. Diese steuert daraufhin den Taktgenerator 8 des Taktgebers 7 an. Wenn der Taktsignalzähler 10 die Sollanzahl n von Taktsignalen gezählt hat, übermittelt der Taktsignalzähler 10 ein Signal an die Ansteuereinheit 12. Diese hält daraufhin den Taktgenerator 8 wieder an. Die phasenverrie gelte Schleife 6 ist dadurch sozusagen "vorgespannt". Beim Empfang des nächsten Synchronisationssignals S, das ebenfalls an die Ansteuereinheit 12 übermittelt wird, startet diese dann den Taktgenerator 8 wieder. Dadurch wird der Taktsignal zähler 10 neu hochgezählt.

Das Erreichen der Sollanzahl n sowie das Eintreffen des nächsten Synchronisationssignals S wird an einen Primärtakt zähler 13 gemeldet. Beim Eintreffen des ersten dieser beiden Signale wird der Primärtaktzähler 13 gestartet, beim Eintref fen des zweiten der beiden Signale gestoppt. Der (vorzeichen behaftete) Zählerstand des Primärtaktzählers 13 ist somit ein direktes Maß für den Fehler zwischen der Taktung des Taktge bers 7 bzw. dem Signal Z und der Periodizität der Synchroni sationssignale S.

Beim Empfang des ersten Synchronisationssignals S nach dem Wiederstarten des Taktgebers 7 wird der Zählerstand des Pri märtaktzählers 13 an die Steuereinheit 11 übermittelt. Diese errechnet daraus einen Korrekturwert für die Ansteuerung des Frequenzteilers 9 und gibt diesen Korrekturwert direkt dem Phasenregler 5 vor. Dadurch wird der beim ersten Synchronisa tionszyklus detektierte momentane Phasenfehler z zumindest im wesentlichen ausgeregelt.

In den weiteren Synchronisationszyklen wird der Primärtakt zähler 13 stets in Abhängigkeit vom Synchronisationssignal S und dem Erreichen der Sollanzahl n (d. h. dem Signal Z) ge steuert. Beim Eintreffen des ersten dieser beiden Signale wird der Primärtaktzähler 13 gestartet und beim Eintreffen des zweiten dieser beiden Signale gestoppt. Der Zählerstand des Primärtaktzählers 13 wird einem Vergleicher 14 zugeführt.

Der Zählerstand des Primärtaktzählers 13 wird betragsmäßig mit einem Maximalfehler verglichen. Wenn der Zählerstand den Maximalfehler übersteigt, wird ein Auszeitzähler 15 hochge zählt. In diesem Fall wird an den Phasenregler 5 kein Fehler signal ausgegeben. Der Phasenregler 5 behält sein bisheriges Ausgangssignal bei.

In der Regel wird der Primärtaktzähler 13 bei jeder Übermitt lung eines Synchronisationssignals S gestartet bzw. gestoppt. Es ist aber auch möglich, der phasenverriegelten Schleife 6 zusätzlich von der Steuereinheit 11 ein Gültigkeitssignal G zu übermitteln. In diesem Fall wird der Primärtaktzähler 13 nur dann gestartet und gestoppt, wenn das Gültigkeitssignal G anliegt. Es ist ferner möglich, den Primärtaktzähler 13 um einen Phasenversatz bezüglich des Synchronisationssignals S versetzt zu starten und auszuwerten.

Wenn der Phasenregler die momentanen Phasenfehler zu einem Proportionalwert ausregelt, wobei der Proportionalbruch teil kleiner als eins ist, ergibt sich eine schnellere Ausre gelung des Phasenfehlers. Dies gilt insbesondere dann, wenn der Proportionalbruchteil größer als der Integrationsbruch teil ist.

Wenn der Phasenregler den Taktgeber nur dann nachregelt, wenn der Absolutwert des momentanen Phasenfehlers einen Maximal fehler nicht übersteigt, bewirken Verzögerungen der Synchro nisationssignale durch azyklische Telegramme keine fehlerhaf te Nachregelung des Taktgebers.

Wenn bei Übersteigen des Maximalfehlers ein Zähler hochge zählt wird, ist insbesondere ein dauerhafter Fehler der Kom munikation zwischen Sendeeinheit und Empfangseinheit erkenn bar.

Wenn der phasenverriegelten. Schleife von einer Steuereinheit ein Gültigkeitssignal übermittelt wird und das Synchronisier verfahren nur bei Vorliegen des Gültigkeitssignals ausgeführt wird, ist sicherzustellen, dass die Synchronisation auf die richtigen Synchronisationssignale erfolgt.

Wenn innerhalb des Taktgebers ein Taktgenerator Primärtaktsi gnale erzeugt, die einem Frequenzteiler zugeführt werden, der ausgangsseitig die heruntergeteilten Primärtaktsignale als untergeordnete Taktsignale u ausgibt, ist gewährleistet, dass alle zwischen dem Taktgeber und dem Taktsignalzähler angeord neten Komponenten ebenfalls phasenrichtig synchronisiert sind.

Wenn vor der Ermittlung des ersten momentanen Phasenfehlers der Taktgeber die Sollanzahl von Taktsignalen ausgibt, dann angehalten wird und beim Empfang des nächsten Synchronisati onssignals wieder gestartet wird, ergibt sich eine besonders schnelle Synchronisation der Empfangseinheit beim Anlauf.

Wenn beim Empfang des ersten Synchronisationssignals nach dem Wiederstarten des Taktgebers der momentane Phasenfehler zu mindest im wesentlichen ausgeregelt wird und das Aufintegrie ren der momentanen Phasenfehler und das Ausregeln des Inte grationswerts, gegebenenfalls auch das Ausregeln des momenta nen Phasenfehlers, erst ab dem Empfang des zweiten Synchro nisationssignals ausgeführt wird, wird die Synchronisierung zu Beginn des Verfahrens noch weiter beschleunigt.

Bei der Realisierung der Division gemäß der Erfindung ist zu nächst zu berücksichtigen, dass in einem Rechenmittel, z. B. einem anwendungsspezifizierten Schaltkreis ASIC, eine Divi sion im Gegensatz zu Multiplikationen, Additionen, Subtrakti onen nicht in einem Primärtakt p möglich ist. Im Prinzip muss daher eine Division algorithmisch sukzessive ermittelt wer den.

Eine einfache und damit vorteilhafte Möglichkeit ist es, zu zählen, wie oft der Divisor in den Dividend passt. Dies kann beispielsweise wie folgt geschehen für eine Lösung von 15/4:
0 + 4 = 4 < 15 (1. Addition)
4 + 4 = 8 < 15 (2. Addition)
8 + 4 = 12 < 15 (3. Addition)
12 + 4 = 16 < 15 (4. Addition, zu groß)
→ Ergebnis = 3

Die Darstellung nach Fig. 7 zeigt den Aufbau des Frequenztei lers 9 mit einer solchen Divisionsbildung in Form eines Blockschaltbildes als Ausschnitt von Fig. 3. Als Eingangssig nale dienen einem Block 16 zur Divisionsbildung, dessen Auf bau später im einzelnen erläutert wird, der Phasenregelwert A des Phasenreglers 5, die Sollanzahl n der untergeordneten Taktsignale u und die Primärtakte p des Taktgenerators 8. Diesem Block 16 ist der eigentliche Frequenzteiler 9' nachge schaltet, wobei dessen Ausgangssignal auf die Divisionsbil dung 16 rückgekoppelt ist. Dabei dient dem Frequenzteiler 9' ein ermittelter Korrekturwert D, welcher idealerweise dem Quotienten aus Phasenregelwert A und Sollanzahl n entspricht, neben den Primärtakten p und der Periodendauer a als Eingang signal.

Gemäß den zu den Fig. 4, 5 und 6 gemachten Ausführungen muss dabei erfüllt werden:

a.n + A = S (1)

In den Fig. 8 und 9 ist in Anlehnung an die Darstellungen nach Fig. 4 und 5 das zeitliche Verhalten des Frequenzteilers 9' skizziert. In Fig. 8 ist der Fall von Fig. 4 mit erfindungsge mäßem zeitlichen Verhalten für eine äquidistante synchrone Taktgenerierung mit längerem Synchronisationssignal S als von der PLL 6 erwartet dargestellt. Ein vom Phasenregler 5 gelie ferter Phasenregelwert A1 ist größer 0. Durch eine gleichmä ßige Verteilung von A1 auf die Sollanzahl n von untergeordne ten Taktsignalen u wird eine äquidistante Synchronisation er reicht, indem jedes Intervall a jeweils um den Quotienten aus A1 und n verlängert wird. Als Resultat liegen alle n Taktsig nale a* äquidistant innerhalb der tatsächlichen Periodendauer des Synchronisationssignals S verteilt.

Fig. 9 zeigt den mit Fig. 5 korrespondierenden Fall eines Zeit diagramms mit erfindungsgemäßem zeitlichen Verhalten für eine äquidistante synchrone Taktgenerierung mit kürzerem Synchro nisationssignal S als von der PLL 6 erwartet. In diesem Fall ist der vom Phasenregler 5 gelieferte Phasenregelwert A2 kleiner als Null. Es wird ebenfalls jedes Intervall a jeweils um den Quotienten aus A2 und n "verlängert", wobei aufgrund des negativen Wertes von A2 tatsächlich die gewünschte Ver kürzung resultiert. Als Resultat liegen auch in diesem Fall alle n Taktsignale a* äquidistant innerhalb der tatsächlichen Periodendauer des Synchronisationssignals S verteilt.

Die Dauer des Zählens hängt von der durchzuführenden Division ab und kann damit prinzipiell in zeitlichen Konflikt mit den gleichzeitig, d. h. zeitlich parallel zu erzeugenden unterge ordneten Taktsignalen kommen, wenn die Division nicht recht zeitig abgeschlossen wird. Im vorliegenden Fall ist dies je doch ausgeschlossen, da die erfindungsgemäße Division nur dann besonders viele Betriebstakte benötigt, wenn die Korrek tur bei den untergeordneten Taktsignalen erst sehr spät er folgen muss.

Dies soll anhand zweier Beispiele verdeutlicht werden, wobei als Ausgangspunkt angenommen wird, dass ein maximal möglicher Phasenregelwert A = 100 beträgt, und berücksichtigt wird, dass die minimale Anzahl der untergeordneten Taktsignale n = 2 beträgt. Die Division dauert dann maximal 50 Primär takte p und muss als Vorraussetzung kürzer sein als die Periodendauer a des untergeordneten Taktsignals u.

Beispielfall 1

Ein aktueller Phasenregelwert A beträgt 100, die Anzahl n der untergeordneten Taktsignale 4. Die untergeordneten Taktsignale u sind jetzt nominell nur halb so lange wie im Ausgangs punkt beschrieben. Die Korrektur muss also entsprechend früher erfolgen. Dafür dauert die Division aber auch nur halb so lange, nämlich 25 Primärtakte p. Gegenüber einer Anzahl n = 2 müssen mit n = 4 zwar mehr Intervalle a in der gleichen Zeit generiert werden und es steht weniger Zeit bzw. stehen weniger Primärtakte p für die Division zur Verfügung, jedoch werden mit n = 4 größere Zahlen sukzessive aufaddiert, wo durch die Division durch sukzessive Addition entsprechend schneller erfolgen kann. Aus diesem Grund ist die vorgeschla gene Art der Division nach der Erfindung besonders vorteil haft für eine Realisierung in Echtzeit.

Der geschilderte Beispielfall ist in der Fig. 10 veranschau licht, wo das zeitliche Verhalten bei Realisierung der Divi sion durch sukzessive Addition gezeigt ist. Innerhalb jedes ursprünglichen Intervalls a erfolgt die Division durch suk zessive Addition in der Zeit tD, wobei stets tD < a gewähr leistet ist. Es verbleibt stets eine Zeitreserve tx bis zu dem Zeitpunkt, an dem der ermittelte Korrekturwert D = A/n = 25 verarbeitet werden muss.

Auch führt ein geringerer Korrekturwert A < 100 zu einer kür zeren Divisionsdauer als die im vorangehenden zur Verfügung stehenden 25 Primärtakte. Dieser Fall ist also mit dem 1. Beispielfall bereits abgedeckt.

Auch wenn A < 0, d. h. im ungünstigsten Fall -100 beträgt, muss a + A/n = a - 25 zeitlich länger sein als tD, damit tx < 0 zur Verfügung steht.

Beispielfall 2

Ein aktueller Phasenregelwert A beträgt 100, die Anzahl n der untergeordneten Taktsignale 25. Die untergeordneten Taktsig nale u sind jetzt häufiger bzw. hochfrequenter, die Korrektur muss also entsprechend früher erfolgen. Eine höhere Anzahl n von untergeordneten Taktsignalen u führt somit genauso wie ein geringerer Korrekturwert A zu einer kürzeren Divisions dauer als die im vorangehenden zur Verfügung stehenden 25 Betriebstakte. Jedoch wird dadurch auch die für die Division zur Verfügung stehende Zeit bzw. Anzahl von Primärtakten p reduziert. Indem die Divisionsdauer nunmehr aber nur noch 4 Betriebstakte beansprucht, ist auch in diesem Fall gewähr leistet, dass keine Kollisionen bei der Berechnung in Echt zeit auftreten können. Dies ist in der Fig. 11 ebenfalls gra phisch veranschaulicht. Der Aufbau der in Fig. 11 gezeigten Elemente und Bezüge entspricht denen in Fig. 10.

Zusammenfassend kann also festgestellt werden, dass die Divi sionsdauer tD proportional zu der zur Verfügung stehenden Zeit a + D ist, es also somit keine zeitlichen Konflikte zwi schen der Divisionsermittlung und der Erzeugung der unterge ordneten Taktsignale u geben kann, sobald der oben beschrie bene Ausgangspunkt erfüllt ist (d. h. tx ist in allen Situationen < 0).

Nach der vorliegenden Erfindung kommt auch der Behandlung möglicher Divisionsreste große Bedeutung zu. Um die unterge ordneten Taktsignale u synchron zum Synchronisationssignal S zu erzeugen, sollen eventuelle Divisionsreste mitberücksich tigt werden. Dazu werden solche Divisionsreste ebenfalls gleichmäßig auf die untergeordneten Takte u verteilt, um ein möglichst gleichmäßiges Taktmuster der untergeordneten Takte u zu erhalten. Dies ist nötig, da es nur ganzzahlige Primär takte p gibt.

Diese Problematik taucht in den anhand der Fig. 10 und 11 ge zeigten Fälle nicht auf, da diese auf ganzzahligen Werten be ruhen. Bei einem Phasenregelwert A = 99, n = 4 wird A/n je doch zu 99/4 = 24,75. Die Behandlung der Divisionsreste er folgt dann so, dass dreimal 24 und einmal 25 auf die n = 4 Takte korrigiert wird.

Bei A = 98, n = 4 ergibt sich entsprechend eine Korrektur von zweimal 24 und zweimal 25, wobei folgende Vorgehensweise ge wählt wird, um ein möglichst gleichmäßiges Taktmuster zu er halten:
n = 1: Korrektur 25
n = 2: Korrektur 24
n = 3: Korrektur 25
n = 4: Korrektur 24
oder
n = 1: Korrektur 24
n = 2: Korrektur 25
n = 3: Korrektur 24
n = 4: Korrektur 25
aber nicht
n = 1: Korrektur 25
n = 2: Korrektur 25
n = 3: Korrektur 24
n = 4: Korrektur 24
etc.

Dies kann erfindungsgemäß wie folgt realisiert werden:
Die Division wird bis zur ersten Nachkommastelle durchgeführt und dann gerundet (das bedeutet für das vorangehende Beispiel 15/4 = 4 und nicht 3). Dazu wird die eigentliche Division durch sukzessive Addition vor der Divisionsdurchführung um 1 Bit verschoben (multipliziert mit 2) durchgeführt und zuletzt entschieden, ob auf- oder abgerundet wird, indem man addiert ohne um 1 Bit zu verschieben. Die komplette Lösung von 15/4 stellt sich dann wie folgt dar:
15/4, um 1 Bit verschieben → Lösung von 30/8
0 + 8 = 8 < 30 (1. Addition)
8 + 8 = 16 < 30 (2. Addition)
16 + 8 = 24 < 30 (3. Addition)
24 + 8 = 32 < 30 (4. Addition, zu groß)
→ zunächst beträgt das Ergebnis d = 3;

Runden, indem versucht wird, bei der letzten noch gültigen 3. Addition jetzt nicht 8 sondern 4 zu addieren:
24 + 4 = 28 < 30, d. h. aufrunden
→ Ergebnis D = 4

Dabei stellt D die gerundete Division von d dar.

Eine mögliche technische Realisierung einer solchen Division, z. B. in Form eines ASIC, ist in Fig. 12 als Blockschaltbild dargestellt, wobei der in Fig. 7 mit 16 bezeichnete Divisions block im Detail erläutert wird.

Eingangsseitig werden neben den Primärtaktsignalen p der Pha senregelwert A des Phasenreglers 5, die Anzahl n der unterge ordneten Taktsignale u sowie der Ausgang des Frequenzteilers 9' bereitgestellt. Ein Entscheidungsblock 17 hält jeweils den aktuellen Phasenregelwert A' sowie die aktuelle Anzahl n' fest, indem immer dann, wenn ein neuer Wert A vorliegt A' = A und n' = n gesetzt werden. Beide Signale A' und n' werden je weils in Blöcken 20 und 21 durch Multiplikationen mit dem Faktor 2 (Schiebeoperation um 1 Bit) weiterverarbeitet und als Signale 2A' und 2n' der eigentlichen Divisionseinheit 18 zugeführt. Dort erfolgt die sukzessive Addition von 2n' so lange die Summe Σ < 2A' beträgt.

Dies kann d mal durchgeführt werden, wobei das ganzzahlige Divisionsergebnis d und die Summe Σ = 2.n'.d ermittelt wer den und einer weiteren Einheit 19 zur Durchführung der Run dung zugeleitet werden.

Die Rundung erfolgt nach folgender Vorgehensweise:
zunächst

Addition: Σ + n' = 2.n'.d + n' (2)

dann

Rundung: ⇐ 2.A' → D = d + 1 (3)

< 2.A' → D = d (4)

Ausgangsseitig wird auf diese Weise das gerundete Divisions ergebnis D als Korrekturwert bereitgestellt, wobei D ≅ A/n gewährleistet ist.

Wenn A' den aktuellen Phasenregelwert und n' die aktuelle noch zu erzeugende Anzahl von untergeordneten Taktsignalen u darstellen, so wird vorzugsweise nach jedem erzeugten unter geordneten Takt durch den Frequenzteiler 9' für den nächsten zu erzeugenden untergeordneten Takt die Division mit dem neuen noch gültigen Phasenregelwert A" = A' - D der PLL 6 und der noch verbleibenden Anzahl n" - n' - 1 von unterge ordneten Takten durchgeführt. Zu Beginn ist A' = A und n' = n.

Zur Bestimmung von A" wird also der Korrekturwert D an eine Subtrahiereinheit 23 geführt, wo A" = A' - D ermittelt und an den Entscheiderblock 17 zurückgeführt wird. Ebenso wird also in einem weiteren Subtrahierblock 22 der aktuelle Wert n' um den Wert eins vermindert zu n" = n' - 1. Die neue An zahl n" von untergeordneten Takten u wird ebenfalls auf den Entscheidungsblock 17 zurückgeführt. Dort wird mit jedem fer tig erzeugten untergeordneten Takt u der aktuelle Phasenkor rekturwert A' = A" und die aktuelle Anzahl n' = n" gesetzt, worauf die nächste Division wie vorangehend beschrieben er folgt usw.

Dies erfolgt solange, bis n" = 0 ist oder ein neuer Phasen regelwert A vorliegt. Dann setzt der Entscheiderblock 17 die Werte A' = A und n' = n und die Korrektur beginnt erneut für die nächsten n untergeordneten Takte u.

Für obiges Beispiel ergibt sich dann folgende Vorgehensweise, wenn der von der PLL ermittelter Phasenregelwert A = A' = 100 und die Anzahl der untergeordneten Taktsignale n = n' = 4 be trägt, woraus ein Divisionsergebnis D = 25 resultiert:

- der erste untergeordnete Takt u wird um 25 korrigiert.
- für den nächsten untergeordneten Takt u gilt nun, dass ein übrigbleibender Phasenregelwert A" = A' - D = 100 - 25 = 75 beträgt und die Anzahl der noch vorhandenen untergeordneten Taktsignale n" = n' - 1 = 3.
- die nächste durchzuführende Division beträgt somit A"/n" = 75/3 = 25 usw.

Mit der Lösung nach der vorliegenden Erfindung lassen sich unter anderem folgende Vorteile erreichen:

- die realisierte Lösung erzeugt praktisch ideal äquidistante untergeordnete Takte Z, welche sich auf Grund des Rundungs effekts in der Periodendauer nur um maximal einen Be triebstakt unterscheiden (z. B. 10 ns bei 100 MHz Betriebs takt), was in digitalen Systemen nie zu vermeiden ist (Quantisierungseffekt).
- die Genauigkeit der Division wird gesteigert durch Nutzung des ersten Nachkommabits zum korrekten Auf- bzw. Abrunden. Die Rundungseffekte (Quantisierungseffekte) werden damit nahezu gleichmäßig auf die zu erzeugenden untergeordneten Takte Z bzw. a verteilt.
- die Realisierung der Division kann erhebliche Betriebstakte in Anspruch nehmen. Im vorliegenden Fall wird jedoch durch eine sukzessive Addition das Ergebnis der Division um so später benötigt, je länger die sukzessive Addition dauert, so dass der zunächst erwartete zeitliche Konflikt zwischen Ausführungsdauer der Division und den in Echtzeit erzeugten untergeordneten Takten ausbleibt.

Claims

1. Synchronisierverfahren für eine Empfangseinheit (2),
wobei der Empfangseinheit (2) von einer Sendeeinheit (1) zyklisch ausgesandte Synchronisationssignale (S) übermittelt werden,
wobei die Empfangseinheit (2) die Synchronisationssignale (S) einem Taktgeber (7) über einen Phasenregler (5) einer phasenverriegelten Schleife (6) zuführt,
wobei der Taktgeber (7) zwischen zwei Synchronisationssig nalen (S) eine Anzahl von untergeordneten Taktsignalen (u) ausgibt,
wobei der Phasenregler (S) beim Empfang der Synchronisa tionssignale (S) momentane Phasenfehler (z) ermittelt und den Taktgeber (7) anhand eines Phasenregelwertes (A) der art nachregelt, dass der Taktgeber (7) zwischen zwei Syn chronisationssignalen (S) eine Sollanzahl (n) von unter geordneten Taktsignalen (u) synchron ausgibt,
dadurch gekennzeichnet, dass
der Phasenregler (5) den Taktgeber (7) so nachregelt, dass die vom Taktgeber (7) zwischen zwei Synchronisationssignalen (S) erzeugten untergeordneten Taktsignale (u) im wesentlichen äquidistant zueinander sind, indem
der ermittelte momentane Phasenregelwert (A) nahezu gleichmäßig auf die untergeordneten Taktsignale (u) verteilt wird, wobei
ein jeweiliger Korrekturwert (D) für jedes untergeordnete Taktsignal (u) durch Division des momentanen Phasenregel wertes (A) durch die Sollanzahl (n) von untergeordneten Taktsignalen (u) ermittelt wird.

2. Synchronisierverfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Division durch eine sukzessive Addition erfolgt, wobei gezählt wird, wie oft die Sollanzahl (n) von untergeordneten Taktsignalen (u) als Divisor in den momentanen Phasenregel wert (A) als Dividend passt.

3. Synchronisierverfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass eventuelle Divisionsreste ebenfalls nahezu gleichmäßig auf die untergeordneten Taktsignale (u) verteilt werden.

4. Synchronisierverfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Division bis zur ersten Nachkommastelle durchgeführt wird und das Ergebnis auf einen ganzzahligen Korrekturwert (D) ge rundet wird.

5. Synchronisierverfahren nach Anspruch 4, dadurch gekennzeichnet, dass
die Division durch sukzessive Addition um ein Bit verscho ben durchgeführt wird, indem eine Multiplikation mit dem Wert Zwei erfolgt, und
anhand des Ergebnisses entschieden wird, ob aufgerundet oder abgerundet wird, indem
die letzte den Dividend eventuell überschreitende Addition ohne Verschiebung um ein Bit wiederholt wird und
bei Überschreitung des Dividenden der ermittelte Wert (d) abgerundet wird oder andernfalls aufgerundet wird.

6. Synchronisierverfahren nach einem der vorangehenden An sprüche 2 bis 5, dadurch gekennzeichnet, dass zwischen zwei Synchronisationssignalen (S) nach jedem erzeug ten untergeordneten Takt (u) für den nächsten zu erzeugenden untergeordneten Takt (u) die Division mit dem um den vorheri gen Korrekturwert (D) verminderten Phasenkorrekturwert (A') als Dividend und die um den Wert eins verminderte Anzahl (n' - 1) von untergeordneten Takten (u) als Divisor durchgeführt wird.

7. Synchronisierverfahren nach einem der vorangehenden An sprüche, dadurch gekennzeichnet, dass der Phasenregler (5) die momentanen Phasenfehler (z) zu einem Integrationswert (I) aufintegriert, wobei ein Integrations bruchteil (ki) kleiner als eins ist, und der Integrationswert (I) zur Erzeugung von Phasenregelwerten (A) als Dividend dient.

8. Synchronisierverfahren nach einem der vorangehenden An sprüche, dadurch gekennzeichnet, dass der Phasenregler (5) die momentanen Phasenfehler (z) zu einem Proportionalwert ausregelt, wobei ein Proportionalbruchteil (kp) kleiner als eins ist, und der Proportionalwert zur Er zeugung von Phasenregelwerten (A) als Dividend dient.

9. Synchronisierverfahren nach Anspruch 7 und 8, dadurch gekennzeichnet, dass der Proportionalbruchteil (kp) größer als der Integrations bruchteil (ki) ist.

10. Synchronisierverfahren nach einem der vorangehenden An sprüche, dadurch gekennzeichnet, dass innerhalb des Taktgebers (7) ein Taktgenerator (8) Primär taktsignale (p) erzeugt, die einem Frequenzteiler (9) zuge führt werden, der ausgangsseitig heruntergeteilte Primärtakt signale als untergeordnete Taktsignale (u) ausgibt.

11. Synchronisierverfahren nach einem der vorangehenden An sprüche, dadurch gekennzeichnet, dass die Erzeugung von untergeordneten Taktsignalen (u) und die nahezu gleichmäßige Verteilung eines momentanen Phasenregel wertes (A) auf die untergeordneten Taktsignale (u) in Echt zeit erfolgen.

12. Empfangseinheit (2) zur Durchführung eines Synchronisier verfahrens nach einem der vorangehenden Ansprüche.

13. Kommunikationssystem mit mindestens einer Sendeeinheit (1) und einer Mehrzahl von. Empfangseinheiten (2) zur Durch führung eines Synchronisierverfahrens nach einem der vorange henden Ansprüche 1 bis 11.