DE10047930A1

DE10047930A1 - Datenverarbeitungssystem mit einstellbarer Daten-/Adresskanalstruktur

Info

Publication number: DE10047930A1
Application number: DE10047930A
Authority: DE
Inventors: Chien Tzu Hou; Hsiu Ying Hsu
Original assignee: Geneticware Co Ltd
Current assignee: Geneticware Co Ltd
Priority date: 1999-09-28
Filing date: 2000-09-27
Publication date: 2001-04-26
Also published as: FR2814561A1; TW436695B

Abstract

Die vorliegende Erfindung bezieht sich auf ein Datenverarbeitungssystem mit einstellbarer Daten-/Adresskanalstruktur, und zwar speziell auf ein Datenverarbeitungssystem, das als Ersatz für herkömmliche synchrone Datenbusse asynchrone Daten/Adresskanäle aufweist. Eine erfindungsgemäße Systemsteuereinheit (60) verwendet eine Mehrzahl von Kanälen (CH) zum Übertragen von Adressen/Daten zwischen verbundenen Bauelementen. Indem die Systemsteuereinheit mit einem Schaltblock (61) und einer Steuerlogik (62) ausgestattet wird, kann dann ein Verbindungsmodus der zwischen Bauelementen verlaufenden Kanäle festgelegt werden. Um eine optimale Datenübertragung zu erzielen, werden die Kanalanzahl und die Übertragungsbandbreiten, die zwischen je zwei Bauelementen erforderlich sind, gemäß praktischen Anforderungen an den Datenfluss festgelegt. Jeder aktivierte Kanal kann nur einer einzigen Übertragungsrichtung folgen. Deshalb kann die Umsteuerzeit zum Umschalten der Übertragungsrichtung während der Datenübertragung eingespart werden, und die Geschwindigkeit der Datenübertragung kann erheblich gesteigert werden.

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die Erfindung bezieht sich auf ein Datenverarbeitungssystem mit einstellbarer Daten-/Adresskanalstruktur, und zwar speziell auf ein Datenverarbeitungssystem, das als Ersatz für herkömmliche synchrone Datenbusse asynchrone Daten/Adresskanäle aufweist und in der Lage ist, eine Kanalanzahl und Übertragungsbandbreiten zu bestimmen, die zwischen je zwei Bauelementen gemäß praktischen Anforderungen an den Datenfluss erforderlich sind.

2. Beschreibung des Standes der Technik

Fig. 1 zeigt einen grundlegenden Aufbau eines herkömmlichen Computersystems. Das Computersystem enthält eine zentrale Verarbeitungseinheit (CPU) 20, eine Systemsteuereinheit 20, einen Speicher 30, ein Video- Untersystem 40 und eine Mehrzahl von Schnittstelleneinrichtungen 50 für Peripheriegeräte (PCI: peripheral component interface). Die Verbindung und Übertragung zwischen vorstehend genannten Bauelementen erfolgen für gewöhnlich über Busse mit einer Mehrzahl von Signalein/ausgabeleitungen. Die Systemsteuereinheit 20 wird als Brückenglied zwischen der CPU 10 und anderen Systemelementen, wie etwa dem Speicher 30, dem Video-Untersystem 40 und den PCI- Einrichtungen 50, genutzt. Zum Beispiel kann bei einem herkömmlichen Computer die Systemsteuereinheit 20 entweder als Systemchipsatz oder als Nordbrücke (north bridge) ausgebildet sein. Ein Systembus 11 zum Verbinden der Systemsteuereinheit 20 und der CPU 10 enthält eine Mehrzahl von parallelen Datenein/ausgabeleitungen und Adreßein/ausgabeleitungen. Zum Beispiel bei einem Pentium-II-Computer oder einem Hochleistungs-PC verwendet er 64 Datenein/ausgabeleitungen und 32 Adressein/ausgabeleitungen zum parallelen Empfangen bzw. Ausgeben von Daten- und Adreßsignalen. Darüber hinaus umfasst ein Speicherbus 31 zum Verbinden der Systemsteuereinheit 20 und des Speichers 30 vierundsechzig Datenein/ausgabeleitungen und eine erhebliche Anzahl von Adressein/ausgabeleitungen (die tatsächliche Anzahl der Adressein/ausgabeleitungen hängt vom Typ des Speichers 30 ab). Eine weitere Eigenschaft des herkömmlichen Busses besteht in seiner Beschränkung auf jeweils eine Aufgabe. Wenn zum Beispiel Signale aus dem Speicher 30 an das Video-Untersystem 40 übertragen werden, werden alle Datenein/ausgabeleitungen und Adressein/ausgabeleitungen für diesen einen Übertragungszweck belegt. Es ist ausgeschlossen, dass der Speicher 30 zugleich irgendein Signal an die CPU 10 zurücküberträgt.

Die Beschreibung vereinfachend kann der vorgenannte Bus folgende zwei Eigenschaften haben:

1. Mehrere parallele Daten/Adressleitungen: Diese tragen zu den Verarbeitungsbandbreiten bei, die zur Übertragung von Daten/Adreßsignalen erforderlich sind. Zum Beispiel kann die Bandbreite verdoppelt werden, indem bei gleicher Betriebstaktfrequenz die Anzahl der Datenleitungen von 32 auf 64 erhöht wird.
2. Synchronizität und Beschränkung auf jeweils eine Aufgabe: Diese sind vorteilhaft für eine klare Festlegung der zeitlichen Abläufe. Deshalb kann eine bequeme Verwirklichung erzielt werden, und das Protokoll für den über den Bus laufenden Datenaustausch kann leicht erstellt werden.

Parallelisierung und Synchronisierung sind zwar für den herkömmlichen Bus vorteilhaft, aber folgende Mängel sind dennoch unvermeidlich.

1. Die geschichtliche Entwicklung der Taktfrequenz geht von 8 MHz über 16 MHz, 33 MHz und 66 MHz zu nunmehr 100 MHz. Jedoch steigt mit zunehmender Betriebstaktfrequenz die Schwierigkeit der Synchronisierung.
2. Gegenwärtig beträgt die in Bit ausgedrückte Breite der Adress/Datenleitungen bei dem in den meisten Computersystemen verwendeten Bus vierundsechzig. Es ist jedoch absehbar, dass 128 Bit breite Busse in naher Zukunft die Hauptströmung bilden werden. Die Zunahme der Bitbreite von Datenleitungen bedingt eine erhebliche Zunahme der Anzahl von Anschlußstiften (Pins) eines integrierten Schaltkreises. Bei einer großen Anzahl von Anschlußstiften wird die Unterbringung der integrierten Schaltung in einem Gehäuse wesentlich erschwert, und auch die Größe des Gehäuses nimmt zu. Bei den oben genannten Bauteilen ist die Systemsteuereinheit 20 infolge ihrer Anschlussverhältnisse im herkömmlichen Computersystem am meisten von der zunehmenden Anzahl von Anschlußstiften betroffen.
3. Parallele Daten/Adress-Ein/Ausgabeleitungen nehmen mehr Leistung auf und erzeugen starkes Rauschen im Augenblick eines gleichzeitigen Umschaltens von Nullen auf Einsen oder von Einsen auf Nullen.
4. Die Kapazität des von der Systemsteuereinheit 20 verwaltbaren Datenflusses ist begrenzt und liegt fest. Deshalb kann zwar durch Erhöhung der Anzahl von Anschlußstiften die Bitbreite vergrößert werden, aber die Erhöhung der Gesamtleistung ist noch sicherzustellen. Das heißt, es ist sehr leicht möglich, dass die Zunahme der Leistung mit der Zunahme der Anzahl von Anschlußstiften nicht Schritt hält.

KURZFASSUNG DER ERFINDUNG

Dementsprechend besteht eine Aufgabe der vorliegenden Erfindung in der Angabe eines Datenverarbeitungssystems mit einstellbarer Daten-/Adresskanalstruktur, die als Ersatz für herkömmliche synchrone Datenbusse asynchrone Daten/Adresskanäle verwendet. Die erfindungsgemäße Systemsteuereinheit verwendet eine Mehrzahl von Kanälen zum Übertragen von Adressen/Daten zwischen verbundenen Bauelementen. Durch Ausstattung der Systemsteuereinheit mit einem Schaltblock und einer Steuerlogik kann dann der Verbindungsmodus von zwischen Bauelementen verlaufenden Kanälen festgelegt werden. Um eine optimale Datenübertragung zu erzielen, werden die Kanalanzahl und die Übertragungsbandbreiten, die zwischen je zwei Bauelementen erforderlich sind, gemäß praktischen Anforderungen an den Datenfluss festgelegt.

Erfindungsgemäß besitzt der eine Mehrzahl von Datenpuffern aufweisende Schaltblock wenigstens drei Zustände, nämlich einen Zustand mit fester Richtungseinstellung, einen Zustand mit dynamischer Richtungseinstellung und einen Zustand mit Mehrkanaleinstellung. Der Schaltblock kann in jedem der vorgenannten Zustände oder in jeder anderen geeigneten Zustandsvariante bleiben. Durch Bestimmung der Steuerlogik können die Zustände von Datenpuffern im Schaltblock ordnungsgemäß eingestellt werden, um gemäß bestimmten Anforderungen an die Kanalverbindung ein passendes Richtungsverhalten der Kanalübertragung zu erzielen, und im Schaltblock kann auch eine jeweilige Pufferzone gebildet werden.

Dementsprechend kann jeder erfindungsgemäße Kanal unabhängig arbeiten. Eine höhere Datenübertragungsrate kann erzielt werden, indem eine größere Anzahl von Kanälen verwendet wird. Beim Aufbau des Kanals wird auch seine Übertragungsrichtung festgelegt; damit kann während der Übertragung die für Richtungswechsel aufgewandte Zeit verringert werden und somit ferner die Gesamtübertragungsgeschwindigkeit des Datenverarbeitungssystems erhöht werden.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Nachstehend wird die vorliegende Erfindung unter Bezugnahme auf ihre in den Zeichnungen veranschaulichten bevorzugten Ausführungsformen näher erläutert; darin zeigt

Fig. 1 einen Grundaufbau eines herkömmlichen Computersystems;

Fig. 2 schematisch die Unterschiede zwischen der vorliegenden Erfindung und dem Stand der Technik;

Fig. 3 eine erste erfindungsgemäße Ausführungsform des Datenverarbeitungssystems;

Fig. 4 eine zweite erfindungsgemäße Ausführungsform des Datenverarbeitungssystems;

Fig. 5 ein Flussdiagramm für das erfindungsgemäße Datenverarbeitungssystem;

Fig. 6 schematisch einen Schaltblock, der auf festgelegte Richtungen eingestellt ist;

Fig. 7 schematisch einen Schaltblock, der auf dynamische Richtungen eingestellt ist; und

Fig. 8 schematisch einen Schaltblock, der auf Mehrkanalbetrieb eingestellt ist.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Die hier offenbarte Erfindung ist auf ein Datenverarbeitungssystem mit einstellbarer Daten/Adresskanalstruktur gerichtet. In nachstehender Beschreibung werden zahlreiche Einzelheiten erläutert, um ein gründliches Verständnis der vorliegenden Erfindung zu bieten. Für einen einschlägigen Fachmann versteht es sich, dass auch bei Abwandlung dieser speziellen Einzelheiten dennoch die Ergebnisse der vorliegenden Erfindung erzielt werden können. In anderen Situationen werden bekannte Bauteile nicht näher beschrieben, um die vorliegende Erfindung nicht unnötig zu verdecken.

Die Struktur der vorliegenden Erfindung wurde geschaffen, um die oben genannten herkömmlichen Busse zu ersetzen, indem einstellbare Daten/Adresskanalmodelle eingeführt werden. Der Vergleich zwischen der vorliegenden Erfindung und dem Stand der Technik ist in Fig. 2 gezeigt.

In einer Busumgebung nach dem im linken Teil der Fig. 2 gezeigten Stand der Technik verwendet ein Bauelement A (dies kann jedes beliebige der in Fig. 1 gezeigten Bauelemente sein) einen Bus zur Verbindung mit der Systemsteuereinheit 20. Typischerweise kann der Bus einen (16 Bit breiten) Adressbus 21 und einen (64 Bit breiten) Datenbus 22 aufweisen. Infolge der Beschränkung auf jeweils eine Aufgabe und der Synchronisierung des Busses wird eine an den Speicher 30 gerichtete Ein/Ausgabeanforderung - Lesen oder Schreiben - gemäß eines eindeutigen zeitlichen Ablaufs, eines eindeutigen Speichers und einer festen Adresse ausgeführt. Für das Bauelement A selbst ist die Situation als ein einzelner Verarbeitungsvorgang definiert.

Gemäß der Kanalstruktur der vorliegenden Erfindung kann eine identische Anzahl von Anschlußstiften verwendet werden, um mehrere Kanäle CH aufzubauen. Jeder Kanal CH kann gemäß der jeweiligen Anforderung eingestellt werden. Das heißt zum Beispiel, dass gleichzeitig verschiedene Adressen gelesen oder beschrieben werden können, und zwar gemäß den Anforderungen des jeweiligen Speichers. Hinsichtlich der Anzahl von Anschlußstiften besagt vorstehendes Beispiel, dass 8 Kanäle CH gebildet werden können und jeder der Kanäle CH zehn Signalleitungen umfassen kann. Mit Hilfe einer solchen Anordnung kann entsprechend praktischen Bedürfnissen eine optimale Kanalkombination geschaffen werden, um ein Bauelement B zu ermöglichen, das eine mehrfache Verarbeitung durchführt. Dementsprechend kann jeder Kanal CH unabhängig arbeiten.

Auf diese Weise kann eine höhere Datenübertragungsrate erreicht werden, indem eine größere Anzahl von Kanälen CH verwendet wird. Beim Bau des Kanals wird auch seine Übertragungsrichtung festgelegt; somit kann es während der Übertragung keinen Zeitaufwand mehr für Richtungswechsel geben, der eine Verzögerung verursachen würde. Darüber hinaus unterscheiden sich die Kanäle CH und die herkömmlichen Signalleitungen vom Konzept her. Jeder Kanal CH kann mehrere Signalleitungen aufweisen, und jede Signalleitung überträgt Daten gemäß dem Übertragungsprotokoll des Kanals. Bei der vorliegenden Erfindung ist das Übertragungsprotokoll des Kanals CH selbst nicht genau festgelegt, sondern kann geändert werden, um einen speziellen Zweck zu erfüllen. Im oben genannten Beispiel werden 10 Signalleitungen verwendet, um einen Kanal zu bilden. Von diesen Signalleitungen kann eine als Taktleitung verwendet werden, eine kann eine Adressleitung zur seriellen Datenübertragung sein, und acht können als Datenleitungen zur parallelen Übertragung bestimmt werden. Aber der Kanalaufbau kann gemäß den jeweiligen praktischen Erfordernissen abgeändert werden.

Bei der vorliegenden Erfindung ist es wichtig zu verstehen, wie die Systemsteuereinheit 20 den Kanal CH steuert und wie der Kanal CH angepasst werden soll. Es folgen zwei Ausführungsbeispiele zur Erläuterung der Einzelheiten.

Fig. 3 zeigt ein erstes Ausführungsbeispiel der vorliegenden Erfindung. Die Systemsteuereinheit 60 arbeitet als Kanalverwaltungsorgan, und jeder Kanal CH steht für einen Datenfluss mit feststehender Übertragungsrate zwischen der Systemsteuereinheit 60 und einem äußeren Bauelement, wie z. B. der CPU 10, dem Speicher 30 oder den Peripheriegeräten. Die Systemsteuereinheit 60 umfasst einen Schaltblock 61 und eine Steuerlogik 62. Der Schaltblock 61 kann aus einer Mehrzahl von Datenpuffern [Zwischenspeichern] bestehen. Erfindungsgemäß kann der Schaltblock 61 verschiedene Zustände haben, nämlich einen Zustand mit festgelegter Richtungseinstellung, einen Zustand mit dynamischer Richtungseinstellung, einen Zustand mit Mehrkanaleinstellung und jeden anderen Zustand mit geeigneter Einstellung. Zweck der Steuerlogik 62 ist es, die Steuerung der praktischen Übertragung zwischen Bauelementen durchzuführen, so dass der aus den Datenpuffern aufgebaute Schaltblock 61 gesteuert werden kann. Dadurch kann dann ein praktischer Kanal CH zwischen zwei äußeren Bauelementen hergestellt werden.

Nun wird auf Fig. 3 unter besonderem Augenmerk auf den Kanal CH P1 und den Kanal CH M1 Bezug genommen. Wenn die CPU 10 Daten aus dem Speicher 30 liest, kann die den Kanal CH M1 betreffende Übertragungsrichtung so eingestellt werden, dass sie vom Speicher 30 zur Systemsteuereinheit 60 gerichtet ist, und die den Kanal CH P1 betreffende Übertragungsrichtung kann so eingestellt werden, dass sie von der Systemsteuereinheit 60 zur CPU 10 gerichtet ist. Die Steuerlogik 62 erzeugt eine Reihe von Richtungseinstellsignalen 63 und eine weitere Reihe von Schaltsteuersignalen 64 gemäß den praktischen Erfordernissen des Bauelements zum Steuern des Betriebs jedes Datenpuffers im Schaltblock 61. Dadurch kann der dazwischen liegende Informationsübertragungskanal (sowohl für Daten als auch Adressen) errichtet werden. Wenn ein Bauelement Signale an ein anderes Bauelement sendet, muss folgende Information eingeschlossen werden.

1. Markierung: um das Zielelement zu bezeichnen.
2. Daten: diese sollen weitergeleitet werden.
3. Adresse: um die Adresse der weitergeleiteten Daten auf das Zielelement zu richten.

Darüber hinaus können die zu übertragenden Daten einen erheblichen Anteil an Steuersignalen aufweisen. Bei der vorliegenden Erfindung werden diese Daten über die gebildeten Kanäle CH gesandt.

Ferner stellen in Fig. 3 die elliptischen Symbole zwischen der Systemsteuereinheit 60 und anderen Bauelementen die jeweiligen Schnittstellenverarbeitungsschaltkreise I und I' dar. Die dazwischen erfolgende Datenübertragung muss demselben Kanalübertragungsprotokoll folgen. Eine wichtige bemerkenswerte Angelegenheit ist die Flexibilität der durch die vorliegende Erfindung geschaffenen Kanalanordnung, durch die der Nachteil der herkömmlichen Busstruktur verringert werden kann.

Während die Systemsteuereinheit 60 den Fluss von Adress- und Datensignalen steuert, hängt die Anzahl der erforderlichen Kanäle CH vom tatsächlichen Datenfluss ab. Das heißt, wenn der Datenfluss eines Bauelements vergrößert wird, eröffnet die Systemsteuereinheit 60 mehr Kanäle, um die Kommunikationsbandbreite für die Bauelements zu erhöhen. Dadurch kann die Datenübertragung des Bauelements beschleunigt werden. Es ist offensichtlich, dass die Kanalanordnung zwischen Bauelementen mit der erfindungsgemäßen Struktur dynamisch eingestellt werden kann, obwohl die Gesamtzahl an Kanälen festliegt. Bei dem in Fig. 3 gezeigten Beispiel ist die Systemsteuereinheit 60 mit der CPU 10, dem Speicher 30, dem ersten Peripheriegerät und dem zweiten Peripheriegerät über verschiedene Kanäle verbunden. Auch sind mehrere Querkanäle gebildet (in Fig. 3 strichliniert dargestellt), zum Beispiel die Kanäle CH CO1 bis CH COn, die die CPU 10 mit dem ersten Peripheriegerät verbinden. Während der Signalübertragung kann die CPU 10 acht Kanäle CH für die Kommunikation mit anderen Bauelementen verwenden. Es ist möglich, dass vier Kanäle (nämlich die Kanäle CH CO1 bis CH COn) verwendet werden, um mit dem ersten Peripheriegerät Daten auszutauschen, wenn für die Übertragung dazwischen hohe Anforderungen bestehen, und die restlichen vier Kanäle werden für den erforderlichen Datenaustausch mit allen anderen Bauelementen verwendet. Dadurch können die die CPU 10 umgebenden Kanäle CH optimal angeordnet werden.

Gemäß der vorliegenden Erfindung kann jeder Kanal CH nur eine einzige Übertragungsrichtung aufrechterhalten, solange er aktiviert ist. Die auf dem Kanal CH übertragene Adress/Daten- Information muss einem vorgegebenen Übertragungsformat folgen. Durch diese Anordnung kann die Umsteuerzeit zum Umschalten der Übertragungsrichtung verringert werden und somit die Übertragungsgeschwindigkeit gesteigert werden. Ein bemerkenswerter Punkt ist, dass ein Kanal CH nicht synchron zu einem anderen Kanal CH zu sein braucht. Das heißt, jeder erfindungsgemäße Kanal CH kann unabhängig arbeiten.

Unter Bezugnahme auf Fig. 4 ist eine zweite Ausführungsform der vorliegenden Erfindung dargestellt. Im Prinzip ist die Struktur der zweiten Ausführungsform eine verbesserte Weiterentwicklung der in Fig. 3 gezeigten ersten Ausführungsform. Der Unterschied zwischen den beiden Ausführungsformen besteht hauptsächlich in der Übertragung der Markierungs- und Steuersignale. In Fig. 3 werden die Markierungs- und Steuersignale über den Kanal selbst übertragen. Demgegenüber wird in Fig. 4 ein einzelner, durch eine strichpunktierte Linie dargestellter, als Steuerung/Markierung bezeichneter Anschlußstift verwendet, um die Übertragung der Markier- und Steuersignale durchzuführen. Bei einer solchen Anordnung kann die Komplexität des zeitlichen Ablaufs für Nicht-Daten-Information im Kanal verringert werden. Jedoch wächst gleichzeitig die Anschlussanzahl.

Ferner besitzt die in Fig. 4 gezeigte zweite Ausführungsform ebenfalls dieselbe Flexibilität wie die in Fig. 3 gezeigte erste Ausführungsform.

Gemäß vorstehender Beschreibung der vorliegenden Erfindung kann das in Fig. 5 dargestellte Flussdiagramm dazu verwendet werden, das erfindungsgemäße Übertragungsmuster weiter zu erläutern.

Schritt a. Die CPU 10 gibt einen Ein/Ausgabebefehl aus.

Schritt b. Die Steuerlogik 62 in der Systemsteuereinheit 60 erzeugt eine Reihe von Richtungseinstellsignalen 63 und eine Reihe von Schaltsteuersignalen 64 in Abhängigkeit von dem Ein/Ausgabebefehl oder sonstigen praktischen Erfordernissen, zum Steuern jeder Bewegung jedes Datenpuffers im Schaltblock 61. Dadurch kann ein vollständiger Übertragungskanal erstellt werden. Dabei umfasst die genannte Flexibilität die Anzahl von Kanälen, ihre Ziele und Ein/Ausgaberichtungen.

Schritt c. Der Schaltblock 61 führt das Schalten von Puffern je nach Systemeinstellung durch, um die Richtungseigenschaften der Datenübertragung einzustellen.

Schritt d. Daten fließen von einem bezeichneten Peripheriegerät über den aus Puffern zusammengesetzten Kanal zu einem Zielperipheriegerät.

Schritt e. Die Ein/Ausgabearbeit ist abgeschlossen.

Wie oben bemerkt, umfasst der Schaltblock 61 eine Mehrzahl von Datenpuffern. In nachstehender Beschreibung werden drei Arten von Einstellungen vorgestellt, um die Rolle des Schaltblocks 61 zu beleuchten.

Nunmehr wird auf Fig. 6 Bezug genommen, in der eine Einstellung des Schaltblocks 61 auf eine feste Richtung gezeigt ist. Bei dieser Einstellung sind Datenpuffer, die im Inneren des Schaltblocks 61 angeordnet sind, allesamt Organe, die nur in einer Richtung übertragen. Zum Beispiel hat der Datenpuffer A1 zwei Dateneingänge, einen für Daten von der CPU- Schnittstelle und einen für Daten vom benachbarten Datenpuffer A2. Der Datenpuffer A1 besitzt auch zwei Datenausgänge, einen für Daten zum ersten Peripheriegerät (zum Beispiel zum Video- Untersystem 40 gemäß Fig. 1) und einen für Daten zum benachbarten Datenpuffer B1. Deshalb können zum Aufbau eines Kanals CH von der CPU 10 zum dritten Peripheriegerät (zum Beispiel zum Speicher 30 gemäß Fig. 1) in der Anordnung nach Fig. 6 zwei Wege gewählt werden, nämlich zum einen A1-B1-C1-D1 und zum anderen A3-B3-C3-D3. Andererseits können zum Aufbau des Kanals vom dritten Peripheriegerät zur CPU-Schnittstelle sowohl die Route D2-C2-B2-A2 als auch die Route D4-C4-B4-A4 gewählt werden. Der Vorteil der Verwendung dieser Einstellung des Schaltblocks 61 auf eine festgelegte Richtung besteht in der Einfachheit der Strukturierung, durch die die Ausführungsform leicht aufgebaut werden kann. Dennoch liegt die Effizienz des Einsatzes von Datenpuffern bei dieser Art von Einstellung nicht auf der Hand.

Nunmehr wird auf Fig. 7 Bezug genommen, in der eine dynamische Richtungseinstellung des Schaltblocks 61 veranschaulicht ist. Bei dieser Einstellung sind alle Verbindungsleitungen jedes Datenpuffers bidirektional und einstellbar. Das heißt, die Übertragungsrichtung jeder Verbindungsleitung wird durch die Steuerlogik 62 vorgegeben. Obwohl jede Verbindungsleitung in zwei Richtungen leiten kann, wird dennoch die Festlegung der Verbindungsleitung auf eine Übertragungsrichtung beibehalten, solange der Kanal CH auf diesen Betrieb eingestellt ist. Dadurch kann die Zeit zur Richtungsumsteuerung vermieden werden. Wegen der erforderlichen Bereitstellung wirksamer Betriebsmittel und infolge höherer Komplexität bei der Durchführung bidirektionaler Verbindungen im Fall der dynamischen Richtungseinstellung sind die Kosten dieser Ausführungsform höher als bei der Einstellung mit fester Richtung. Dennoch hat die Verwendung der dynamischen Richtungseinstellung den Vorteil einer gesteigerten Nutzwirkung.

Nunmehr wird auf Fig. 8 Bezug genommen, in der eine mehrkanalige Einstellung des Schaltblocks 61 gezeigt ist. Auch bei dieser Einstellung sind alle Verbindungsleitungen jedes Datenpuffers bidirektional. Jedoch können nicht alle Datenpuffer beliebig zugeordnet werden. In Fig. 8 können die in der linken Hälfte gelegenen Datenpuffer nur dem CPU-Kanal und den zwischen der nullten Peripherieschnittstelle PI0 und der ersten Peripherieschnittstelle PI1 gelegenen Kanälen zugeordnet werden. Andererseits können die in der rechten Hälfte gelegenen Datenpuffer nur dem CPU-Kanal und den Kanälen zwischen der zweiten Peripherieschnittstelle PI2 und der dritten Peripherieschnittstelle PI3 zugeordnet werden. Außerdem ist bei der in Fig. 8 gezeigten mehrkanaligen Einstellung die Anzahl von Kanälen wesentlich höher als die Anzahl von Datenpuffern.

Gemäß der vorliegenden Erfindung besteht der Schaltblock 61 aus Datenpuffern und kann jede der drei oben erläuterten Einstellungen oder eine andere geeignete Einstellung haben. Durch Vorgabe der Steuerlogik 62 können die im Schaltblock 61 befindlichen Datenpuffer auf jede beliebige Einstellung des Kanals CH eingerichtet werden, um die den Anforderungen der Kanalverbindung entsprechende Richtungseigenschaft der Kanalübertragung herzustellen. Auf diese Weise kann auch ein Pufferbereich innerhalb von Kanälen gebildet werden.

Wie oben erläutert, kann das Datenverarbeitungssystem mit erfindungsgemäß einstellbarer Daten/Adresskanalstruktur eine Mehrzahl von Kanälen dazu verwenden, Adress-/Datensignale zu übertragen. Durch Ausstattung der Systemsteuereinheit mit dem Schaltblock und der Steuerlogik kann somit ein Verbindungskanal zwischen Bauelementen errichtet werden. Die erforderliche Kanalanzahl und Übertragungsbandbreite zwischen zwei Bauelementen kann gemäß den praktischen Erfordernissen des Datenflusses bestimmt werden. Die optimale Datenübertragung kann dann erreicht werden. Es ist ersichtlich, dass die vorliegende Erfindung eine Lösung für den Nachteil der herkömmlichen, eine einzige Verarbeitungsmöglichkeit aufweisenden Busstruktur schafft.

Zwar wurde die vorliegende Erfindung unter besonderer Bezugnahme auf bevorzugte Ausführungsformen gezeigt und beschrieben, aber für einschlägige Fachleute versteht es sich, dass verschiedene Änderungen an Form und Einzelheiten vorgenommen werden können, ohne den Grundgedanken und Bereich der vorliegenden Erfindung zu verlassen.

Claims

1. Datenverarbeitungssystem mit einstellbarer Daten- /Adresskanalstruktur, mit Bauelementen - zum Beispiel einer CPU (10), einem Speicher (30) und einer Mehrzahl von Peripheriegeräten (50) - und mit einer Systemsteuereinheit (60), die mit den Bauelementen über eine Mehrzahl von unabhängig betriebenen Kanälen (CH) zum Übertragen von Daten- und Adreßsignalen verbunden ist, dadurch gekennzeichnet, dass die Systemsteuereinheit einen Schaltblock (61) und eine Steuerlogik (62) aufweist, wobei die Steuerlogik aus den Bauelementen Übertragungsanforderungen empfängt und eine Einstellung des Schaltblocks festlegt, um einen Kanal (CH) zum gegenseitigen Datenaustausch einzurichten, und die Anordnung und Einrichtung des Kanals je nach Datenübertragungsfluss flexibel einstellbar sind.

2. Datenverarbeitungssystem mit einstellbarer Daten- /Adresskanalstruktur nach Anspruch 1, wobei die Steuerlogik (62) dazu verwendet wird, eine Reihe von Richtungseinstellsignalen (63) und eine Reihe von Schaltsteuersignalen (64) gemäß den jeweiligen praktischen Übertragungserfordernissen eines besagten Bauelements zu erzeugen, um den Betrieb des Schaltblocks zu steuern.

3. Datenverarbeitungssystem mit einstellbarer Daten- /Adresskanalstruktur nach Anspruch 1, wobei die Bauelemente Signale übertragen, die ein Markierungssignal zur Angabe eines Zielelements, Datensignale und auf das Zielelement gerichtete Adreßsignale umfassen.

4. Datenverarbeitungssystem mit einstellbarer Daten- /Adresskanalstruktur nach Anspruch 1, wobei des Schaltblock (61) eine Mehrzahl von Datenpuffern enthält, um eine Einrichtungsart mit fester Richtungseinstellung, mit dynamischer Richtungseinstellung, mit mehrkanaliger Einstellung oder anderen geeigneten Einstellungen zu bilden.

5. Datenverarbeitungssystem mit einstellbarer Daten- /Adresskanalstruktur nach Anspruch 4, wobei die Einstellung auf eine feste Richtung beinhaltet, dass jeder besagte Datenpuffer in einer Richtung übertragungsfähig ist und die Datenpuffer mit gleicher Übertragungsrichtung zur Ausbildung eines Datenübertragungskanals verbunden sind.

6. Datenverarbeitungssystem mit einstellbarer Daten- /Adresskanalstruktur nach Anspruch 4, wobei die dynamische Richtungseinstellung beinhaltet, dass jede Verbindungsleitung jedes besagten Datenpuffers bidirektional und einstellbar ist, und eine Richtung jeder Verbindungsleitung durch die Steuerlogik bei der Kanaleinrichtung vorgegeben wird.

7. Datenverarbeitungssystem mit einstellbarer Daten- /Adresskanalstruktur nach Anspruch 4, wobei die mehrkanalige Einstellung beinhaltet, dass jede Verbindungsleitung jedes besagten Datenpuffers bidirektional ist, und jeder Datenpuffer einem Kanal zugeordnet wird, der mit dem benachbarten Bauelement verbunden ist.

8. Datenverarbeitungssystem mit einstellbarer Daten- /Adresskanalstruktur nach Anspruch 1, wobei der Kanal eine einzige Übertragungsrichtung beibehält, solange er aktiviert ist, und die auf diesem Kanal übertragenen Daten-/Adreßsignale einem vorgegebenen Übertragungsformat folgen, um die Zeit für eine Richtungsumsteuerung einzusparen.

9. Datenverarbeitungssystem mit einstellbarer Daten- /Adresskanalstruktur nach Anspruch 1, ferner mit Schnittstellenverarbeitungsschaltkreisen (I) und (I') an jeweiligen Kanälen zwischen der Systemsteuereinheit und den Bauelementen, wobei jegliche zwischen ihnen verlaufende Datenübertragung einem gleichen Kanalübertragungsprotokoll folgt.

10. Datenverarbeitungssystem mit einstellbarer Daten- /Adresskanalstruktur nach Anspruch 1, wobei jeder Kanal eine Mehrzahl von Signalleitungen umfasst, die zur Signalübertragung einem gleichen Kanalübertragungsprotokoll folgen.