DE10042226A1 - Source down power MOSFET for use in semiconductors has a rear side with a p-type substrate for embedding an N-type source area short-circuited with the substrate via a non-rectifying connection - Google Patents
Source down power MOSFET for use in semiconductors has a rear side with a p-type substrate for embedding an N-type source area short-circuited with the substrate via a non-rectifying connectionInfo
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Abstract
Description
Die vorliegende Erfindung betrifft einen Source-Down-Lei stungs-MOSFET nach dem Oberbegriff des Patentanspruches 1 so wie ein Verfahren zum Herstellen eines solchen Source-Down- Leistungs-MOSFETs.The present invention relates to a source-down lei Stungs-MOSFET according to the preamble of claim 1 so how a method of making such a source down Power MOSFETs.
Herkömmliche vertikale DMOS-Leistungstransistoren haben ihren Sourceanschluß und Gateanschluß auf der Vorderseite eines Halbleiterkörpers, also auf der Chipvorderseite, und ihren Drainanschluß auf der gegenüberliegenden Rückseite des Halb leiterkörpers, also der Chiprückseite. Eine monolithische In tegration mehrerer derartiger vertikaler DMOS-Leistungstran sistoren ist also nur bei Anwendungen möglich, bei denen ein gemeinsamer Drainanschluß an der Chiprückseite erlaubt ist. Ein solcher gemeinsamer Drainanschluß ist aber nur bei be stimmten Spezialanwendungen akzeptabel.Conventional vertical DMOS power transistors have theirs Source connection and gate connection on the front of a Semiconductor body, ie on the front of the chip, and their Drain connection on the opposite back of the half conductor body, i.e. the back of the chip. A monolithic in integration of several such vertical DMOS power trains So sistors is only possible in applications where a common drain connection on the back of the chip is allowed. Such a common drain connection is only with be agreed special applications acceptable.
Bei den meisten Anwendungen von vertikalen DMOS-Leistungs transistoren sind getrennte Drainanschlüsse bei gemeinsamer Source gewünscht, so daß sogenannte "Common-Source-Strukturen" vorliegen sollten. Hierfür geeignete Leistungstransistoren sind Source-Down-Leistungs-MOSFETs, bei denen der Sourcean schluß auf der Chiprückseite vorgesehen ist (vgl. hierzu US 5 023 196, US 5 134 448, EP-B1-0 440 394 und DE-A1- 196 38 439).For most vertical DMOS performance applications transistors are separate drain connections when shared Source desired, so that so-called "common source structures" should be available. Power transistors suitable for this are source-down power MOSFETs where the source is provided on the back of the chip (cf. US 5 023 196, US 5 134 448, EP-B1-0 440 394 and DE-A1- 196 38 439).
Source-Down-Leistungs-MOSFETs haben bekanntlich eine Reihe von
Vorteilen, die wie folgt zusammengefaßt werden können:
As is known, source-down power MOSFETs have a number of advantages, which can be summarized as follows:
- - Der Sourceanschluß liegt auf der Chiprückseite, so daß keine Isolation zwischen einem Leiterrahmen und Masse erforderlich ist, wodurch sich die Kühlung für den Chip erheblich verein facht.- The source connection is on the back of the chip, so that none Isolation between a lead frame and ground required is, whereby the cooling for the chip combines significantly kindled.
- - Mehrkanal-Low Side(-Niederspannungs-)Schalter können auf ei nem Chip in platzsparender Weise integriert werden und benö tigen gegenüber lateralen Leistungstransistoren etwa nur den halben Platz.- Multi-channel low side (low voltage) switches can be set to one nem chip can be integrated in a space-saving way and need compared to lateral power transistors only about half space.
- - Durch Kombination eines Source-Down-MOSFETs in Common- Source-Struktur mit einem herkömmlichen vertikalen DMOS- Transistor läßt sich ohne weiteres eine Halbbrücke auf einem gemeinsamen Leiterrahmen realisieren.- By combining a source-down MOSFET in common Source structure with a conventional vertical DMOS A transistor can easily be a half-bridge on a realize a common lead frame.
Ein wesentliches Element eines Source-Down-Leistungs-MOSFETs in Common-Source-Struktur ist die niederohmige Verbindung zwi schen seinem Bodygebiet und seinem Sourcegebiet. Diese niede rohmige Verbindung ist notwendig, um beispielsweise bei einem n-Kanal-MOSFET mit einem p-leitenden Bodygebiet den parasitä ren npn-Transistor aus dem Sourcegebiet (Emitter), dem Bodyge biet (Basis) und dem Draingebiet (Kollektor) wirksam zu unter drücken. Diese Unterdrückung des parasitären npn-Transistors (bzw. eines pnp-Transistors bei einem p-Kanal-MOSFET) ist bei spielsweise beim Abschalten einer induktiven Last des Lei stungstransistors, wenn dieser kurzzeitig den Strom im Lawi nendurchbruch führen muß, oder beim Abkommutieren der inversen Diode von Bedeutung. Ohne eine solche niederohmige Verbindung besteht die Gefahr, daß der Leistungstransistor bei diesen Schaltvorgängen zerstört wird. Diese Gefahr liegt aber auch dann vor, wenn die niederohmige Verbindung zwischen Sourcege biet und Bodygebiet etwa aufgrund eines Defektes lokal einen hohen Widerstand aufweist, der zuvor durch übliche statische Messungen bei der Prüfung der Scheibe, aus der der Chip gewon nen ist, nicht detektiert wurde.An essential element of a source-down power MOSFET in common source structure, the low-resistance connection between his body area and his source area. This cute Rohmige connection is necessary, for example at a n-channel MOSFET with a p-type body region the parasitic ren npn transistor from the source region (emitter), the bodyge offers (base) and the drain area (collector) effectively to under to press. This suppression of the parasitic NPN transistor (or a pnp transistor in a p-channel MOSFET) is at for example when switching off an inductive load on the Lei stung transistor, if this briefly the current in Lawi breakthrough or when commuting the inverse Diode of importance. Without such a low-impedance connection there is a risk that the power transistor at these Switching operations is destroyed. But there is also this danger then when the low-impedance connection between Sourcege offers and body area locally due to a defect has high resistance, which was previously due to conventional static Measurements when testing the disc from which the chip was won is not detected.
Im einzelnen sind aus US 5 023 196, US 5 134 448 und EP-B2- 0 440 394 Source-Down-Leistungs-MOSFETs in Common-Source- Struktur bekannt, bei denen ein n-dotiertes Siliziumsubstrat verwendet wird, das gleichzeitig als Sourcegebiet dient. Ein p-dotiertes Bodygebiet ist hier mittels eines in einem ersten Graben (Trench) angeordneten Metallkontaktes mit dem Silizium substrat kurzgeschlossen. Gate befindet sich in einem zweiten Graben. Nachteilhaft an einer solchen Struktur ist der nicht unerhebliche Platzbedarf für den Source-Body-Kurzschluß mit tels des im ersten Graben vorgesehenen Metallkontaktes.In particular, from US 5 023 196, US 5 134 448 and EP-B2 0 440 394 Source-Down Power MOSFETs in Common Source Structure known in which an n-doped silicon substrate is used, which also serves as the source area. On p-doped body area is here in a first by means of one Trench arranged metal contact with the silicon Shorted substrate. Gate is in a second Dig. This is not a disadvantage of such a structure insignificant space requirement for the source body short circuit with means of the metal contact provided in the first trench.
In DE-A1-196 38 439 ist ein Source-Down-Leistungs-MOSFET be schrieben, bei dem der Kurzschluß zwischen dem Bodygebiet und dem Sourcegebiet durch eine mit dem p-dotierten Bodygebiet verbundene hochdotierte p-leitende Zone, die an die Chipober fläche geführt und durch einen Bonddraht mit dem Sourcegebiet verbunden ist, vorgenommen wird. Eine andere Möglichkeit be steht darin, die hochdotierte p-leitende Zone mittels eines Metallkontaktes mit einem ebenfalls an die Chipoberfläche ge führten und mit dem Sourcegebiet bzw. dem Siliziumsubstrat in Verbindung stehenden hochdotierten n-leitenden Gebiet zu ver binden.In DE-A1-196 38 439 a source-down power MOSFET is be wrote in which the short circuit between the body area and the source region by a body region p-doped connected highly doped p-type zone that connects to the chipober area and through a bond wire with the source area is connected. Another way be is to use a highly doped p-conducting zone Metal contact with a ge also on the chip surface led and with the source region or the silicon substrate in Connected highly doped n-type area to ver tie.
Schließlich ist es aus US 5 160 985 bekannt, durch Hochenergi eimplantation von Kobaltionen und Bildung von Kobaltsilizid einen vergrabenen Kurzschluß zwischen dem Bodygebiet und dem Sourcegebiet eines IGBT (Bipolartransistor mit isoliertem Ga te) herzustellen.Finally, it is known from US 5 160 985, by high energy implantation of cobalt ions and formation of cobalt silicide a buried short between the body area and the Source region of an IGBT (bipolar transistor with isolated Ga te).
Es ist nun Aufgabe der vorliegenden Erfindung, einen Source- Down-Leistungs-MOSFET anzugeben, bei dem ein niederohmiger An schluß des Bodygebietes an das Sourcegebiet sicher gewährlei stet ist und bei dem ein Defekt in der Verbindung zwischen dem Bodygebiet und dem Sourcegebiet allenfalls zu einer vollkommen unkritischen Stillegung des Leistungstransistors in diesem Ge biet führt; außerdem soll ein Verfahren zum Herstellen eines solchen Source-Down-Leistungs-MOSFETs geschaffen werden. It is an object of the present invention to provide a source Specify down-power MOSFET in which a low-resistance An guarantee the connection of the body area to the source area is steady and in which there is a defect in the connection between the Body area and the source area at best to a perfect uncritical shutdown of the power transistor in this Ge offers leads; In addition, a method for producing a such source-down power MOSFETs can be created.
Diese Aufgabe wird erfindungsgemäß durch einen Source-Down- Leistungs-MOSFET mit den Merkmalen des Patentanspruches 1 ge löst.According to the invention, this object is achieved by a source-down Power MOSFET with the features of claim 1 ge solves.
Ein vorteilhaftes Verfahren zum Herstellen eines solchen Sour ce-Down-Leistungs-MOSFETs ist in Patentanspruch 12 angegeben.An advantageous method for producing such a sour ce-down power MOSFETs is specified in claim 12.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Advantageous developments of the invention result from the subclaims.
An dem erfindungsgemäßen Source-Down-Leistungs-MOSFET ist zu nächst von Bedeutung, daß für einen n-Kanal-MOSFET anstelle eines üblichen n-leitenden Halbleitersubstrates aus insbeson dere Silizium ein p-leitendes Halbleitersubstrat verwendet wird. Dies hat den Vorteil, daß als Emitter des parasitären npn-Transistors lediglich das gesondert einzubringende n- leitende Sourcegebiet verbleibt. Dieses Sourcegebiet ist, da mit es als Source tatsächlich wirksam ist, mit dem p-leitenden Halbleitersubstrat durch eine nicht gleichrichtende Verbin dung, wie beispielsweise einen vergrabenen Metallkontakt, kurzgeschlossen. Damit kann das p-leitende Halbleitersubstrat den Sourcestrom zwischen dem Sourcegebiet und der Chiprücksei te als Löcherstrom zum rückseitigen und mit dem Sourcegebiet verbundenen Sourceanschluß führen.The source-down power MOSFET according to the invention is closed next of importance that for an n-channel MOSFET instead a conventional n-type semiconductor substrate, in particular whose silicon uses a p-type semiconductor substrate becomes. This has the advantage that the parasitic emitter npn transistor only the n- to be introduced separately conductive source area remains. This source area is there with it actually acting as the source, with the p-type Semiconductor substrate through a non-rectifying connection dung, such as a buried metal contact, shorted. This allows the p-type semiconductor substrate the source current between the source area and the chip back te as a hole current to the back and with the source area connected source connection.
Damit werden gegenüber dem Stand der Technik mit einem n-
leitenden Halbleitersubstrat für einen n-Kanal-MOSFET speziell
die folgenden Vorteile erzielt:
Wenn bei einer Vielzahl von Transistorzellen, die jeweils ent
sprechend dem erfindungsgemäßen Source-Down-Leistungs-MOSFET
aufgebaut sind, ein Kurzschluß zwischen einem p-leitenden Bo
dygebiet und dem Sourcegebiet nicht funktionsfähig ist, so
fällt die entsprechende Zelle zwar für die Leitfähigkeit des
Leistungstransistors aus, was unerheblich ist, solange nur ein
kleiner Anteil der Zellen fehlerhaft ist. Die Sperrfähigkeit
und die Robustheit des Leistungstransistors im Lawinendurch
bruch oder beim Abkommutieren der inversen Diode werden aber
nicht beeinträchtigt, da das p-leitende Bodygebiet weiterhin
direkt mit der Chiprückseite verbunden ist. Insbesondere führt
ein mit einem Widerstand behafteter Kurzschluß einer Zelle so
gar zu einer Verbesserung der Robustheit, da der Emitter des
parasitären npn-Transistors dann schlecht angeschlossen ist,
was bei einem Stromfluß durch den parasitären npn-Transistor
zu einer Gegenkopplung führt.Compared to the prior art, the following advantages are achieved in particular with an n-conducting semiconductor substrate for an n-channel MOSFET:
If a plurality of transistor cells, which are each constructed accordingly the source-down power MOSFET according to the invention, a short circuit between a p-type Bo dy area and the source area is not functional, then the corresponding cell falls for the conductivity of the power transistor from what is irrelevant as long as only a small proportion of the cells are defective. The blocking capability and the robustness of the power transistor in the event of an avalanche breakdown or when the inverse diode is commutated are not impaired, however, since the p-conducting body region is still connected directly to the back of the chip. In particular, a short-circuit of a cell with a resistance leads to an improvement in the robustness, since the emitter of the parasitic npn transistor is then poorly connected, which leads to negative feedback when current flows through the parasitic npn transistor.
Beim Stand der Technik mit einem n-leitenden Halbleitersub strat ist dagegen bei einem schlechten oder nicht vorhandenen Kurzschluß zwischen Bodygebiet und Sourcegebiet zwar die Leit fähigkeit des Leistungstransistors unverändert; seine Robust heit und gegebenenfalls im Extremfall sogar seine Sperrfähig keit sind aber verringert.In the prior art with an n-type semiconductor sub strat, however, is with a bad or nonexistent one Short circuit between body area and source area is the lead ability of the power transistor unchanged; its robust unit and, in extreme cases, may even be lockable speed are reduced.
Wesentlich an der Erfindung ist insbesondere, daß die für die Funktionsfähigkeit des Leistungs-MOSFET bedeutsame Verbindung zwischen dem p-leitenden Bodygebiet und der Chiprückseite un abhängig von Defekten bei der Herstellung allein durch den Aufbau des MOSFETs mit dem p-leitenden Halbleitersubstrat si chergestellt ist.It is particularly important about the invention that for the Functionality of the power MOSFET significant connection between the p-type body area and the chip back un depending on defects in manufacture by the manufacturer alone Structure of the MOSFET with the p-type semiconductor substrate si is created.
Für einen p-Kanal-Source-Down-Leistungs-MOSFET gelten entspre chende Überlegungen, wie diese oben für einen n-Kanal-Source- Down-Leistungs-MOSFET angegeben sind.The same applies to a p-channel source-down power MOSFET considerations like this above for an n-channel source Down-power MOSFET are specified.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert, in deren Fig. 1 bis 5 jeweils Schnittbilder durch verschiedene Ausführungsbeispiele des erfindungsgemäßen Sour ce-Down-Leistungs-MOSFETs gezeigt sind.The invention is explained in more detail below with reference to the drawings, in which FIGS. 1 to 5 each show sectional images through different exemplary embodiments of the source-down power MOSFET according to the invention.
In den Figuren werden einander entsprechende Bauteile jeweils mit den gleichen Bezugszeichen versehen. Corresponding components are shown in the figures provided with the same reference numerals.
Fig. 1 zeigt einen Source-Down-Leistungs-MOSFET nach einem er sten Ausführungsbeispiel der Erfindung mit einem p+-dotierten Siliziumsubstrat 1, einem p-dotierten Gebiet 2, einem n- dotierten Gebiet 3 und einem n+-dotierten Anschlußgebiet 4 für einen Drainkontakt 5 mit einer Drainelektrode D. Fig. 1 shows a source-down power MOSFET according to a first embodiment of the invention with a p + -doped silicon substrate 1 , a p-doped region 2 , an n-doped region 3 and an n + -doped connection region 4 for a drain contact 5 with a drain electrode D.
Die Gebiete 2 und 3 können durch Epitaxie auf das Siliziumsub strat 1 aufgebracht sein und aus mit Bor bzw. Phosphor dotier tem Silizium bestehen. Das Gebiet 3 wirkt als Driftstrecke, während das Gebiet 2 das Bodygebiet bildet. Das Gebiet 2 kann auch durch Ausdiffusion aus dem hochdotierten Siliziumsubstrat 1 in die entsprechende epitaktische Schicht gebildet werden.The areas 2 and 3 can be applied to the silicon substrate 1 by epitaxy and consist of silicon doped with boron or phosphorus. Area 3 acts as a drift section, while area 2 forms the body area. The region 2 can also be formed by diffusion out of the highly doped silicon substrate 1 into the corresponding epitaxial layer.
Durch das Gebiet 3 erstrecken sich Trenche 6, 7, deren Wände und Böden ebenso wie die Oberfläche der Gebiete 3, 4 mit einer Isolierschicht 8 aus beispielsweise Siliziumdioxid bedeckt sind. Anstelle von Siliziumdioxid kann gegebenenfalls auch Si liziumnitrid verwendet werden. Ebenso ist es möglich, für die se Isolierschicht einen mehrlagigen Film aus verschiedenen isolierenden Materialien vorzusehen. Das Innere der Trenche 6, 7 ist mit einem leitenden Material aus beispielsweise dotier tem polykristallinem Silizium gefüllt, um so einen Gatekontakt 9 bzw. 10 zu bilden. Die beiden Gatekontakte 9, 10 sind vor zugsweise miteinander verbunden und an eine Gateelektrode G angeschlossen. Zwischen den Gatekontakten 9, 10 und dem Drain kontakt 5 befindet sich noch eine Isolierschicht 11 aus bei spielsweise ebenfalls Siliziumdioxid.Trenches 6 , 7 extend through area 3 , the walls and floors of which, like the surface of areas 3 , 4, are covered with an insulating layer 8 of, for example, silicon dioxide. Instead of silicon dioxide, silicon nitride can optionally also be used. It is also possible to provide a multilayer film made of different insulating materials for the insulating layer. The interior of the trenches 6 , 7 is filled with a conductive material made of, for example, doped polycrystalline silicon, so as to form a gate contact 9 or 10 . The two gate contacts 9 , 10 are preferably connected together and connected to a gate electrode G. Between the gate contacts 9 , 10 and the drain contact 5 there is still an insulating layer 11 made of silicon dioxide, for example.
Am unteren Ende der Trenche 9, 10 sind n-dotierte Sourcegebie te 12, 13 vorgesehen, die über nicht gleichrichtende Verbin dungen 14, 15 mit dem p+-dotierten Substrat 1 verbunden sind.At the lower end of the trench 9 , 10 n-doped source regions 12 , 13 are provided, which are connected via non-rectifying connections 14 , 15 to the p + -doped substrate 1 .
Das p+-leitende Siliziumsubstrat 1 ist noch mit einem Source kontakt 16 versehen, an den eine Sourceelektrode S angeschlos sen ist. The p + -conducting silicon substrate 1 is also provided with a source contact 16 , to which a source electrode S is ruled out.
Ein mögliches Herstellungsverfahren zum Erzeugen des Source-
Down-Leistungs-MOSFETs von Fig. 1 kann beispielsweise die fol
genden Schritte aufweisen:
A possible manufacturing method for producing the source-down power MOSFET of FIG. 1 can, for example, have the following steps:
- - Bereitstellen eines Siliziumsubstrates mit dem p+-leitenden Gebiet 1 und dem p-leitenden Gebiet 2,Providing a silicon substrate with the p + -type region 1 and the p-type region 2 ,
- - Aufbringen einer n-leitenden epitaktischen Schicht zur Bil dung des Gebietes 3,Applying an n-type epitaxial layer to form region 3 ,
- - Ätzen der Trenche 6, 7,- etching trenches 6 , 7 ,
- - Auftragen der Isolierschicht 8 zur Bildung der Gateoxide in den Trenchen 6, 7 in das Gebiet 3 und gegebenenfalls bis zum Substrat 1, 2,Application of the insulating layer 8 to form the gate oxides in the trenches 6 , 7 in the region 3 and optionally up to the substrate 1 , 2 ,
- - Einbringen der n-leitenden Gebiete 12, 13 an den Böden der Trenche 6, 7 durch Ionenimplantation, um so das Sourcegebiet zu erzeugen,Introduction of the n-type regions 12 , 13 on the bottoms of the trenches 6 , 7 by ion implantation, so as to produce the source region,
- - gegebenenfalls gleichzeitig mit dem vorangehenden Verfah rensschritt ebenfalls durch Ionenimplantation Erzeugen des n+-leitenden Gebiets 4 als Drain-Anschlußgebiet,optionally, simultaneously with the preceding method step, also by ion implantation, generation of the n + -type region 4 as a drain connection region,
- - Herstellen des Source-Body-Kurzschlusses durch die Verbin dung 14, 15,- Establishing the source body short circuit through the connec tion 14 , 15 ,
- - Auffüllen der Trenche 6, 7 mit dem leitenden Material 9, 10 aus beispielsweise dotiertem polykristallinem Silizium.- Filling the trenches 6 , 7 with the conductive material 9 , 10 made of, for example, doped polycrystalline silicon.
Es folgen sodann noch die üblichen Schritte, wie das Anbringen der Kontakte für Gate G, Drain D und Source S.Then follow the usual steps, such as attaching of contacts for Gate G, Drain D and Source S.
Die Herstellung des Source-Body-Kurzschlusses aus den nicht gleichrichtenden Verbindungen 14, 15 kann beispielsweise durch Implantation von Metallionen und nachfolgende Silizidbildung erfolgen (vgl. hierzu insbesondere US 5 160 985).The source-body short circuit can be produced from the non-rectifying connections 14 , 15 , for example, by implantation of metal ions and subsequent silicide formation (cf. in particular US Pat. No. 5,160,985).
Für die Herstellung der Verbindungen 14, 15 können auch andere Prozesse verwendet werden. Beispielsweise ist es möglich, auf eine Strukturierung für die Verbindungen 14, 15 zu verzichten und eine durchgehende Verbindung 17 vorzusehen, die unstruktu riert ist und, wie in Fig. 2 dargestellt, am unteren Ende der Trenche 6, 7 oder, wie in Fig. 5 gezeigt, am unteren Ende der Gebiete 12, 13 verlaufen kann. Der Source-Body-Kurzschluß mit den leitenden Verbindungen 14, 15 bzw. 17 kann sich, wie in den Fig. 1, 2 und 5 gezeigt ist, am pn-Übergang zwischen den Gebieten 12, 13 und dem Siliziumsubstrat 1 befinden oder, wie in Fig. 3 gezeigt ist, über eine größere Tiefe ausgedehnt sein.Other processes can also be used to produce the connections 14 , 15 . For example, it is possible to dispense with structuring for the connections 14 , 15 and to provide a continuous connection 17 which is unstructured and, as shown in FIG. 2, at the lower end of the trenches 6 , 7 or, as in FIG. 5, can run at the lower end of the regions 12 , 13 . The source body short circuit with the conductive connections 14 , 15 and 17 can be, as shown in FIGS. 1, 2 and 5, at the pn junction between the regions 12 , 13 and the silicon substrate 1 or, as As shown in Fig. 3, be extended over a greater depth.
In den Ausführungsbeispielen der Fig. 1 bis 3 und 5 stellt das Gebiet 2, das sich zwischen dem Sourcegebiet 12 bzw. 13 und der Driftstrecke aus dem Gebiet 3 befindet, das Bodygebiet des Leistungs-MOSFETs dar. Eine Alternative hierzu ist im Ausfüh rungsbeispiel von Fig. 4 gezeigt.In the exemplary embodiments in FIGS . 1 to 3 and 5, region 2 , which is located between source region 12 and 13 and the drift path from region 3 , represents the body region of the power MOSFET. An alternative to this is in the exemplary embodiment of FIG Fig. 4 shown.
Im Ausführungsbeispiel von Fig. 4 ist das Gebiet 3, das aus einer epitaktischen Schicht besteht, dicker ausgebildet als in den Ausführungsbeispielen der Fig. 1 bis 3. Hier wird ein Bo dygebiet 18 bzw. 19 nach der Trenchätzung der Trenche 6, 7 und vor dem Auffüllen der Trenche 6, 7 mit dem leitenden Material 9 bzw. 10 durch Implantation in den Trench 6 bzw. 7 und nach folgende Ausdiffusion gebildet. Ein Vorteil des Ausführungs beispiels von Fig. 4 besteht darin, daß die Kanallänge und die Dotierung des Bodygebietes 18 bzw. 19 durch die sehr gut kon trollierbaren Prozesse Diffusion und Implantation definiert sind und nicht von der Dicke der epitaktischen Schicht oder der Trenchtiefe der Trenche 6, 7 abhängen. In the exemplary embodiment of FIG. 4, the region 3 , which consists of an epitaxial layer, is thicker than in the exemplary embodiments of FIGS . 1 to 3. Here, a boy region 18 or 19 is formed after the trench estimation of the trenches 6 , 7 and before filling the trenches 6 , 7 with the conductive material 9 or 10 by implantation in the trench 6 or 7 and after subsequent diffusion. An advantage of the embodiment of FIG. 4 is that the channel length and the doping of the body region 18 and 19 are defined by the very easily controllable processes diffusion and implantation and not by the thickness of the epitaxial layer or the depth of the trench 6th , 7 depend.
Auch im Ausführungsbeispiel von Fig. 5 sind die Bodygebiete 18, 19 in ähnlicher Weise strukturiert wie im Ausführungsbei spiel von Fig. 4.Also in the embodiment of Fig. 5, the body regions 18, 19 structured in a manner similar to Ausführungsbei are game of Fig. 4.
Die Dotierung des Bodygebietes 2 als p-leitende epitaktische Schicht kann zwischen dem p+-leitenden Siliziumsubstrat 1 und dem n-leitenden Gebiet 3, das auch durch Epitaxie hergestellt ist, liegen (vgl. Fig. 1).The doping of the body region 2 as a p-type epitaxial layer can lie between the p + -type silicon substrate 1 and the n-type region 3 , which is also produced by epitaxy (cf. FIG. 1).
Da p-leitende Siliziumsubstrate im allgemeinen einen höheren Schichtwiderstand als entsprechend dotierte, n-leitende Sili ziumsubstrate haben, ist es von Vorteil, am Ende des Herstel lungsprozesses, d. h. vor der Erzeugung des Rückseitenkontaktes mit dem Kontakt 16 für die Sourceeelektrode 6 noch auf Wa ferebene die Siliziumscheibe, die das Substrat 1 bildet, zu dünnen, um einen geringen Serienwiderstand zu erhalten. Eine Schichtdicke zwischen 100 und 200 µm für die Gebiete 1 bis 3 insgesamt wird bevorzugt. Since p-type silicon substrates generally have a higher sheet resistance than correspondingly doped, n-type silicon substrates, it is advantageous at the end of the manufacturing process, ie before the generation of the rear side contact with the contact 16 for the source electrode 6, still at the wafer level to thin the silicon wafer which forms the substrate 1 in order to obtain a low series resistance. A layer thickness between 100 and 200 μm for the areas 1 to 3 as a whole is preferred.
11
p+ p +
-leitendes Siliziumsubstrat
- conductive silicon substrate
22
p-leitendes Bodygebiet
p-conducting body area
33
n-leitendes Gebiet
n-type area
44
n+ n +
-leitendes Anschlußgebiet
- conductive connection area
55
Drainkontakt
drain contact
66
Trench
trench
77
Trench
trench
88th
Isolierschicht
insulating
99
leitendes Gatematerial
conductive gate material
1010
leitendes Gatematerial
conductive gate material
1111
Isolierschicht
insulating
1212
n-leitendes Sourcegebiet
n-type source region
1313
n-leitendes Sourcegebiet
n-type source region
1414
nicht gleichrichtende Verbindung
non-rectifying connection
1515
nicht gleichrichtende Verbindung
non-rectifying connection
1616
Sourcekontakt
source contact
1717
nicht gleichrichtende Verbindung
non-rectifying connection
1818
p-leitendes Bodygebiet
p-conducting body area
1919
p-leitendes Bodygebiet
D Drainelektrode
G Gateelektrode
S Sourceelektrode
p-conducting body area
D drain electrode
G gate electrode
S source electrode
Claims (17)
das Draingebiet (3, 4), das Sourcegebiet (12, 13) und das Bodygebiet (2; 18, 19) in einem Halbleiterkörper angeordnet sind,
das Bodygebiet (2; 18, 19) mit dem Sourcegebiet (12, 13) durch eine nicht gleichrichtende Verbindung (14, 15; 17) kurzgeschlossen ist und
ein Drainanschluß (5) für das Draingebiet (3, 4) und ein Ga teanschluß (9, 10) für eine über dem Bodygebiet (2; 18, 19) liegende, von diesem durch eine Isolierschicht (8) getrennte und in einem Trench (6, 7) ausgebildete Gateelektrode (G) auf einer ersten Oberfläche des Halbleiterkörpers und ein Sourceanschluß (16) auf einer zur ersten Oberfläche gegen überliegenden zweiten Oberfläche des Halbleiterkörpers ange ordnet sind,
dadurch gekennzeichnet, daß
das Bodygebiet (2; 18, 19) und das Substrat des Halbleiter körpers ein zusammenhängendes Gebiet des anderen Leitung styps bilden und
das Sourcegebiet (12, 13) in das zusammenhängende Gebiet eingebettet ist.1. Source-down power MOSFET with a drain region ( 3 , 4 ) of one conduction type, a source region ( 12 , 13 ) of one conduction type and a body region ( 2 ; 18 , 19 ) of the other, conduction type of opposite conduction type, in which
the drain region ( 3 , 4 ), the source region ( 12 , 13 ) and the body region ( 2 ; 18 , 19 ) are arranged in a semiconductor body,
the body region ( 2 ; 18 , 19 ) is short-circuited to the source region ( 12 , 13 ) by a non-rectifying connection ( 14 , 15 ; 17 ) and
a drain connection ( 5 ) for the drain region ( 3 , 4 ) and a gate connection ( 9 , 10 ) for a lying above the body region ( 2 ; 18 , 19 ), separated from it by an insulating layer ( 8 ) and in a trench ( 6 , 7 ) gate electrode (G) on a first surface of the semiconductor body and a source connection ( 16 ) on a second surface of the semiconductor body opposite the first surface,
characterized in that
the body region ( 2 ; 18 , 19 ) and the substrate of the semiconductor body form a coherent region of the other line type and
the source area ( 12 , 13 ) is embedded in the contiguous area.
- a) Bereitstellen eines Siliziumsubstrates (1) des anderen Leitungstyps,
- b) Aufbringen einer epitaktischen Schicht (3) des einen Lei tungstyps auf das Substrat (1),
- c) Ätzen von Trenches (6, 7) in die epitaktische Schicht (3), gegebenenfalls bis in das Substrat (1, 2),
- d) Aufbringen einer Isolierschicht (8) als Gateoxid,
- e) Implantieren der Sourcegebiete (12, 13) durch die Trenches (6, 7),
- f) Herstellen eines Source-Body-Kurzschlusses durch Einbrin gen einer nicht gleichrichtenden Verbindung (14, 15; 17) und
- g) Auffüllen der Trenches (6, 7) mit einem leitenden Material (9, 10) als Gateelektrode.
- a) providing a silicon substrate ( 1 ) of the other conduction type,
- b) applying an epitaxial layer ( 3 ) of one line type to the substrate ( 1 ),
- c) etching trenches ( 6 , 7 ) into the epitaxial layer ( 3 ), optionally up to the substrate ( 1 , 2 ),
- d) applying an insulating layer ( 8 ) as gate oxide,
- e) implanting the source regions ( 12 , 13 ) through the trenches ( 6 , 7 ),
- f) Establishing a source body short circuit by introducing a non-rectifying connection ( 14 , 15 ; 17 ) and
- g) filling the trenches ( 6 , 7 ) with a conductive material ( 9 , 10 ) as the gate electrode.
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