DE10042226B4 - Source-down power MOSFET and method of making the same - Google Patents

Source-down power MOSFET and method of making the same Download PDF

Info

Publication number
DE10042226B4
DE10042226B4 DE10042226.8A DE10042226A DE10042226B4 DE 10042226 B4 DE10042226 B4 DE 10042226B4 DE 10042226 A DE10042226 A DE 10042226A DE 10042226 B4 DE10042226 B4 DE 10042226B4
Authority
DE
Germany
Prior art keywords
source
region
power mosfet
down power
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10042226.8A
Other languages
German (de)
Other versions
DE10042226A1 (en
Inventor
Dr. Pfirsch Frank
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10042226.8A priority Critical patent/DE10042226B4/en
Publication of DE10042226A1 publication Critical patent/DE10042226A1/en
Application granted granted Critical
Publication of DE10042226B4 publication Critical patent/DE10042226B4/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/781Inverted VDMOS transistors, i.e. Source-Down VDMOS transistors

Abstract

Source-Down-Leistungs-MOSFET mit einem Draingebiet (3, 4) des einen Leitungstyps, einem Sourcegebiet (12, 13) des einen Leitungstyps und einem Bodygebiet (2; 18, 19) des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps, bei dem – das Draingebiet (3, 4), das Sourcegebiet (12, 13) und das Bodygebiet (2; 18, 19) in einem auf einem Halbleitersubstrat (1) vorgesehenen Halbleiterkörper angeordnet sind, – das Bodygebiet (2; 18, 19) mit dem Sourcegebiet (12, 13) durch eine nicht gleichrichtende Verbindung (14, 15; 17) kurzgeschlossen ist und – ein Drainanschluß (5) für das Draingebiet (3, 4) und ein Gateanschluß (9, 10) für eine benachbart zu dem Bodygebiet (2; 18, 19) liegende, von diesem durch eine Isolierschicht (8) getrennte und in einem Trench (6, 7) des Halbleiterkörpers ausgebildete Gateelektrode (G) auf einer ersten Oberfläche des Halbleiterkörpers und ein Sourceanschluß (16) auf einer zur ersten Oberfläche gegenüberliegenden zweiten Oberfläche des Halbleiterkörpers angeordnet sind, wobei der Trench (6, 7) sich von der ersten Oberfläche bis in das Bodygebiet (2; 18, 19) erstreckt, dadurch gekennzeichnet, daß – das Bodygebiet (2; 18, 19) und das Halbleitersubstrat (1) ein elektrisch zusammenhängendes Gebiet des anderen Leitungstyps bilden, – das Sourcegebiet (12, 13) in das zusammenhängende Gebiet eingebettet ist, und – die nicht gleichrichtende Verbindung (14, 15; 17) wenigstens teilweise an die Isolierschicht (8) im Trench (6, 7) angrenzt.Source-down power MOSFET with a drain region (3, 4) of one conduction type, a source region (12, 13) of one conduction type and a body region (2; 18, 19) of the other conduction type of opposite conduction type, in which - the drain region (3, 4), the source region (12, 13) and the body region (2; 18, 19) are arranged in a semiconductor body provided on a semiconductor substrate (1), - the body region (2; 18, 19) with the source region (12, 13) is short-circuited by a non-rectifying connection (14, 15; 17) and - a drain connection (5) for the drain region (3, 4) and a gate connection (9, 10) for an adjacent to the body region (2; 18, 19) lying, separated from this by an insulating layer (8) and formed in a trench (6, 7) of the semiconductor body gate electrode (G) on a first surface of the semiconductor body and a source connection (16) on one to the first Surface opposite second surface of the semiconductor body angeor are dnet, the trench (6, 7) extending from the first surface into the body region (2; 18, 19), characterized in that - the body region (2; 18, 19) and the semiconductor substrate (1) form an electrically connected area of the other conductivity type, - the source area (12, 13) is embedded in the connected area, and - the non-rectifying connection (14, 15; 17) at least partially adjoins the insulating layer (8) in the trench (6, 7).

Description

Die vorliegende Erfindung betrifft einen Source-Down-Leistungs-MOSFET nach dem Oberbegriff des Patentanspruches 1 sowie ein Verfahren zum Herstellen eines solchen Source-Down-Leistungs-MOSFETs.The present invention relates to a source-down power MOSFET according to the preamble of claim 1 and a method for manufacturing such a source-down power MOSFET.

Herkömmliche vertikale DMOS-Leistungstransistoren haben ihren Sourceanschluß und Gateanschluß auf der Vorderseite eines Halbleiterkörpers, also auf der Chipvorderseite, und ihren Drainanschluß auf der gegenüberliegenden Rückseite des Halbleiterkörpers, also der Chiprückseite. Eine monolithische Integration mehrerer derartiger vertikaler DMOS-Leistungstransistoren ist also nur bei Anwendungen möglich, bei denen ein gemeinsamer Drainanschluß an der Chiprückseite erlaubt ist. Ein solcher gemeinsamer Drainanschluß ist aber nur bei bestimmten Spezialanwendungen akzeptabel.Conventional vertical DMOS power transistors have their source and gate on the front of a semiconductor body, ie on the chip front side, and its drain on the opposite back of the semiconductor body, so the chip back. A monolithic integration of several such vertical DMOS power transistors is thus only possible in applications in which a common drain connection on the back of the chip is allowed. However, such a common drain is acceptable only for certain special applications.

Bei den meisten Anwendungen von vertikalen DMOS-Leistungstransistoren sind getrennte Drainanschlüsse bei gemeinsamer Source gewünscht, so daß sogenannte ”Common-Source-Strukturen” vorliegen sollten. Hierfür geeignete Leistungstransistoren sind Source-Down-Leistungs-MOSFETs, bei denen der Sourceanschluß auf der Chiprückseite vorgesehen ist (vgl. hierzu US 5 023 196 A , US 5 134 448 A , EP 0 440 394 B1 und DE 196 38 439 A1 ).In most vertical DMOS power transistor applications, separate common source drain connections are desired so that so-called "common source structures" should be present. Suitable power transistors for this purpose are source-down power MOSFETs in which the source terminal is provided on the back of the chip (cf. US 5 023 196 A . US 5 134 448 A . EP 0 440 394 B1 and DE 196 38 439 A1 ).

Source-Down-Leistungs-MOSFETs haben bekanntlich eine Reihe von Vorteilen, die wie folgt zusammengefaßt werden können:

  • – Der Sourceanschluß liegt auf der Chiprückseite, so daß keine Isolation zwischen einem Leiterrahmen und Masse erforderlich ist, wodurch sich die Kühlung für den Chip erheblich vereinfacht.
  • – Mehrkanal-Low Side(-Niederspannungs-)Schalter können auf einem Chip in platzsparender Weise integriert werden und benötigen gegenüber lateralen Leistungstransistoren etwa nur den halben Platz.
  • – Durch Kombination eines Source-Down-MOSFETs in Common-Source-Struktur mit einem herkömmlichen vertikalen DMOS-Transistor läßt sich ohne weiteres eine Halbbrücke auf einem gemeinsamen Leiterrahmen realisieren.
As is known, source-down power MOSFETs have a number of advantages that can be summarized as follows:
  • - The source terminal is located on the back of the chip, so that no insulation between a lead frame and ground is required, which greatly simplifies the cooling for the chip.
  • - Multi-channel low-side switches can be integrated on a chip in a space-saving manner and require only half the space compared to lateral power transistors.
  • By combining a source-down MOSFET in common-source structure with a conventional vertical DMOS transistor, a half-bridge can be easily realized on a common leadframe.

Ein wesentliches Element eines Source-Down-Leistungs-MOSFETs in Common-Source-Struktur ist die niederohmige Verbindung zwischen seinem Bodygebiet und seinem Sourcegebiet. Diese niederohmige Verbindung ist notwendig, um beispielsweise bei einem n-Kanal-MOSFET mit einem p-leitenden Bodygebiet den parasitären npn-Transistor aus dem Sourcegebiet (Emitter), dem Bodygebiet (Basis) und dem Draingebiet (Kollektor) wirksam zu unterdrücken. Diese Unterdrückung des parasitären npn-Transistors (bzw. eines pnp-Transistors bei einem p-Kanal-MOSFET) ist beispielsweise beim Abschalten einer induktiven Last des Leistungstransistors, wenn dieser kurzzeitig den Strom im Lawinendurchbruch führen muß, oder beim Abkommutieren der inversen Diode von Bedeutung. Ohne eine solche niederohmige Verbindung besteht die Gefahr, daß der Leistungstransistor bei diesen Schaltvorgängen zerstört wird. Diese Gefahr liegt aber auch dann vor, wenn die niederohmige Verbindung zwischen Sourcegebiet und Bodygebiet etwa aufgrund eines Defektes lokal einen hohen Widerstand aufweist, der zuvor durch übliche statische Messungen bei der Prüfung der Scheibe, aus der der Chip gewonnen ist, nicht detektiert wurde.An essential element of a source-down power MOSFET in common-source structure is the low-resistance connection between its body region and its source region. This low-resistance connection is necessary in order to effectively suppress the parasitic NPN transistor from the source region (emitter), the body region (base) and the drain region (collector), for example in the case of an n-channel MOSFET having a p-type body region. This suppression of the parasitic NPN transistor (or a PNP transistor in a p-channel MOSFET), for example, when switching off an inductive load of the power transistor, if this must temporarily lead the current in avalanche breakdown, or when Abkommutieren the inverse diode of importance , Without such a low-impedance connection, there is the danger that the power transistor is destroyed in these switching operations. However, this danger also exists if the low-resistance connection between the source region and the body region has a high resistance locally due to a defect, for example, which was not detected by conventional static measurements when testing the wafer from which the chip was obtained.

Im einzelnen sind aus US 5 023 196 A , US 5 134 448 A und EP 0 440 394 B1 Source-Down-Leistungs-MOSFETs in Common-Source-Struktur bekannt, bei denen ein n-dotiertes Siliziumsubstrat verwendet wird, das gleichzeitig als Sourcegebiet dient. Ein p-dotiertes Bodygebiet ist hier mittels eines in einem ersten Graben (Trench) angeordneten Metallkontaktes mit dem Siliziumsubstrat kurzgeschlossen. Gate befindet sich in einem zweiten Graben. Nachteilhaft an einer solchen Struktur ist der nicht unerhebliche Platzbedarf für den Source-Body-Kurzschluß mittels des im ersten Graben vorgesehenen Metallkontaktes.In detail are off US 5 023 196 A . US 5 134 448 A and EP 0 440 394 B1 Common source source-down power MOSFETs using an n-doped silicon substrate simultaneously serving as a source region are known. A p-doped body region is hereby short-circuited to the silicon substrate by means of a metal contact arranged in a first trench (trench). Gate is in a second trench. A disadvantage of such a structure is the not inconsiderable space requirement for the source-body short circuit by means of the metal contact provided in the first trench.

In DE 196 38 439 A1 ist ein Source-Down-Leistungs-MOSFET beschrieben, bei dem der Kurzschluß zwischen dem Bodygebiet und dem Sourcegebiet durch eine mit dem p-dotierten Bodygebiet verbundene hochdotierte p-leitende Zone, die an die Chipoberfläche geführt und durch einen Bonddraht mit dem Sourcegebiet verbunden ist, vorgenommen wird. Eine andere Möglichkeit besteht darin, die hochdotierte p-leitende Zone mittels eines Metallkontaktes mit einem ebenfalls an die Chipoberfläche geführten und mit dem Sourcegebiet bzw. dem Siliziumsubstrat in Verbindung stehenden hochdotierten n-leitenden Gebiet zu verbinden.In DE 196 38 439 A1 a source-down power MOSFET is described in which the short circuit between the body region and the source region through a highly doped p-type region connected to the p-doped body region, which is led to the chip surface and connected by a bonding wire to the source region , is made. Another possibility is to connect the highly doped p-type region by means of a metal contact to a doped n-type region which is likewise guided to the chip surface and is connected to the source region or the silicon substrate.

Aus der gattungsgemäßen DE 198 01 313 A1 ist ein Source-Down-Leistungs-MOSFET mit einer Gateelektrode in einem Trench bekannt. Bei diesem MOSFET sind das Bodygebiet und das Substrat über eine nicht gleichrichtende Verbindung leitend verbunden. Das Sourcegebiet ist zwischen Bodygebiet und Substrat eingebettet.From the generic DE 198 01 313 A1 For example, a source-down power MOSFET having a gate electrode in a trench is known. In this MOSFET, the body region and the substrate are conductively connected via a non-rectifying connection. The source area is embedded between body area and substrate.

Aus US 5 160 985 A ist ein Verfahren zum Herstellen eines Source-Down-Leistungs-MOSFETs durch maskierte Implantation bekannt. Dabei wird durch Hochenergieimplantation von Titan-, Molybdän- oder Kobaltionen und Bildung eines entsprechenden Silizids ein vergrabener Kurzschluss zwischen dem Bodygebiet und dem Sourcegebiet eines IGBT (Bipolartransistor mit isoliertem Gate) hergestellt.Out US 5 160 985 A For example, a method of fabricating a source-down power MOSFET by masked implantation is known. By high energy implantation of titanium, molybdenum or cobalt ions and formation of a corresponding silicide a buried short circuit between the body region and the source region of a IGBT (Insulated Gate Bipolar Transistor).

Strukturierte und nicht strukturierte nicht gleichrichtende Verbindungen bei Source-Down-Leistungs-MOSFETs sind neben der bereits genannten DE 198 01 313 A1 auch aus der DE 196 06 105 A1 bekannt.Structured and non-structured non-rectifying connections in source-down power MOSFETs are in addition to those already mentioned DE 198 01 313 A1 also from the DE 196 06 105 A1 known.

Es ist nun Aufgabe der vorliegenden Erfindung, einen Source-Down-Leistungs-MOSFET anzugeben, bei dem ein niederohmiger Anschluß des Bodygebietes an das Sourcegebiet sicher gewährleistet ist und bei dem ein Defekt in der Verbindung zwischen dem Bodygebiet und dem Sourcegebiet allenfalls zu einer vollkommen unkritischen Stillegung des Leistungstransistors in diesem Gebiet führt; außerdem soll ein Verfahren zum Herstellen eines solchen Source-Down-Leistungs-MOSFETs geschaffen werden.It is an object of the present invention to provide a source-down power MOSFET, in which a low-impedance connection of the body region to the source region is ensured and in which a defect in the connection between the body region and the source region at best to a completely uncritical Shutdown of the power transistor in this area leads; In addition, a method for producing such a source-down power MOSFET is to be provided.

Diese Aufgabe wird erfindungsgemäß durch einen Source-Down-Leistungs-MOSFET mit den Merkmalen des Patentanspruches 1 gelöst.This object is achieved by a source-down power MOSFET having the features of claim 1.

Ein vorteilhaftes Verfahren zum Herstellen eines solchen Source-Down-Leistungs-MOSFETs ist in Patentanspruch 8 angegeben.An advantageous method for producing such a source-down power MOSFET is specified in claim 8.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Advantageous developments of the invention will become apparent from the dependent claims.

An dem erfindungsgemäßen Source-Down-Leistungs-MOSFET ist zunächst von Bedeutung, daß für einen n-Kanal-MOSFET anstelle eines üblichen n-leitenden Halbleitersubstrates aus insbesondere Silizium ein p-leitendes Halbleitersubstrat verwendet wird. Dies hat den Vorteil, daß als Emitter des parasitären npn-Transistors lediglich das gesondert einzubringende n-leitende Sourcegebiet verbleibt. Dieses Sourcegebiet ist, damit es als Source tatsächlich wirksam ist, mit dem p-leitenden Halbleitersubstrat durch eine nicht gleichrichtende Verbindung, wie beispielsweise einen vergrabenen Metallkontakt, kurzgeschlossen. Damit kann das p-leitende Halbleitersubstrat den Sourcestrom zwischen dem Sourcegebiet und der Chiprückseite als Löcherstrom zum rückseitigen und mit dem Sourcegebiet verbundenen Sourceanschluß führen.At first, it is important for the source-down power MOSFET according to the invention that a p-conducting semiconductor substrate is used for an n-channel MOSFET instead of a customary n-type semiconductor substrate made of, in particular, silicon. This has the advantage that only the separately introduced n-type source region remains as the emitter of the parasitic NPN transistor. This source region, to be effective as a source, is short-circuited to the p-type semiconductor substrate by a non-rectifying compound such as a buried metal contact. Thus, the p-type semiconductor substrate can guide the source current between the source region and the back of the chip as a hole current to the back and source connected to the source region.

Damit werden gegenüber dem Stand der Technik mit einem n-leitenden Halbleitersubstrat für einen n-Kanal-MOSFET speziell die folgenden Vorteile erzielt:
Wenn bei einer Vielzahl von Transistorzellen, die jeweils entsprechend dem erfindungsgemäßen Source-Down-Leistungs-MOSFET aufgebaut sind, ein Kurzschluß zwischen einem p-leitenden Bodygebiet und dem Sourcegebiet nicht funktionsfähig ist, so fällt die entsprechende Zelle zwar für die Leitfähigkeit des Leistungstransistors aus, was unerheblich ist, solange nur ein kleiner Anteil der Zellen fehlerhaft ist. Die Sperrfähigkeit und die Robustheit des Leistungstransistors im Lawinendurchbruch oder beim Abkommutieren der inversen Diode werden aber nicht beeinträchtigt, da das p-leitende Bodygebiet weiterhin direkt mit der Chiprückseite verbunden ist. Insbesondere führt ein mit einem Widerstand behafteter Kurzschluß einer Zelle sogar zu einer Verbesserung der Robustheit, da der Emitter des parasitären npn-Transistors dann schlecht angeschlossen ist, was bei einem Stromfluß durch den parasitären npn-Transistor zu einer Gegenkopplung führt.
Thus, in comparison with the prior art with an n-type semiconductor substrate for an n-channel MOSFET, the following advantages are achieved in particular:
If a short circuit between a p-type body region and the source region is not functional in the case of a plurality of transistor cells which are each constructed in accordance with the source-down power MOSFET according to the invention, the corresponding cell does indeed fail for the conductivity of the power transistor, which is insignificant as long as only a small proportion of the cells are defective. However, the blocking capability and robustness of the power transistor in the avalanche breakdown or commutation of the inverse diode are not affected because the p-type body region is still connected directly to the back of the chip. In particular, a resistive short circuit of a cell even leads to an improvement in robustness, since the emitter of the parasitic npn transistor is then poorly connected, which leads to a negative feedback current flow through the parasitic npn transistor.

Beim Stand der Technik mit einem n-leitenden Halbleitersubstrat ist dagegen bei einem schlechten oder nicht vorhandenen Kurzschluß zwischen Bodygebiet und Sourcegebiet zwar die Leitfähigkeit des Leistungstransistors unverändert; seine Robustheit und gegebenenfalls im Extremfall sogar seine Sperrfähigkeit sind aber verringert.In contrast, in the prior art with an n-type semiconductor substrate, the conductivity of the power transistor is unchanged in the case of a bad or non-existing short circuit between body region and source region; its robustness and possibly even in extreme cases, even its blocking ability are reduced.

Wesentlich an der Erfindung ist insbesondere, daß die für die Funktionsfähigkeit des Leistungs-MOSFET bedeutsame Verbindung zwischen dem p-leitenden Bodygebiet und der Chiprückseite unabhängig von Defekten bei der Herstellung allein durch den Aufbau des MOSFETs mit dem p-leitenden Halbleitersubstrat sichergestellt ist.In particular, it is essential to the invention that the connection between the p-type body region and the chip back, which is important for the functioning of the power MOSFET, is ensured independently of defects in the production solely by the design of the MOSFET with the p-type semiconductor substrate.

Für einen p-Kanal-Source-Down-Leistungs-MOSFET gelten entsprechende Überlegungen, wie diese oben für einen n-Kanal-Source-Down-Leistungs-MOSFET angegeben sind.For a p-channel source-down power MOSFET, the considerations given above for an n-channel source-down power MOSFET apply.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert, in deren 1 bis 5 jeweils Schnittbilder durch verschiedene Ausführungsbeispiele eines Source-Down-Leistungs-MOSFETs gezeigt sind.The invention will be explained in more detail with reference to the drawings, in which 1 to 5 In each case sectional views are shown by different embodiments of a source-down power MOSFETs.

In den Figuren werden einander entsprechende Bauteile jeweils mit den gleichen Bezugszeichen versehen.In the figures, corresponding components are each provided with the same reference numerals.

1 zeigt einen Source-Down-Leistungs-MOSFET nach einem ersten Ausführungsbeispiel mit einem p+-dotierten Siliziumsubstrat 1, einem p-dotierten Gebiet 2, einem n-dotierten Gebiet 3 und einem n+-dotierten Anschlußgebiet 4 für einen Drainkontakt 5 mit einer Drainelektrode D. 1 shows a source-down power MOSFET according to a first embodiment with a p + -doped silicon substrate 1 , a p-doped region 2 , an n-doped area 3 and an n + doped terminal region 4 for a drain contact 5 with a drain electrode D.

Die Gebiete 2 und 3 können durch Epitaxie auf das Siliziumsubstrat 1 aufgebracht sein und aus mit Bor bzw. Phosphor dotiertem Silizium bestehen. Das Gebiet 3 wirkt als Driftstrecke, während das Gebiet 2 das Bodygebiet bildet. Das Gebiet 2 kann auch durch Ausdiffusion aus dem hochdotierten Siliziumsubstrat 1 in die entsprechende epitaktische Schicht gebildet werden.The areas 2 and 3 can by epitaxy on the silicon substrate 1 be applied and consist of doped with boron or phosphorus silicon. The area 3 acts as a drift path while the area 2 the body area forms. The area 2 can also be by outdiffusion from the highly doped silicon substrate 1 be formed in the corresponding epitaxial layer.

Durch das Gebiet 3 erstrecken sich Trenche 6, 7, deren Wände und Böden ebenso wie die Oberfläche der Gebiete 3, 4 mit einer Isolierschicht 8 aus beispielsweise Siliziumdioxid bedeckt sind. Anstelle von Siliziumdioxid kann gegebenenfalls auch Siliziumnitrid verwendet werden. Ebenso ist es möglich, für diese Isolierschicht einen mehrlagigen Film aus verschiedenen isolierenden Materialien vorzusehen. Das Innere der Trenche 6, 7 ist mit einem leitenden Material aus beispielsweise dotiertem polykristallinem Silizium gefüllt, um so einen Gatekontakt 9 bzw. 10 zu bilden. Die beiden Gatekontakte 9, 10 sind vorzugsweise miteinander verbunden und an eine Gateelektrode G angeschlossen. Zwischen den Gatekontakten 9, 10 und dem Drainkontakt 5 befindet sich noch eine Isolierschicht 11 aus beispielsweise ebenfalls Siliziumdioxid. Through the area 3 Trenches extend 6 . 7 whose walls and floors as well as the surface of the areas 3 . 4 with an insulating layer 8th are covered, for example, silicon dioxide. Instead of silicon dioxide, silicon nitride may optionally also be used. It is also possible to provide a multilayer film of various insulating materials for this insulating layer. The interior of the Trenche 6 . 7 is filled with a conductive material of, for example, doped polycrystalline silicon so as to form a gate contact 9 respectively. 10 to build. The two gate contacts 9 . 10 are preferably connected together and connected to a gate electrode G. Between the gate contacts 9 . 10 and the drain contact 5 there is still an insulating layer 11 from, for example, also silicon dioxide.

Am unteren Ende der Trenche 9, 10 sind n-dotierte Sourcegebiete 12, 13 vorgesehen, die über nicht gleichrichtende Verbindungen 14, 15 mit dem p+-dotierten Substrat 1 verbunden sind.At the bottom of the Trenche 9 . 10 are n-doped source regions 12 . 13 provided, via non-rectifying connections 14 . 15 with the p + -doped substrate 1 are connected.

Das p+-leitende Siliziumsubstrat 1 ist noch mit einem Sourcekontakt 16 versehen, an den eine Sourceelektrode S angeschlossen ist.The p + -type silicon substrate 1 is still with a source contact 16 provided, to which a source electrode S is connected.

Ein mögliches Herstellungsverfahren zum Erzeugen des Source-Down-Leistungs-MOSFETs von 1 kann beispielsweise die folgenden Schritte aufweisen:

  • – Bereitstellen eines Siliziumsubstrates mit dem p+-leitenden Gebiet 1 und dem p-leitenden Gebiet 2,
  • – Aufbringen einer n-leitenden epitaktischen Schicht zur Bildung des Gebietes 3,
  • Ätzen der Trenche 6, 7,
  • Auftragen der Isolierschicht 8 zur Bildung der Gateoxide in den Trenchen 6, 7 in das Gebiet 3 und gegebenenfalls bis zum Substrat 1, 2,
  • – Einbringen der n-leitenden Gebiete 12, 13 an den Böden der Trenche 6, 7 durch Ionenimplantation, um so das Sourcegebiet zu erzeugen,
  • – gegebenenfalls gleichzeitig mit dem vorangehenden Verfahrensschritt ebenfalls durch Ionenimplantation Erzeugen des n+-leitenden Gebiets 4 als Drain-Anschlußgebiet,
  • – Herstellen des Source-Body-Kurzschlusses durch die Verbindung 14, 15,
  • Auffüllen der Trenche 6, 7 mit dem leitenden Material 9, 10 aus beispielsweise dotiertem polykristallinem Silizium.
A possible manufacturing method for generating the source-down power MOSFET of 1 For example, you can do the following:
  • - Providing a silicon substrate with the p + -type region 1 and the p-type region 2 .
  • - Applying an n-type epitaxial layer to form the area 3 .
  • - etching the trenches 6 . 7 .
  • - Apply the insulating layer 8th to form the gate oxides in the trenches 6 . 7 in the area 3 and optionally to the substrate 1 . 2 .
  • - introducing the n-type regions 12 . 13 on the floors of the Trenche 6 . 7 by ion implantation so as to create the source region,
  • Optionally simultaneously with the preceding method step also by ion implantation generating the n + -type region 4 as a drain connection area,
  • - Establishing the source body short circuit through the connection 14 . 15 .
  • - filling the trenches 6 . 7 with the conductive material 9 . 10 from, for example, doped polycrystalline silicon.

Es folgen sodann noch die üblichen Schritte, wie das Anbringen der Kontakte für Gate G, Drain D und Source S.Then follow the usual steps, such as attaching the contacts for Gate G, Drain D and Source S.

Die Herstellung des Source-Body-Kurzschlusses aus den nicht gleichrichtenden Verbindungen 14, 15 kann beispielsweise durch Implantation von Metallionen und nachfolgende Silizidbildung erfolgen (vgl. hierzu insbesondere US 5 160 985 A ).The production of the source-body short circuit from the non-rectifying connections 14 . 15 can be done for example by implantation of metal ions and subsequent silicidation (see US 5 160 985 A ).

Für die Herstellung der Verbindungen 14, 15 können auch andere Prozesse verwendet werden. Beispielsweise ist es möglich, auf eine Strukturierung für die Verbindungen 14, 15 zu verzichten und eine durchgehende Verbindung 17 vorzusehen, die unstrukturiert ist und, wie in 2 dargestellt, am unteren Ende der Trenche 6, 7 oder, wie in 5 gezeigt, am unteren Ende der Gebiete 12, 13 verlaufen kann. Der Source-Body-Kurzschluß mit den leitenden Verbindungen 14, 15 bzw. 17 kann sich, wie in den 1, 2 und 5 gezeigt ist, am pn-Übergang zwischen den Gebieten 12, 13 und dem Siliziumsubstrat 1 befinden oder, wie in 3 gezeigt ist, über eine größere Tiefe ausgedehnt sein.For the preparation of the compounds 14 . 15 Other processes can also be used. For example, it is possible to structure the connections 14 . 15 to give up and a continuous connection 17 which is unstructured and, as in 2 pictured, at the bottom of the trench 6 . 7 or, as in 5 shown at the bottom of the areas 12 . 13 can run. The source body short circuit with the conductive connections 14 . 15 respectively. 17 can, as in the 1 . 2 and 5 is shown at the pn junction between the areas 12 . 13 and the silicon substrate 1 are located or, as in 3 shown to be extended over a greater depth.

In den Ausführungsbeispielen der 1 bis 3 und 5 stellt das Gebiet 2, das sich zwischen dem Sourcegebiet 12 bzw. 13 und der Driftstrecke aus dem Gebiet 3 befindet, das Bodygebiet des Leistungs-MOSFETs dar. Eine Alternative hierzu ist im Ausführungsbeispiel von 4 gezeigt.In the embodiments of the 1 to 3 and 5 represents the area 2 that is between the source area 12 respectively. 13 and the drift route from the area 3 is the body region of the power MOSFET. An alternative to this is in the embodiment of 4 shown.

Im Ausführungsbeispiel von 4 ist das Gebiet 3, das aus einer epitaktischen Schicht besteht, dicker ausgebildet als in den Ausführungsbeispielen der 1 bis 3. Hier wird ein Bodygebiet 18 bzw. 19 nach der Trenchätzung der Trenche 6, 7 und vor dem Auffüllen der Trenche 6, 7 mit dem leitenden Material 9 bzw. 10 durch Implantation in den Trench 6 bzw. 7 und nachfolgende Ausdiffusion gebildet. Ein Vorteil des Ausführungsbeispiels von 4 besteht darin, daß die Kanallänge und die Dotierung des Bodygebietes 18 bzw. 19 durch die sehr gut kontrollierbaren Prozesse Diffusion und Implantation definiert sind und nicht von der Dicke der epitaktischen Schicht oder der Trenchtiefe der Trenche 6, 7 abhängen.In the embodiment of 4 is the area 3 , which consists of an epitaxial layer, thicker than in the embodiments of the 1 to 3 , Here is a body area 18 respectively. 19 after the trench etching of the trenches 6 . 7 and before filling the trench 6 . 7 with the conductive material 9 respectively. 10 by implantation in the trench 6 respectively. 7 and subsequent outdiffusion formed. An advantage of the embodiment of 4 is that the channel length and the doping of the body area 18 respectively. 19 are defined by the very well controllable processes diffusion and implantation and not by the thickness of the epitaxial layer or the Trenchtiefe the Trenche 6 . 7 depend.

Auch im Ausführungsbeispiel von 5 sind die Bodygebiete 18, 19 in ähnlicher Weise strukturiert wie im Ausführungsbeispiel von 4.Also in the embodiment of 5 are the body areas 18 . 19 structured in a similar manner as in the embodiment of 4 ,

Die Dotierung des Bodygebietes 2 als p-leitende epitaktische Schicht kann zwischen dem p+-leitenden Siliziumsubstrat 1 und dem n-leitenden Gebiet 3, das auch durch Epitaxie hergestellt ist, liegen (vgl. 1).The doping of the body area 2 as the p-type epitaxial layer, between the p + -type silicon substrate 1 and the n-type region 3 , which is also produced by epitaxy, lie (cf. 1 ).

Da p-leitende Siliziumsubstrate im allgemeinen einen höheren Schichtwiderstand als entsprechend dotierte, n-leitende Siliziumsubstrate haben, ist es von Vorteil, am Ende des Herstellungsprozesses, d. h. vor der Erzeugung des Rückseitenkontaktes mit dem Kontakt 16 für die Sourceeelektrode 6 noch auf Waferebene die Siliziumscheibe, die das Substrat 1 bildet, zu dünnen, um einen geringen Serienwiderstand zu erhalten. Eine Schichtdicke zwischen 100 und 200 μm für die Gebiete 1 bis 3 insgesamt wird bevorzugt.Since p-type silicon substrates generally have a higher sheet resistance than correspondingly doped n-type silicon substrates, it is advantageous at the end of the fabrication process, ie, prior to generation of the backside contact with the contact 16 for the source electrode 6 even at the wafer level, the silicon wafer, which is the substrate 1 forms too thin to obtain a low series resistance. A layer thickness between 100 and 200 μm for the areas 1 to 3 overall is preferred.

Claims (12)

Source-Down-Leistungs-MOSFET mit einem Draingebiet (3, 4) des einen Leitungstyps, einem Sourcegebiet (12, 13) des einen Leitungstyps und einem Bodygebiet (2; 18, 19) des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps, bei dem – das Draingebiet (3, 4), das Sourcegebiet (12, 13) und das Bodygebiet (2; 18, 19) in einem auf einem Halbleitersubstrat (1) vorgesehenen Halbleiterkörper angeordnet sind, – das Bodygebiet (2; 18, 19) mit dem Sourcegebiet (12, 13) durch eine nicht gleichrichtende Verbindung (14, 15; 17) kurzgeschlossen ist und – ein Drainanschluß (5) für das Draingebiet (3, 4) und ein Gateanschluß (9, 10) für eine benachbart zu dem Bodygebiet (2; 18, 19) liegende, von diesem durch eine Isolierschicht (8) getrennte und in einem Trench (6, 7) des Halbleiterkörpers ausgebildete Gateelektrode (G) auf einer ersten Oberfläche des Halbleiterkörpers und ein Sourceanschluß (16) auf einer zur ersten Oberfläche gegenüberliegenden zweiten Oberfläche des Halbleiterkörpers angeordnet sind, wobei der Trench (6, 7) sich von der ersten Oberfläche bis in das Bodygebiet (2; 18, 19) erstreckt, dadurch gekennzeichnet, daß – das Bodygebiet (2; 18, 19) und das Halbleitersubstrat (1) ein elektrisch zusammenhängendes Gebiet des anderen Leitungstyps bilden, – das Sourcegebiet (12, 13) in das zusammenhängende Gebiet eingebettet ist, und – die nicht gleichrichtende Verbindung (14, 15; 17) wenigstens teilweise an die Isolierschicht (8) im Trench (6, 7) angrenzt.Source-down power MOSFET with a drain region ( 3 . 4 ) of one conductivity type, a source region ( 12 . 13 ) of one conductivity type and one body region ( 2 ; 18 . 19 ) of the other conductivity type of opposite type, in which - the drainage area ( 3 . 4 ), the source area ( 12 . 13 ) and the body area ( 2 ; 18 . 19 ) in a on a semiconductor substrate ( 1 ) are arranged semiconductor body, - the body region ( 2 ; 18 . 19 ) with the source area ( 12 . 13 ) by a non-rectifying compound ( 14 . 15 ; 17 ) is short-circuited and - a drain connection ( 5 ) for the drainage area ( 3 . 4 ) and a gate connection ( 9 . 10 ) for one adjacent to the body area ( 2 ; 18 . 19 ), by this by an insulating layer ( 8th ) and in a trench ( 6 . 7 ) formed of the semiconductor body gate electrode (G) on a first surface of the semiconductor body and a source terminal ( 16 ) are arranged on a second surface of the semiconductor body opposite the first surface, wherein the trench ( 6 . 7 ) from the first surface to the body area ( 2 ; 18 . 19 ), characterized in that - the body region ( 2 ; 18 . 19 ) and the semiconductor substrate ( 1 ) form an electrically connected region of the other conductivity type, - the source region ( 12 . 13 ) is embedded in the contiguous area, and - the non-rectifying compound ( 14 . 15 ; 17 ) at least partially to the insulating layer ( 8th ) in the trench ( 6 . 7 ) adjoins. Source-Down-Leistungs-MOSFET nach Anspruch 1, dadurch gekennzeichnet, daß die nicht gleichrichtende Verbindung (14, 15; 17) durch einen metallischen Kurzschluß gebildet ist.Source-down power MOSFET according to Claim 1, characterized in that the non-rectifying connection ( 14 . 15 ; 17 ) is formed by a metallic short circuit. Source-Down-Leistungs-MOSFET nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die nicht gleichrichtende Verbindung (14, 15; 17) durch eine unstrukturierte Metallschicht gebildet ist.Source-down power MOSFET according to Claim 1 or 2, characterized in that the non-rectifying connection ( 14 . 15 ; 17 ) is formed by an unstructured metal layer. Source-Down-Leistungs-MOSFET nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die nicht gleichrichtende Verbindung (14, 15; 17) aus einem Metallsilizid gebildet ist.Source-down power MOSFET according to one of Claims 1 to 3, characterized in that the non-rectifying connection ( 14 . 15 ; 17 ) is formed from a metal silicide. Source-Down-Leistungs-MOSFET nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Draingebiet (3, 4) aus einer hochdotierten Anschlußzone (4) und einer schwächer als diese dotierten Driftstrecke (3) gebildet ist.Source-down power MOSFET according to one of Claims 1 to 4, characterized in that the drain region ( 3 . 4 ) from a heavily doped terminal zone ( 4 ) and a weaker than this doped drift path ( 3 ) is formed. Source-Down-Leistungs-MOSFET nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Bodygebiet (2; 18, 19) p-dotiert ist.Source-down power MOSFET according to one of Claims 1 to 5, characterized in that the body region ( 2 ; 18 . 19 ) is p-doped. Source-Down-Leistungs-MOSFET nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Schichtdicke eines aus dem Draingebiet (3, 4), dem Sourcegebiet (12, 13) und dem Bodygebiet (2; 18, 19) sowie einem Substrat (1) des anderen Leitungstyps gebildeten Wafers 100 bis 200 μm beträgt.Source-down power MOSFET according to one of Claims 1 to 6, characterized in that the layer thickness of one of the drain regions ( 3 . 4 ), the source area ( 12 . 13 ) and the body area ( 2 ; 18 . 19 ) and a substrate ( 1 ) of the other conductivity type formed wafer 100 is up to 200 microns. Verfahren zum Herstellen des Source-Down-Leistungs-MOSFETs nach einem der Ansprüche 1 bis 7, gekennzeichnet durch die folgenden Verfahrensschritte: (a) Bereitstellen eines Siliziumsubstrates (1) des anderen Leitungstyps mit einem darauf angeordneten Bodygebiet (2; 18, 19)) des anderen Leitungstyps, (b) Aufbringen einer epitaktischen Schicht (3) des einen Leitungstyps auf das Substrat (1), (c) Ätzen von Trenches (6, 7) in die epitaktische Schicht (3), gegebenenfalls bis in das Substrat (1, 2), (d) Aufbringen einer Isolierschicht (8) als Gateoxid, (e) Implantieren der Sourcegebiete (12, 13) durch die Trenches (6, 7), (f) Herstellen eines Source-Body-Kurzschlusses durch Einbringen einer nicht gleichrichtenden Verbindung (14, 15; 17) am unteren Ende der Trenches (6, 7) mittels Implantation von Metallionen und nachfolgende Silizidbildung und (g) Auffüllen der Trenches (6, 7) mit einem leitenden Material (9, 10) als Gateelektrode. (h) Fertigstellen des Source-Down-Leistungs-MOSFETs nach einem der Ansprüche 1 bis 7.Method for producing the source-down power MOSFET according to one of Claims 1 to 7, characterized by the following method steps: (a) provision of a silicon substrate ( 1 ) of the other conductivity type with a body region arranged thereon ( 2 ; 18 . 19 )) of the other conductivity type, (b) application of an epitaxial layer ( 3 ) of one conductivity type onto the substrate ( 1 ), (c) etching trenches ( 6 . 7 ) into the epitaxial layer ( 3 ), optionally into the substrate ( 1 . 2 ), (d) applying an insulating layer ( 8th ) as gate oxide, (e) implanting the source regions ( 12 . 13 ) through the trenches ( 6 . 7 ), (f) establishing a source-body short-circuit by introducing a non-rectifying connection ( 14 . 15 ; 17 ) at the bottom of the trenches ( 6 . 7 ) by implantation of metal ions and subsequent silicidation and (g) filling of the trenches ( 6 . 7 ) with a conductive material ( 9 . 10 ) as a gate electrode. (h) Finishing the source-down power MOSFET according to one of claims 1 to 7. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die nicht gleichrichtende Verbindung (14, 15; 17) strukturiert oder unstrukturiert hergestellt wird.Method according to claim 8, characterized in that the non-rectifying compound ( 14 . 15 ; 17 ) is produced in a structured or unstructured manner. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß das Bodygebiet (18, 19) durch Implantation in den Trench (6, 7) und nachfolgende Ausdiffusion erzeugt wird.Method according to claim 8 or 9, characterized in that the body region ( 18 . 19 ) by implantation in the trench ( 6 . 7 ) and subsequent outdiffusion is generated. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß das Bodygebiet (2) durch Epitaxie hergestellt wird.Method according to claim 8 or 9, characterized in that the body region ( 2 ) is produced by epitaxy. Verfahren nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß das Halbleitersubstrat (1) gedünnt wird.Method according to one of Claims 8 to 11, characterized in that the semiconductor substrate ( 1 ) is thinned.
DE10042226.8A 2000-08-28 2000-08-28 Source-down power MOSFET and method of making the same Expired - Fee Related DE10042226B4 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE10042226.8A DE10042226B4 (en) 2000-08-28 2000-08-28 Source-down power MOSFET and method of making the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10042226.8A DE10042226B4 (en) 2000-08-28 2000-08-28 Source-down power MOSFET and method of making the same

Publications (2)

Publication Number Publication Date
DE10042226A1 DE10042226A1 (en) 2002-03-28
DE10042226B4 true DE10042226B4 (en) 2014-12-24

Family

ID=7654058

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10042226.8A Expired - Fee Related DE10042226B4 (en) 2000-08-28 2000-08-28 Source-down power MOSFET and method of making the same

Country Status (1)

Country Link
DE (1) DE10042226B4 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10239310B4 (en) * 2002-08-27 2005-11-03 Infineon Technologies Ag Method for producing an electrically conductive connection between a first and a second buried semiconductor layer
DE10333556B4 (en) * 2003-07-23 2006-07-06 Infineon Technologies Ag Semiconductor device with improved commutation
DE102004052153B4 (en) * 2004-10-26 2016-02-04 Infineon Technologies Ag Vertical power semiconductor device with gate on the back and method of making the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5160985A (en) * 1989-01-06 1992-11-03 Mitsubishi Denki Kabushiki Kaisha Insulated gate bipolar transistor
DE19606105A1 (en) * 1995-02-21 1996-08-22 Fuji Electric Co Ltd Back-source power MOSFET for power integrated circuit or discrete module
DE19801313A1 (en) * 1998-01-15 1999-07-22 Siemens Ag Source-down FET with buried gate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5160985A (en) * 1989-01-06 1992-11-03 Mitsubishi Denki Kabushiki Kaisha Insulated gate bipolar transistor
DE19606105A1 (en) * 1995-02-21 1996-08-22 Fuji Electric Co Ltd Back-source power MOSFET for power integrated circuit or discrete module
DE19801313A1 (en) * 1998-01-15 1999-07-22 Siemens Ag Source-down FET with buried gate

Also Published As

Publication number Publication date
DE10042226A1 (en) 2002-03-28

Similar Documents

Publication Publication Date Title
DE102017124871B4 (en) Power semiconductor device and method for manufacturing a power semiconductor device
DE102008045488B4 (en) Semiconductor device and method of making the same
DE102008052422B4 (en) Semiconductor device with reduced capacity
DE10161129B4 (en) Semiconductor device and method for its production
DE10217610B4 (en) Metal-semiconductor contact, semiconductor device, integrated circuit and method
DE19638439C2 (en) Vertical semiconductor device controllable by field effect and manufacturing process
DE19539541B4 (en) Lateral trench MISFET and process for its preparation
DE102006047244B4 (en) Semiconductor device with a monocrystalline semiconductor body and method for producing the same
DE102005041838B3 (en) Semiconductor component with space saving edge structure with more highly doped side region
DE102007029121B3 (en) Method for producing a semiconductor component, and semiconductor component
DE102008032547B4 (en) Trench isolated gate MOS semiconductor device
DE102007020659B4 (en) Semiconductor device and method of making the same
DE10203164A1 (en) Power semiconductor e.g. IGBT or IEGT includes electrode unit comprising electrically-separate electrodes
DE19649686A1 (en) High voltage MOSFET structure for smart power IC
DE102011079747A1 (en) Semiconductor device with switching element and freewheeling diode, and control method therefor
DE102012205742B4 (en) Vertical semiconductor device and method of manufacture
DE102004041622A1 (en) Semiconductor component comprises lateral trench insulated gate bipolar transistor for power information technology and has control electrode in trench with isolation layers
DE19722441C2 (en) IGBT with trench gate structure and method for its production
DE10225860A1 (en) Semiconductor device
DE19720215A1 (en) Semiconductor component manufacturing method for power IBGT, MOSFET in e.g. motor drive, robotics, lighting control
DE102004041904B4 (en) Method for adjusting a series resistance at the gate of a power transistor
DE102018120432B4 (en) Power semiconductor device with permissively verifiable p-contact and method
DE10334780B3 (en) Semiconductor device with a MOSFET structure and a Zenier device and method for producing the same
EP1157425B1 (en) Igbt with pn insulation
DE10117483A1 (en) Semiconductor power component and corresponding manufacturing process

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee