DE10042226B4 - Source-down power MOSFET and method of making the same - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 210000000746 body region Anatomy 0.000 claims abstract description 29
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 10
- 238000002513 implantation Methods 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 238000000407 epitaxy Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 3
- 229910021645 metal ion Inorganic materials 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000007547 defect Effects 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- HIVGXUNKSAJJDN-UHFFFAOYSA-N [Si].[P] Chemical compound [Si].[P] HIVGXUNKSAJJDN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910001429 cobalt ion Inorganic materials 0.000 description 1
- XLJKHNWPARRRJB-UHFFFAOYSA-N cobalt(2+) Chemical compound [Co+2] XLJKHNWPARRRJB-UHFFFAOYSA-N 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/781—Inverted VDMOS transistors, i.e. Source-Down VDMOS transistors
Abstract
Source-Down-Leistungs-MOSFET mit einem Draingebiet (3, 4) des einen Leitungstyps, einem Sourcegebiet (12, 13) des einen Leitungstyps und einem Bodygebiet (2; 18, 19) des anderen, zum einen Leitungstyp entgegengesetzten Leitungstyps, bei dem – das Draingebiet (3, 4), das Sourcegebiet (12, 13) und das Bodygebiet (2; 18, 19) in einem auf einem Halbleitersubstrat (1) vorgesehenen Halbleiterkörper angeordnet sind, – das Bodygebiet (2; 18, 19) mit dem Sourcegebiet (12, 13) durch eine nicht gleichrichtende Verbindung (14, 15; 17) kurzgeschlossen ist und – ein Drainanschluß (5) für das Draingebiet (3, 4) und ein Gateanschluß (9, 10) für eine benachbart zu dem Bodygebiet (2; 18, 19) liegende, von diesem durch eine Isolierschicht (8) getrennte und in einem Trench (6, 7) des Halbleiterkörpers ausgebildete Gateelektrode (G) auf einer ersten Oberfläche des Halbleiterkörpers und ein Sourceanschluß (16) auf einer zur ersten Oberfläche gegenüberliegenden zweiten Oberfläche des Halbleiterkörpers angeordnet sind, wobei der Trench (6, 7) sich von der ersten Oberfläche bis in das Bodygebiet (2; 18, 19) erstreckt, dadurch gekennzeichnet, daß – das Bodygebiet (2; 18, 19) und das Halbleitersubstrat (1) ein elektrisch zusammenhängendes Gebiet des anderen Leitungstyps bilden, – das Sourcegebiet (12, 13) in das zusammenhängende Gebiet eingebettet ist, und – die nicht gleichrichtende Verbindung (14, 15; 17) wenigstens teilweise an die Isolierschicht (8) im Trench (6, 7) angrenzt.Source-down power MOSFET with a drain region (3, 4) of one conduction type, a source region (12, 13) of one conduction type and a body region (2; 18, 19) of the other conduction type of opposite conduction type, in which - the drain region (3, 4), the source region (12, 13) and the body region (2; 18, 19) are arranged in a semiconductor body provided on a semiconductor substrate (1), - the body region (2; 18, 19) with the source region (12, 13) is short-circuited by a non-rectifying connection (14, 15; 17) and - a drain connection (5) for the drain region (3, 4) and a gate connection (9, 10) for an adjacent to the body region (2; 18, 19) lying, separated from this by an insulating layer (8) and formed in a trench (6, 7) of the semiconductor body gate electrode (G) on a first surface of the semiconductor body and a source connection (16) on one to the first Surface opposite second surface of the semiconductor body angeor are dnet, the trench (6, 7) extending from the first surface into the body region (2; 18, 19), characterized in that - the body region (2; 18, 19) and the semiconductor substrate (1) form an electrically connected area of the other conductivity type, - the source area (12, 13) is embedded in the connected area, and - the non-rectifying connection (14, 15; 17) at least partially adjoins the insulating layer (8) in the trench (6, 7).
Description
Die vorliegende Erfindung betrifft einen Source-Down-Leistungs-MOSFET nach dem Oberbegriff des Patentanspruches 1 sowie ein Verfahren zum Herstellen eines solchen Source-Down-Leistungs-MOSFETs.The present invention relates to a source-down power MOSFET according to the preamble of
Herkömmliche vertikale DMOS-Leistungstransistoren haben ihren Sourceanschluß und Gateanschluß auf der Vorderseite eines Halbleiterkörpers, also auf der Chipvorderseite, und ihren Drainanschluß auf der gegenüberliegenden Rückseite des Halbleiterkörpers, also der Chiprückseite. Eine monolithische Integration mehrerer derartiger vertikaler DMOS-Leistungstransistoren ist also nur bei Anwendungen möglich, bei denen ein gemeinsamer Drainanschluß an der Chiprückseite erlaubt ist. Ein solcher gemeinsamer Drainanschluß ist aber nur bei bestimmten Spezialanwendungen akzeptabel.Conventional vertical DMOS power transistors have their source and gate on the front of a semiconductor body, ie on the chip front side, and its drain on the opposite back of the semiconductor body, so the chip back. A monolithic integration of several such vertical DMOS power transistors is thus only possible in applications in which a common drain connection on the back of the chip is allowed. However, such a common drain is acceptable only for certain special applications.
Bei den meisten Anwendungen von vertikalen DMOS-Leistungstransistoren sind getrennte Drainanschlüsse bei gemeinsamer Source gewünscht, so daß sogenannte ”Common-Source-Strukturen” vorliegen sollten. Hierfür geeignete Leistungstransistoren sind Source-Down-Leistungs-MOSFETs, bei denen der Sourceanschluß auf der Chiprückseite vorgesehen ist (vgl. hierzu
Source-Down-Leistungs-MOSFETs haben bekanntlich eine Reihe von Vorteilen, die wie folgt zusammengefaßt werden können:
- – Der Sourceanschluß liegt auf der Chiprückseite, so daß keine Isolation zwischen einem Leiterrahmen und Masse erforderlich ist, wodurch sich die Kühlung für den Chip erheblich vereinfacht.
- – Mehrkanal-Low Side(-Niederspannungs-)Schalter können auf einem Chip in platzsparender Weise integriert werden und benötigen gegenüber lateralen Leistungstransistoren etwa nur den halben Platz.
- – Durch Kombination eines Source-Down-MOSFETs in Common-Source-Struktur mit einem herkömmlichen vertikalen DMOS-Transistor läßt sich ohne weiteres eine Halbbrücke auf einem gemeinsamen Leiterrahmen realisieren.
- - The source terminal is located on the back of the chip, so that no insulation between a lead frame and ground is required, which greatly simplifies the cooling for the chip.
- - Multi-channel low-side switches can be integrated on a chip in a space-saving manner and require only half the space compared to lateral power transistors.
- By combining a source-down MOSFET in common-source structure with a conventional vertical DMOS transistor, a half-bridge can be easily realized on a common leadframe.
Ein wesentliches Element eines Source-Down-Leistungs-MOSFETs in Common-Source-Struktur ist die niederohmige Verbindung zwischen seinem Bodygebiet und seinem Sourcegebiet. Diese niederohmige Verbindung ist notwendig, um beispielsweise bei einem n-Kanal-MOSFET mit einem p-leitenden Bodygebiet den parasitären npn-Transistor aus dem Sourcegebiet (Emitter), dem Bodygebiet (Basis) und dem Draingebiet (Kollektor) wirksam zu unterdrücken. Diese Unterdrückung des parasitären npn-Transistors (bzw. eines pnp-Transistors bei einem p-Kanal-MOSFET) ist beispielsweise beim Abschalten einer induktiven Last des Leistungstransistors, wenn dieser kurzzeitig den Strom im Lawinendurchbruch führen muß, oder beim Abkommutieren der inversen Diode von Bedeutung. Ohne eine solche niederohmige Verbindung besteht die Gefahr, daß der Leistungstransistor bei diesen Schaltvorgängen zerstört wird. Diese Gefahr liegt aber auch dann vor, wenn die niederohmige Verbindung zwischen Sourcegebiet und Bodygebiet etwa aufgrund eines Defektes lokal einen hohen Widerstand aufweist, der zuvor durch übliche statische Messungen bei der Prüfung der Scheibe, aus der der Chip gewonnen ist, nicht detektiert wurde.An essential element of a source-down power MOSFET in common-source structure is the low-resistance connection between its body region and its source region. This low-resistance connection is necessary in order to effectively suppress the parasitic NPN transistor from the source region (emitter), the body region (base) and the drain region (collector), for example in the case of an n-channel MOSFET having a p-type body region. This suppression of the parasitic NPN transistor (or a PNP transistor in a p-channel MOSFET), for example, when switching off an inductive load of the power transistor, if this must temporarily lead the current in avalanche breakdown, or when Abkommutieren the inverse diode of importance , Without such a low-impedance connection, there is the danger that the power transistor is destroyed in these switching operations. However, this danger also exists if the low-resistance connection between the source region and the body region has a high resistance locally due to a defect, for example, which was not detected by conventional static measurements when testing the wafer from which the chip was obtained.
Im einzelnen sind aus
In
Aus der gattungsgemäßen
Aus
Strukturierte und nicht strukturierte nicht gleichrichtende Verbindungen bei Source-Down-Leistungs-MOSFETs sind neben der bereits genannten
Es ist nun Aufgabe der vorliegenden Erfindung, einen Source-Down-Leistungs-MOSFET anzugeben, bei dem ein niederohmiger Anschluß des Bodygebietes an das Sourcegebiet sicher gewährleistet ist und bei dem ein Defekt in der Verbindung zwischen dem Bodygebiet und dem Sourcegebiet allenfalls zu einer vollkommen unkritischen Stillegung des Leistungstransistors in diesem Gebiet führt; außerdem soll ein Verfahren zum Herstellen eines solchen Source-Down-Leistungs-MOSFETs geschaffen werden.It is an object of the present invention to provide a source-down power MOSFET, in which a low-impedance connection of the body region to the source region is ensured and in which a defect in the connection between the body region and the source region at best to a completely uncritical Shutdown of the power transistor in this area leads; In addition, a method for producing such a source-down power MOSFET is to be provided.
Diese Aufgabe wird erfindungsgemäß durch einen Source-Down-Leistungs-MOSFET mit den Merkmalen des Patentanspruches 1 gelöst.This object is achieved by a source-down power MOSFET having the features of
Ein vorteilhaftes Verfahren zum Herstellen eines solchen Source-Down-Leistungs-MOSFETs ist in Patentanspruch 8 angegeben.An advantageous method for producing such a source-down power MOSFET is specified in
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Advantageous developments of the invention will become apparent from the dependent claims.
An dem erfindungsgemäßen Source-Down-Leistungs-MOSFET ist zunächst von Bedeutung, daß für einen n-Kanal-MOSFET anstelle eines üblichen n-leitenden Halbleitersubstrates aus insbesondere Silizium ein p-leitendes Halbleitersubstrat verwendet wird. Dies hat den Vorteil, daß als Emitter des parasitären npn-Transistors lediglich das gesondert einzubringende n-leitende Sourcegebiet verbleibt. Dieses Sourcegebiet ist, damit es als Source tatsächlich wirksam ist, mit dem p-leitenden Halbleitersubstrat durch eine nicht gleichrichtende Verbindung, wie beispielsweise einen vergrabenen Metallkontakt, kurzgeschlossen. Damit kann das p-leitende Halbleitersubstrat den Sourcestrom zwischen dem Sourcegebiet und der Chiprückseite als Löcherstrom zum rückseitigen und mit dem Sourcegebiet verbundenen Sourceanschluß führen.At first, it is important for the source-down power MOSFET according to the invention that a p-conducting semiconductor substrate is used for an n-channel MOSFET instead of a customary n-type semiconductor substrate made of, in particular, silicon. This has the advantage that only the separately introduced n-type source region remains as the emitter of the parasitic NPN transistor. This source region, to be effective as a source, is short-circuited to the p-type semiconductor substrate by a non-rectifying compound such as a buried metal contact. Thus, the p-type semiconductor substrate can guide the source current between the source region and the back of the chip as a hole current to the back and source connected to the source region.
Damit werden gegenüber dem Stand der Technik mit einem n-leitenden Halbleitersubstrat für einen n-Kanal-MOSFET speziell die folgenden Vorteile erzielt:
Wenn bei einer Vielzahl von Transistorzellen, die jeweils entsprechend dem erfindungsgemäßen Source-Down-Leistungs-MOSFET aufgebaut sind, ein Kurzschluß zwischen einem p-leitenden Bodygebiet und dem Sourcegebiet nicht funktionsfähig ist, so fällt die entsprechende Zelle zwar für die Leitfähigkeit des Leistungstransistors aus, was unerheblich ist, solange nur ein kleiner Anteil der Zellen fehlerhaft ist. Die Sperrfähigkeit und die Robustheit des Leistungstransistors im Lawinendurchbruch oder beim Abkommutieren der inversen Diode werden aber nicht beeinträchtigt, da das p-leitende Bodygebiet weiterhin direkt mit der Chiprückseite verbunden ist. Insbesondere führt ein mit einem Widerstand behafteter Kurzschluß einer Zelle sogar zu einer Verbesserung der Robustheit, da der Emitter des parasitären npn-Transistors dann schlecht angeschlossen ist, was bei einem Stromfluß durch den parasitären npn-Transistor zu einer Gegenkopplung führt.Thus, in comparison with the prior art with an n-type semiconductor substrate for an n-channel MOSFET, the following advantages are achieved in particular:
If a short circuit between a p-type body region and the source region is not functional in the case of a plurality of transistor cells which are each constructed in accordance with the source-down power MOSFET according to the invention, the corresponding cell does indeed fail for the conductivity of the power transistor, which is insignificant as long as only a small proportion of the cells are defective. However, the blocking capability and robustness of the power transistor in the avalanche breakdown or commutation of the inverse diode are not affected because the p-type body region is still connected directly to the back of the chip. In particular, a resistive short circuit of a cell even leads to an improvement in robustness, since the emitter of the parasitic npn transistor is then poorly connected, which leads to a negative feedback current flow through the parasitic npn transistor.
Beim Stand der Technik mit einem n-leitenden Halbleitersubstrat ist dagegen bei einem schlechten oder nicht vorhandenen Kurzschluß zwischen Bodygebiet und Sourcegebiet zwar die Leitfähigkeit des Leistungstransistors unverändert; seine Robustheit und gegebenenfalls im Extremfall sogar seine Sperrfähigkeit sind aber verringert.In contrast, in the prior art with an n-type semiconductor substrate, the conductivity of the power transistor is unchanged in the case of a bad or non-existing short circuit between body region and source region; its robustness and possibly even in extreme cases, even its blocking ability are reduced.
Wesentlich an der Erfindung ist insbesondere, daß die für die Funktionsfähigkeit des Leistungs-MOSFET bedeutsame Verbindung zwischen dem p-leitenden Bodygebiet und der Chiprückseite unabhängig von Defekten bei der Herstellung allein durch den Aufbau des MOSFETs mit dem p-leitenden Halbleitersubstrat sichergestellt ist.In particular, it is essential to the invention that the connection between the p-type body region and the chip back, which is important for the functioning of the power MOSFET, is ensured independently of defects in the production solely by the design of the MOSFET with the p-type semiconductor substrate.
Für einen p-Kanal-Source-Down-Leistungs-MOSFET gelten entsprechende Überlegungen, wie diese oben für einen n-Kanal-Source-Down-Leistungs-MOSFET angegeben sind.For a p-channel source-down power MOSFET, the considerations given above for an n-channel source-down power MOSFET apply.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert, in deren
In den Figuren werden einander entsprechende Bauteile jeweils mit den gleichen Bezugszeichen versehen.In the figures, corresponding components are each provided with the same reference numerals.
Die Gebiete
Durch das Gebiet
Am unteren Ende der Trenche
Das p+-leitende Siliziumsubstrat
Ein mögliches Herstellungsverfahren zum Erzeugen des Source-Down-Leistungs-MOSFETs von
- – Bereitstellen eines Siliziumsubstrates mit dem p+-
leitenden Gebiet 1 und dem p-leitenden Gebiet 2 , - – Aufbringen einer n-leitenden epitaktischen Schicht zur Bildung des
Gebietes 3 , - –
Ätzen der Trenche 6 ,7 , - –
Auftragen der Isolierschicht 8 zur Bildung der Gateoxide inden Trenchen 6 ,7 indas Gebiet 3 und gegebenenfallsbis zum Substrat 1 ,2 , - – Einbringen der n-
leitenden Gebiete 12 ,13 an denBöden der Trenche 6 ,7 durch Ionenimplantation, um so das Sourcegebiet zu erzeugen, - – gegebenenfalls gleichzeitig mit dem vorangehenden Verfahrensschritt ebenfalls durch Ionenimplantation Erzeugen des n+-leitenden Gebiets
4 als Drain-Anschlußgebiet, - – Herstellen des Source-Body-Kurzschlusses durch die
Verbindung 14 ,15 , - –
Auffüllen der Trenche 6 ,7 mitdem leitenden Material 9 ,10 aus beispielsweise dotiertem polykristallinem Silizium.
- - Providing a silicon substrate with the p + -
type region 1 and the p-type region 2 . - - Applying an n-type epitaxial layer to form the
area 3 . - - etching the
trenches 6 .7 . - - Apply the insulating layer
8th to form the gate oxides in thetrenches 6 .7 in thearea 3 and optionally to thesubstrate 1 .2 . - - introducing the n-
type regions 12 .13 on the floors of theTrenche 6 .7 by ion implantation so as to create the source region, - Optionally simultaneously with the preceding method step also by ion implantation generating the n + -type region
4 as a drain connection area, - - Establishing the source body short circuit through the
connection 14 .15 . - - filling the
trenches 6 .7 with theconductive material 9 .10 from, for example, doped polycrystalline silicon.
Es folgen sodann noch die üblichen Schritte, wie das Anbringen der Kontakte für Gate G, Drain D und Source S.Then follow the usual steps, such as attaching the contacts for Gate G, Drain D and Source S.
Die Herstellung des Source-Body-Kurzschlusses aus den nicht gleichrichtenden Verbindungen
Für die Herstellung der Verbindungen
In den Ausführungsbeispielen der
Im Ausführungsbeispiel von
Auch im Ausführungsbeispiel von
Die Dotierung des Bodygebietes
Da p-leitende Siliziumsubstrate im allgemeinen einen höheren Schichtwiderstand als entsprechend dotierte, n-leitende Siliziumsubstrate haben, ist es von Vorteil, am Ende des Herstellungsprozesses, d. h. vor der Erzeugung des Rückseitenkontaktes mit dem Kontakt
Claims (12)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10042226.8A DE10042226B4 (en) | 2000-08-28 | 2000-08-28 | Source-down power MOSFET and method of making the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10042226.8A DE10042226B4 (en) | 2000-08-28 | 2000-08-28 | Source-down power MOSFET and method of making the same |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10042226A1 DE10042226A1 (en) | 2002-03-28 |
DE10042226B4 true DE10042226B4 (en) | 2014-12-24 |
Family
ID=7654058
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10042226.8A Expired - Fee Related DE10042226B4 (en) | 2000-08-28 | 2000-08-28 | Source-down power MOSFET and method of making the same |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE10042226B4 (en) |
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---|---|---|---|---|
DE10239310B4 (en) * | 2002-08-27 | 2005-11-03 | Infineon Technologies Ag | Method for producing an electrically conductive connection between a first and a second buried semiconductor layer |
DE10333556B4 (en) * | 2003-07-23 | 2006-07-06 | Infineon Technologies Ag | Semiconductor device with improved commutation |
DE102004052153B4 (en) * | 2004-10-26 | 2016-02-04 | Infineon Technologies Ag | Vertical power semiconductor device with gate on the back and method of making the same |
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-
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