DE10022384A1 - Schnelle Leistungsdiode - Google Patents

Schnelle Leistungsdiode

Info

Publication number
DE10022384A1
DE10022384A1 DE10022384A DE10022384A DE10022384A1 DE 10022384 A1 DE10022384 A1 DE 10022384A1 DE 10022384 A DE10022384 A DE 10022384A DE 10022384 A DE10022384 A DE 10022384A DE 10022384 A1 DE10022384 A1 DE 10022384A1
Authority
DE
Germany
Prior art keywords
layer
structuring
carbon
etching
steps
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10022384A
Other languages
English (en)
Other versions
DE10022384B4 (de
Inventor
Josef Lutz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semikron Elektronik GmbH and Co KG
Original Assignee
Semikron GmbH and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE19851461A external-priority patent/DE19851461C2/de
Application filed by Semikron GmbH and Co KG filed Critical Semikron GmbH and Co KG
Priority to DE10022384A priority Critical patent/DE10022384B4/de
Publication of DE10022384A1 publication Critical patent/DE10022384A1/de
Application granted granted Critical
Publication of DE10022384B4 publication Critical patent/DE10022384B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)

Abstract

Die Erfindung beschreibt ein Verfahren zur Passivierung einer schnelle Leistungsdiode für hohe Spannungen an. Dabei wird ein Plasma-Reaktor zur Erzeugung sowie zur Strukturierung der Passivierungsschicht aus amorphem, hydriertem Kohlenwasserstoff verwendet. Der Strukturierungsprozess dient dabei gleichzeitig der Reinigung der Reaktionskammer. DOLLAR A Freilaufdioden hoher Zuverlässigkeit können nach dem vorgestellten Verfahren passiviert werden, wodurch Sperrspannungen von mehr als 1700 bis zu 6500 Volt erreichbar sind. Solche Strukturen werden insbesondere zum Aufbau hoch effektiver Stromumrichter benötigt.

Description

Die Erfindung beschreibt ein Fertigungsverfahren zur Passivierung von Leistungshalbleiterbauelementen nach den Merkmalen des Anspruches 6 der DE 198 51 461.
Leistungshalbleiterbauelemente wie Schalttransistoren und Leistungsdioden hoher Zuverlässigkeit und Verfahren zu deren Herstellung einschließlich einer Passivierung, die Sperrspannungen von mehr als 600 bis zu 6500 Volt ermöglichen, werden insbesondere zum Aufbau leistungsstarker Stromumrichter benötigt.
Zur Realisierung sehr hoher Sperrfähigkeiten sind Passivierungen der Halbleiterbauelemente in deren Herstellungsprozess von einer wesentlichen Bedeutung. Man unterscheidet zwei Hauptrichtungen:
  • 1. Passivierungsverfahren mit einer Mesa-Struktur, bei denen eine geschaffene Randkontur mit einem definierten Winkel erzeugt wird. Dabei wird der parallel zur Oberfläche des Bauelementes verlaufende pn-Übergang durch die Randstruktur in einem definierten positiven oder negativen Randwinkel geschnitten. Es erfolgt eine Aufweitung der Raumladungszone an der Oberfläche. Eine Übersicht dazu wird von W. Gerlach, Thyristoren, Berlin 1979, gegeben.
    Die Herstellung geometrisch geschliffener Randkonturen erfolgt dem Stand der Technik entsprechend an jedem Einzelchip als gesonderter Prozessschritt. Sie ist daher für großflächige Leistungsbauelemente (5 cm2 bis zu fast 100 cm2) üblich, die Stromtragfähigkeit liegt zwischen 300 A und 4000 A, die typischen Sperrspannungen liegen zwischen 2000 und 9000 V. Solche Bauelemente werden im weiteren Aufbau überwiegend druckkontaktiert verarbeitet und nach der Passivierung keinen Temperaturbeanspruchungen von größer als 250°C ausgesetzt.
  • 2. Planare Passivierungsstrukturen werden auf der ebenen (planaren) Oberfläche des Halbleiterbauelementes aufgebracht. Auch hier wird eine Aufweitung der Raumladungszone in den Randbereichen jedes einzelnen Bauelementes erzeugt. Sie können in drei Arten unterschieden werden:
    • 1. 2.1. Die Planarstruktur mit eindiffundierten floatenden Potentialringen. Sie wird von Y. C. Kao, E. D. Wolley: "High Voltage Planar pn-Junctions", IEEE Trans EI. Dev. 55, 1409, (1967), beschrieben. Hier bewirken eindiffundierte Potentialringe eine Aufweitung der Raumladungszone.
    • 2. 2.2. Die Planarstruktur nach dem RESURF-(Reduced Electrical Surface Field)-Prinzip. Hier schließt sich an eine p-Zone hoher Dotierung eine eindiffundierte p--Zone niedriger Dotierung an, die so ausgelegt ist, das der Hauptanteil des elektrischen Feldes in der p--Zone aufgenommen wird.
      Ein Spezialfall davon ist die VLD-Struktur (Variation of Lateral Doping), die von R. Stengl, U. Gösele: "Variation of Lateral Doping - a new Concept to Avoid High Voltage Breakdown of Planar Junctions", IEEE IEDM 85, S. 154 (1985), vorgeschlagen wurde.
    • 3. 2.3. Die Planarstruktur mit Feldplatten zur Aufweitung der Raumladungszone. Durch definiert eingestellte Stufen in einem Isolator über der Halbleiteroberfläche wird die Raumladungszone aufgeweitet.
Die planaren Strukturen werden im Waferverbund einer Vielzahl von Bauelementen hergestellt. Der Haupteinsatz moderner Leistungsbauelemente geht zur Parallelschaltung mehrerer Einzelchips. Die typische Größe planarer Chips liegt zwischen 0,1 und 2 cm2. Hier sind nur solche Bauelemente zu vertretbaren Kosten herstellbar, die im Waferverbund gefertigt werden.
Bei der Fertigung im Waferverbund wird die Passivierung und ihr entsprechender Schutzüberzug vor der Metallisierung hergestellt. Dadurch muss die Passivierungsschicht stabil gegen den Temperprozess der Metallisierung sein. Die Metallisierung ist zumindest auf einer Seite des späteren Chips lötfähig gestaltet. Lötfähige Metallisierungen müssen dem Stand der Technik entsprechend bei Temperaturen von mindestens 360°C, in der praktizierten Technologie bei größer als 400°C getempert werden.
Sowohl die geometrisch geformten als auch die planaren Randkonturen von Halbleiterkörpern müssen mit einer isolierenden oder semiisolierenden Schutzschicht zum Erreichen der Sperrfähigkeit und zum Schutz vor negativen Umgebungseinflüssen versehen werden. Dabei sind sowohl die Vorbehandlung des Wafers als auch die Eigenschaften dieser Passivierungsschicht kritisch.
Bei planaren Randstrukturen sind wegen der nachfolgenden Temperaturbelastungen mit Temperaturen von größer als 400°C anorganische Passivierungsschichten aus SiO2 und Si3N4 nach dem Stand der Technik üblich. Weiterhin bietet es sich an, eine Glasschicht, die neben SiO2 auch Metalloxyde enthält, zu verwenden, wie das in DE 44 10 354 beschrieben ist. Moderne Verfahren verwenden hier auch semiisolierende Polysiliziumschichten.
Die Anforderungen an die Zuverlässigkeit der Passivierungsschichten steigen auf Grund der Forderung nach Halbleiterbauelementen mit immer höheren Sperrspannungen. Alle Halbleiter­ bauelemente werden einem mindestens 1000-stündigen Test bei Gleichspannung nahe dem vollen Sperrvermögen und bei Temperaturen gleich oder nahe der maximal zulässigen Temperatur (125°C bis 175°C) ausgesetzt. Dabei dürfen sich ihre Sperreigenschaften nicht verändern.
Bei Verwendung von SiO2 als Oberflächenpassivierung wird beobachtet, dass bereits ab einer Sperrspannung von 1200 Volt ein Anstieg des Sperrstroms bei einem statistischen Anteil der getesteten Bauelemente zu verzeichnen ist. Bei additiv aufgetragenem und gesintertem Glas wird ab Sperrspannungen von größer 1700 Volt ein vergleichbarer Anstieg beobachtet. Als Ursache dieses Sperrstromanstiegs werden langsam bewegliche Ladungsträger angenommen, die unter den hohen elektrischen Feldern und der langen Testzeit ihre Position verändern, was schließlich zu einem Verlust der Sperrfähigkeit des Halbleiterbauelements führt, bzw. führen kann.
Diese beweglichen Ladungen (insbesondere Alkaliionen), vornehmlich Verunreinigungen der Luft, der Reaktionsbecken und der verwendeten Einrichtungen im Herstellungsprozess, können durch technologischen Aufwand reduziert, aber kaum vollständig beseitigt werden. Je höher die Sperrspannungsanforderungen sind, desto geringer ist die ausreichende Schwellen- Ladungsmenge, um bei Langzeitbelastung ein Driften der Kennlinie zu verursachen.
Zur Beseitigung der Kennliniendrift können semiisolierende Polysilizium-Schichten verwendet werden. Allerdings wurde die Erfahrung gemacht, dass solche Schichten in Verbindung mit planaren Feldringen immer zu niedrigeren Sperrspannungen führen, als sie von dem Bauelement bedingt durch dessen konstruktiver Auslegung seines Volumens und seiner Randkontur zu erwarten und möglich wären.
Die Verwendung amorphen Halbleitermaterials als Passivierungsschicht wird in DE 44 28 524 beschrieben. Dabei ist dort eine geschliffene Randstruktur zugrundegelegt worden. Als amorphes Halbleitermaterial wird dort aufgedampftes und getempertes Silizium verwendet, das mit 1019 bis 1020/cm-3 Bor dotiert ist. Die Bordotierung dient dazu, eine n-Dotierung in der Passivierungsschicht, die Inversionskanäle in einer in der Struktur des Halbleitervolumens vorhandenen p-dotierten Zone hervorrufen könnte, zu vermeiden.
Es soll u. a. die Bedingung erfüllt werden, dass das Verhältnis von Sperrstromdichte des Heteroübergangs zur Leitfähigkeit der Passivierungsschicht größer ist als der maximale Feldgradient an der Oberfläche des Bauelementes multipliziert mit der Dicke der Passivierungsschicht. Die o. g. Veröffentlichung beinhaltet den Hinweis, dass an Stelle von amorphem dotiertem Silizium in gleicher Weise hydrierter Kohlenstoff verwendet werden kann. Nach diesem Stand der Technik werden die amorphen Halbleiterschichten entsprechend mit Bor dotiert, um der erwähnten Ungleichung zu genügen.
In DE 44 28 524 wird ausgeführt, dass an Stelle einer Dotierung mit Bor eine Dotierung mit Sauerstoff zwischen 0,01% und 20% verwendet werden kann, um prozesstechnische und umweltgefährdende Problemlösungen der für eine Bordotierung verfügbaren Dotierquellen zu vermeiden, denn genannte Dotierquellen sind hochgradig giftig. Nach der Abscheidung wird die Schicht bei einer Temperatur zwischen 200°C und 350°C getempert.
Die Herstellung von Schichten aus amorphem, hydriertem Kohlenstoff (a-C:H) durch Abscheidung aus einem Kohlenwasserstoff Plasma wird erstmals von Holland und Ohja in der Zeitschrift Thin Film Solids 38, L17 (1 976) beschrieben. Die Passivierung a-C:H besteht aus Kohlenstoff in einer Mischung aus einem sp2- und sp3-Hybrid, sowie aus mit Wasserstoff gesättigten Bindungen.
Die Eigenschaften der Schichten können hauptsächlich durch die sich in einem Plasma- Reaktor einstellende Self-Bias-Spannung gesteuert werden, wodurch die kinetische Energie der auftreffenden CHx-Ionen und damit das Schichtwachstum bestimmt wird.
Die hervorragenden Eigenschaften von a-C:H-Oberflächen als Passsivierungschicht von Halbleiterbauelementen werden in den Dissertationen von T. Mandel, Erlangen 1994 und R. Barthelmeß, Erlangen 1995 ausführlich beschrieben.
a-C:H-Schichten weisen eine große Zahl umladbarer Zustände in der Bandlücke auf. Bei Vorhandensein einer durch eine Verunreinigung verursachten Ladung bildet sich in der a-C:H- Schicht eine Gegenladung. Diese Gegenladungen können auch in der Randkontur auftretende Feldspitzen reduzieren. Daher werden a-C:H-Schichten auch als elektroaktive Passivierung bezeichnet, sie lassen damit eine hohe Zuverlässigkeit bei Gleichspannungsbelastung, eine hohe Sperrspannung sowie auch eine hohe Ausbeute im Herstellprozess erwarten.
Vorgenannte Arbeiten zeigen leider auch auf, dass bei anschließender Temperung der a-C:H- Schichten eine partielle "Graphitisierung" ab einer Temperatur von 300°C einsetzt, deren prozentualer Anteil mit der Temperaturerhöhung zunimmt. Dabei werden sp3- zu sp2- Bindungen (Graphit-Bindungen) umgewandelt, wodurch diese Schicht ihre Eigenschaft als Isolator verliert.
Durch diese Tatsache bedingt hat sich das Verfahren bisher nur bei Bauelementen durchgesetzt, die nach der Abscheidung der a-C:H-Schicht keinen Temperaturbelastungen im Bereich von größer als 350°C ausgesetzt sind. Dies ist beispielhaft bei den oben beschriebenen Halbleiterbauelementen mit Mesa-Randkonturen der Fall, die überwiegend in Druckkontakttechnik weiter zu kompletten Bauelementen aufgebaut werden. Ein Verfahren zur Herstellung von a-C:H-Schichten bei planaren Oberflächenstrukturen ist aus praktizierter Technologie nicht bekannt.
Bekannte Verfahren nach dem Stand der Technik gestalten die a-C:H-Schicht mit Dotierungen. Bei Verwendung von Bordotanten erfordert dies eine Zuführung von Gasen wie Diboran oder anderen Bor enthaltenden Verbindungen im Plasmaprozess, was verfahrenstechnisch Unsicherheiten verursacht und einen erheblichen technischen Aufwand erfordert. Bei Verwendung von Sauerstoff enthaltenden Kohlenwasserstoffverbindungen ist ebenfalls aufgrund der explosiven Eigenschaften ein erheblicher technischer und technologischer Aufwand erforderlich.
Die a-C:H-Schicht ist aufgrund ihrer diamantähnlichen Struktur chemisch inert und daher mit chemischen Verfahren der Halbleitertechnologie nur aufwendig zu strukturieren. Die Strukturierung ist für eine planare Prozessführung jedoch unerläßlich, da hier die a-C:H- Schicht in einer exakt justierten Position auf der Randkontur des einzelnen Bauelementes angeordnet sein muss.
In der Ursprungsanmeldung wurde ein technologisches Prozessfenster vorgestellt, bei dem eine undotierte a-C:H-Schicht auf einem Wafer mit Planarstruktur auch in den Folgeprozessen mit Temperaturen größer als 300°C bis hin zu 440°C ausgesetzt werden kann, wodurch zwar die Leitfähigkeit der a-C:H-Schicht zunimmt, aber ihre hervorragenden Eigenschaften bezüglich der Zuverlässigkeit unter Gleichspannungsbelastung erhalten bleiben.
Bei der Abscheidung von a-C:H-Schichten auf Halbleiterwafern mittels eines Plasma- Reaktors erfolgt eine Abscheidung nicht nur auf den Wafern, sondern auch auf den Waferträgern und an den Innenwänden der Reaktionskammer der Anlage selbst. Ein Abscheideprozess erzeugt ein a-C:H Schichtdicke zwischen 120 und 240 nm. Nach einer bestimmten Zahl von Prozessdurchläufen, typischerweise zwischen 5 und 15, erreicht die in der Reaktionskammer und auf den Trägern abgeschieden Schicht eine kritische Dicke. Ab diesem Zeitpunkt können vom Reaktionsraum und den Trägern Teile der dort befindlichen a-C:H- Schicht abplatzen und als Partikel die Wafer kontaminieren.
Folglich muss eine Reinigung mit O2 Plasma zur Entfernung der a-C:H Schichten auf den Trägern und den Innenwänden der Reaktionskammer erfolgen. Ein derartiger Reinigungsprozess benötigt bei gängigen Anlagen ca. 3 Stunden. Verglichen mit der typischen Zeit für eine Beschichtung von weniger als 10 Minuten bedeutet eine derartige Reinigung eine erhebliche Störung des rationellen Fertigungsablaufes.
Die vorliegende Zusatzanmeldung hat die Aufgabe, ein Fertigungsverfahren für schnelle Leistungsdiode mit einer a-C:H-Schicht auf einer Planarstruktur zu finden, wobei die Fertigung der a-C:H-Schicht und ihre Anordnung zusätzlich zu den Forderungen, dass keine Dotierung dieser Schicht erforderlich ist, dass eine anschließende Temperaturbehandlung dieser Schicht bis zu 440°C zum Erzielen einer lötfähigen Matallisierung und dass sie in ihrer Strukturierung und Formgestaltung kompatibel zu den Bearbeitungsstufen der übrigen planaren Strukturierung im Waferverbund ist, so beschaffen sein soll, dass der benötigte Reinigungsprozess der Anlage simultan als Strukturierungsprozess der Wafer dient.
Diese Aufgabe wird durch die Maßnahmen des kennzeichnenden Teiles des Anspruchs 1 gelöst, vorteilhafte Ausführungsvarianten sind in den nachgeordneten Ansprüchen aufgezeigt.
Die erfinderische Idee wird nachfolgend auf der Grundlage der Fig. 1 bis 3 beschrieben.
Fig. 1. zeigt das Verfahren zur Herstellung strukturierter a-C:H-Schichten
Fig. 2. zeigt die "blockweise" Ausführungsform des Ablaufs des erfinderischen Verfahrens.
Fig. 3. zeigt die "alternierende" Ausführungsform des Ablaufs des erfinderischen Verfahrens.
Fig. 1 gibt eine Übersicht über das Verfahren nach der Ursprungsanmeldung. Die Kettung der technologischen Verfahrensschritte wird in den Stufen a bis e dargestellt. Es ist ein Querschnitt des Randbereiches eines Halbleiterbauelementes skizziert. Zunächst werden im Rahmen der Basistechnologie im Halbleiterwafer (1) die aktive Strukturen, die Anodenzone (2) und die Potentialringe (3), erzeugt. Ebenfalls kann der in vielen planaren Prozessen übliche Kanalstopper (4) ausgebildet sein. Die Anordnung der Potentialringe (3) und ihre Erzeugung sind bekannter Stand der Technik. Vor Abscheiden der a-C:H-Schicht werden alle im Prozess entstehenden planaren Oxydschichten chemisch entfernt und unmittelbar vor dem Abscheiden wird ein eventuell vorhandenes Restoxyd beseitigt.
Auf die so vorbehandelte Oberfläche der Planarstruktur wird in einem Plasma-Reaktor eine undotierte a-C:H-Schicht (5) mit einer Dicke zwischen 0,12 µm und 0,24 µm ganzflächig abgeschieden (Fig. 1a). Als Trägergas kann Methan (CH4), Ethen (C2H4) oder Ethan (C2H6) verwendet werden. Es ist vorteilhaft, diesen Prozess bei einer Self-Bias-Spannung zwischen 700 V und 1000 V, einem Druck zwischen 1 und 30 kPa und Gasflussraten zwischen 10 und 200 scm3 durchzuführen. Die Temperatur des Wafers sollte auf 140°C gehalten werden, maximal sind in jedem Falle 180°C zu unterschreiten.
In einem nächsten Prozessschritt (Fig. 1b) wird auf diese a-C:H-Schicht eine Photolackschicht (6) in einer Dicke zwischen 2 µm und 8 µm aufgebracht und fotolithografisch strukturiert.
In einem weiteren Prozessschritt (Fig. 1c) wird die a-C:H-Schicht in einem Sauerstoff-(O2-)- Plasma mit z. B. Argon als Inertgas geätzt, dies erfolgt nach dem Stand der Technik in einem weiteren Plasma-Reaktor. Dabei muss die Self-Bias-Spannung zwischen 120 V und 700 V betragen. Der Arbeitsdruck liegt zwischen 1 und 20 kPa bei einer Gasflussrate zwischen 10 und 150 scm3 Der Volumenanteil zwischen Argon und Sauerstoff kann zwischen 1 : 4 und 4 : 1 variieren. Die Temperatur des Wafers darf 160°C nicht überschreiten. Bei diesem Schritt wird gleichzeitig die Fotolackschicht teilweise angeätzt. Deren Dicke ist so gewählt, dass noch nach Abschluss des Plasma-Ätzprozesses eine Restlackschicht vorhanden ist.
Erfinderisch ist die Nutzung eines Plasma-Reaktors für zwei der genannten Prozessschritte. Für die Abscheidung der a-C:H-Schicht sowie für deren Strukturierung, nach zwischenzeitlichem Aufbringen und Strukturieren der Photolackschicht (Fig. 1b), bei simultanem Reinigen der Anlage. Dies ist technologisch möglich, da sowohl die Reinigung der Anlage als auch die Strukturierung der Wafer sehr ähnliche Prozessparameter (O2-Plasma, Self-Bias-Spannungen von 120 bis 700 V) erfordern.
Nach Entfernen des restlichen Photolacks wird der Wafer gereinigt und nach einer weiteren chemischen Vorbehandlung in einer Lösung aus verdünnter wäßriger Flusssäure kann die ganzflächige Metallisierung (7) erfolgen (Fig. 1d). Für bondfähige Bauelemente bietet sich eine Metallisierung aus Aluminium an. Andere Metallisierungen nach dem Stand der Technik sind möglich. Die Dicke der Metallisierung sollte mindestens 4 µm, höchstens jedoch 10 µm betragen.
Die Strukturierung der Metallisierung (Fig. 3e) kann in einem Fotolithografie- mit einem anschließenden Ätzschritt erfolgen. Die a-C:H-Schicht erweist sich gegen wäßrige chemische Ätzmedien als sehr beständig.
Zur Erzielung zuverlässiger galvanischer Kontakte und ausreichender Haftung der Metallisierung auf Silizium, ist ein Temperprozess der Metalle notwendig. Dieser Temperprozess wird bei einer Temperatur zwischen 360°C und 440°C über 5 bis 10 Min. durchgeführt, vorzugsweise zwischen 390°C und 430°C. Er erfolgt in einer Atmosphäre aus Stickstoff und Wasserstoff (Formiergas).
Bei dem beschriebenen Temperprozess erhöht sich der Sperrstrom des Halbleiterbauelementes merklich. War der Sperrstom einer 3300 Volt-Struktur vor dem Tempern kleiner als 3 µA bei 3300 V und 25°C, so werden nach dem Tempern typisch 30 µA Sperrstrom gemessen. Dies ist ein Anzeichen für eine bereits eingesetzte Graphitisierung in der a-C:H-Schicht, wodurch die Leitfähigkeit erhöht wird. Der Sperrstrom ist stabil und liegt noch in einem Bereich, in dem er für die Verlustleistung bei vorgegebenen Einsatzgebieten akzeptabel ist.
Dieses vorgestellte Verfahren kann auch auf eine Planarstruktur übertragen werden, bei der an Stelle von Potentialringen in analoger Weise eine VLD-Struktur angewandt wird.
Diese gestellte Aufgabe der Nutzung eines Plasma-Reaktors für zwei Verfahrensschritte kann auf zwei Wegen gelöst werden:
Fig. 2. zeigt die "blockweise" Ausführungsform des erfinderischen Verfahrens. Hierbei besteht der Zyklus eines Plasmaprozesses aus m Schritten a-C:H-Abscheidung (A), sowie dem anschließen O2-Prozess mit m Strukturierungsschritten und einer simultanen Anlagenreinigung, wobei m zwischen 5 und 15 liegt.
Der praktische Ablauf des Verfahrens gestaltet sich folgendermaßen: In den Plasma-Reaktor werden nacheinander m Waferchargen zur a-C:H-Abscheidung (A) eingebracht. Während sich die 2-te Charge in der Reaktionskammer befindet durchläuft die 1-te bereits den sich technologisch anschließenden Photolackprozess. Nach Beendigung dieses ersten Photolackprozesses bzw. nach dem Durchlauf von m Chargen erfolgt durch einfaches Umschalten zwischen den Prozessgasen der O2-Prozess. Hierbei werden beginnend mit der ersten alle Chargen, bei simultaner Reinigung der Anlage, strukturiert (S). Die Reinigung (R) der Prozesskammer kann mehr Zeit in Anspruch nehmen als das Strukurieren der Waferchargen. In diesem Fall wird der O2-Prozess erst nach Beendigung des Reinigungsprozesses beendet.
Fig. 3. zeigt die "alternierende" Ausführungsform des erfinderischen Verfahrens, bei dem der Plasma-Reaktor abwechselnd für die a-C:H Beschichtung bzw. für die Reinigung bei simultaner Strukturierung von zwischenzeitlich weiter prozessierten Wafern verwendet wird.
Der vollständige Zyklus eines Plasmaprozess wird hierbei gebildet aus einem a-C:H- Beschichtungsschritt (A), sowie einem O2-Prozesses. Die Durchführung des Sauerstoffprozesses beinhaltet die simultane Strukturierung der Wafer und die Reinigung des Reaktionsraumes und der Waferträger. Die Strukturierung der Wafer ist ein in der Regel zeitlich kürzerer Prozess verglichen mit der Reinigung der Anlage. Daher werden die Wafer nach erfolgter Strukturierung aus der Reaktionskammer entfernt. Ab diesem Zeitpunkt läuft der O2-Prozess bei Bedarf zur Reinigung der Reaktionskammer weiter.
Der praktische Ablauf des Verfahrens gestaltet sich folgendermaßen: Im Plasma-Reaktor erfolgt die a-C:H-Abscheidung der Wafercharge i. Anschließend wird die Charge i dem. Photolackprozess unterworfen. Die Dauer dieses Prozessschrittes beträgt das n-fache der Zeit des Zyklus eines vollständigen Plasmaprozesses. Während dieser Zeit werden n neue Chargen in den Plasmaprozess eingebracht und a-C:H abgeschieden. Nach der Abscheidung auf der (i + n)-ten Charge, wird die i-te Charge zur Strukturierung in den Plasmaprozess eingebracht.
Durch beide beschriebenen Fertigungsverfahren ist eine kontinuierliche Ausnutzung des Plasma-Reaktors gegeben. Bislang unproduktive Reinigungzeiten können für notwendige Prozessschritte eingesetzt werden und bilden somit die Basis für eine effiziente und wirtschaftliche Herstellung von Halbleiterbauelementen.

Claims (3)

1. Verfahren nach Anspruch 6 der DE 198 51 461 zur Passivierung einer schnellen Leistungsdiode bestehend aus den Schritten
  • a) Erzeugung einer a-C:H-Schicht mittels Plasma-Abscheidung auf der oxydfreien Halbleiteroberfläche, wobei die Self-Bias-Spannung zwischen 700 V und 1000 V eingestellt wird, wobei die Temperatur der Wafer zwischen 140°C und 180°C beträgt,
  • b) Aufbringen und Strukturieren einer Fotolackschicht der Dicke zwischen 2 µm und 8 µm auf die a-C:H-Schicht,
  • c) Ätzen der a-C:H-Schicht in einem sauerstoffhaltigen Plasma bei einer Self-Bias- Spannung zwischen 120 V und 700 V, wobei die Fotolackschicht jedoch in abgedünnter Form erhalten bleibt,
  • d) Aufbringen und Strukturieren einer Metallisierung der Dicke zwischen 4 µm und 8 µm und
  • e) Tempern der Wafer bei einer Temperatur zwischen 360°C und 440°C zur Erreichung einer guten Haftung der Metallisierung,
dadurch gekennzeichnet, dass die Verfahrensschritte a) und c) in der selben Anlage durchgeführt werden und dabei der Verfahrensschritt c) simultan zur Strukturierung der a-C:H-Beschichtung der Wafer sowie zur Reinigung des Plasma-Reaktors verwendet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass in einem ersten Schritt zwischen 5 und 15 Durchläufe des Verfahrensschrittes a) durchgeführt werden und anschließend in einem zweiten Schritt die gleiche Anzahl von Durchläufen des Verfahrensschrittes c) durchgeführt wird, wobei dieser Verfahrensschritt c) simultan zur Strukturierung ebenfalls zur Reinigung der Anlage von im Verfahrensschritt a) abgeschiedenen Kohlenstoff dient.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass in einem alternierenden Verfahren die Verfahrensschritte a) und c) abwechselnd durchgeführt werden und dabei die im Verfahrensschritte a) durch Kohlenstoff verunreinigte Anlage im Verfahrensschritte c) simultan zur Strukturierung der Wafer gereinigt wird.
DE10022384A 1998-11-09 2000-05-08 Verfahren zur Passivierung einer schnellen Leistungsdiode Expired - Fee Related DE10022384B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE10022384A DE10022384B4 (de) 1998-11-09 2000-05-08 Verfahren zur Passivierung einer schnellen Leistungsdiode

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19851461A DE19851461C2 (de) 1998-11-09 1998-11-09 Schnelle Leistungsdiode und Verfahren zu ihrer Passivierung
DE10022384A DE10022384B4 (de) 1998-11-09 2000-05-08 Verfahren zur Passivierung einer schnellen Leistungsdiode

Publications (2)

Publication Number Publication Date
DE10022384A1 true DE10022384A1 (de) 2001-11-29
DE10022384B4 DE10022384B4 (de) 2004-07-22

Family

ID=26005593

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10022384A Expired - Fee Related DE10022384B4 (de) 1998-11-09 2000-05-08 Verfahren zur Passivierung einer schnellen Leistungsdiode

Country Status (1)

Country Link
DE (1) DE10022384B4 (de)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5252178A (en) * 1992-06-24 1993-10-12 Texas Instruments Incorporated Multi-zone plasma processing method and apparatus
DE4410354C2 (de) * 1994-03-25 1996-02-15 Semikron Elektronik Gmbh Leistungshalbleiterbauelement
DE4428524A1 (de) * 1994-08-11 1997-12-04 Eupec Gmbh & Co Kg Halbleiterbauelement mit Passivierungsschicht

Also Published As

Publication number Publication date
DE10022384B4 (de) 2004-07-22

Similar Documents

Publication Publication Date Title
EP1977442B1 (de) Verfahren zur herstellung eines halbleiterbauelements mit unterschiedlich stark dotierten bereichen
DE102006046726A1 (de) Solarzelle mit strukturierter Rückseitenpassivierungsschicht aus SIOx und SINx sowie Verfahren zur Herstellung
DE3700620A1 (de) Halbleiterkoerper und verfahren zum herstellen desselben
DE2917564A1 (de) Verfahren zum herstellen von solarzellen und dadurch hergestellte gegenstaende
DE112019003790T5 (de) Superjunction-siliziumkarbid-halbleitervorrichtung und verfahren zum herstellen einer superjunction-siliziumkarbid-halbleitervorrichtung
DE102018216855A1 (de) Siliziumcarbid-Halbleitervorrichtung und Verfahren zum Herstellen einer Siliziumcarbid-Halbleitervorrichtung
DE112014005031B4 (de) Verfahren zur Herstellung eines Halbleiter-Bauelements und Vorrichtung zur Herstellung einer Glasschicht
DE102007036921A1 (de) Verfahren zur Herstellung von Siliziumsolarzellen
DE1614356A1 (de) Integrierte Halbleiterbaugruppe mit komplementaeren Feldeffekttransistoren
DE102012023512A1 (de) Sperrschicht-Schottky-Diode
DE102010006315A1 (de) Verfahren zur lokalen Hochdotierung und Kontaktierung einer Halbleiterstruktur, welche eine Solarzelle oder eine Vorstufe einer Solarzelle ist
DE2019655A1 (de) Verfahren zur Halbleiterherstellung und zur Herstellung eines dotierten metallischenLeiters
WO2022167018A1 (de) Passivierende und leitende schichtstruktur für solarzellen
DE102005036551A1 (de) Siliziumkarbid-Halbleitervorrichtung und Herstellungsverfahren davon
DE3328521C2 (de) Gleichrichterdiode für hohe Sperrspannung
DE102016116192B3 (de) Photovoltaikmodul mit integriert serienverschalteten Stapel-Solarzellen und Verfahren zu seiner Herstellung
DE19851461C2 (de) Schnelle Leistungsdiode und Verfahren zu ihrer Passivierung
DE2162219A1 (de) Verfahren zum Herstellen eines Feldeffekttransistors
DE10022384B4 (de) Verfahren zur Passivierung einer schnellen Leistungsdiode
DE112018007554T5 (de) Verfahren zur Herstellung einer Lawinenphotodiode
DE102009015764A1 (de) Verfahren zur Herstellung monokristalliner n-Silizium-Rückseitenkontakt-Solarzellen
EP3655995B1 (de) Verfahren zur herstellung von pert solarzellen
DE112010003152T5 (de) Photoelektrische Umwandlungseinrichtung
DE102016110523B4 (de) Verarbeiten einer Leistungshalbleitervorrichtung
DE2425328C3 (de) Verfahren zur Herstellung einer opto-elektronischen Richtungsleitung

Legal Events

Date Code Title Description
AG Has addition no.

Ref document number: 19851461

Country of ref document: DE

OP8 Request for examination as to paragraph 44 patent law
AF Is addition to no.

Ref document number: 19851461

Country of ref document: DE

Kind code of ref document: P

AF Is addition to no.

Ref document number: 19851461

Country of ref document: DE

Kind code of ref document: P

8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: SEMIKRON ELEKTRONIK GMBH & CO. KG, 90431 NUERNBERG,

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20130724