-
Die
vorliegende Erfindung betrifft generell eine Signalumwandlungsvorrichtung
eines Chipsatzes und insbesondere eine Signalumwandlungsvorrichtung,
welche in der Lage ist, ein Antwortsignal von einer Speicherschnittstelle
an eine Hauptsystemschnittstelle wirksam auszugeben/umzuwandeln.
-
Infolge
der schnellen Entwicklung bei Hardware-Technologien hat sich die
Taktfrequenz der Zentralverarbeitungseinheit (CPU) ausgehend von mehreren
MHz auf hunderte von MHz verbessert. Zur Anpassung an die Taktfrequenz
der CPU muss die Hauptkarte hochfrequente Taktsignale liefern. Jedoch
arbeiten bei dem Personalcomputer (PC) des Standes der Technik andere
periphere Vorrichtungen mit einer langsameren Geschwindigkeit als
die CPU. Das Anforderungssignal von der CPU ist schneller als das
Antwortsignal von den peripheren Vorrichtungen. Wie bekannt, wird
die Verarbeitungsgeschwindigkeit einer CPU erhalten aus deren innerer
Frequenz multipliziert mit einem Vielfachen. Beispielsweise werden
266MHz erhalten aus 66MHz multipliziert mit 4, wobei 66MHz eine
innere Frequenz und 4 ein Multiplikator ist. Derzeit beträgt bei geläufigen Hauptkarten die
innere Frequenz einer CPU beispielsweise 100MHz, 83MHz oder 66MHz.
Die Taktfrequenz von Speichervorrichtungen, wie eines dynamischen
Schreib-Lese-Speichers (DRAM), beträgt beispielsweise 100MHz, 83MHz
oder 66MHz bzw. 50MHz. Die Taktfrequenz für die Schnittstelle zum Anschluß peripherer
Komponenten (PCI-Schnittstelle) kann 66MHz oder 33MHz betragen.
Die Taktfrequenz für
die Schnittstelle des Anschlusses für beschleunigte Grafik (AGP)
kann 66MHz oder 133MHz betragen. Es wurde ein Signalumwandlungsverfahren
entwickelt, welches in der Lage ist, hochfrequente Anforderungssignale
von einem Hauptsystem und niederfrequente Antwortsignale von peripheren
Vorrichtungen, wie eine Umwandlung zwischen 100MHz/66MHz oder 133MHz/100MHz,
umzuwandeln.
-
1 zeigt ein Blockdiagramm
eines Chipsatzes bei einer Hauptkarte gemäß dem Stand der Technik, wie
er z.B. in der
DE
199 52 747 A1 gezeigt ist. In
1 versorgt der Taktgenerator
110 den
Chipsatz
100 mit zwei Taktsignalen CLK-A und CLK-B verschiedener
Frequenzen. Es existiert ein ganzzahliges Verhältnis zwischen der Frequenz
der beiden Taktsignale CLK-A und CLK-B. Beispielsweise beträgt, wenn
die Taktsignale CLK-A und CLK-B 100MHz bzw. 66MHZ betragen, das
ganzzahlige Verhältnis
etwa 3:2. Das heißt,
3 Zyklen des Taktsignals CLK-A sind gleich 2 Zyklen des Taktsignals CLK-B.
In der folgenden Beschreibung ist ein Takt-CLK-A-Zyklus ein Zyklus
des Taktsignals CLK-A.
-
In
dem Chipsatz 100 gibt es drei Teilsysteme: eine Hauptsystemschnittstelle 120,
eine Speicherschnittstelle 130 und eine AGP/PCI-Schnittstelle 140. Das
Taktsignal CLK-A ist mit einem Multiplexer (MUX) 122 und
anschließend
mit einem Puffer 124 verbunden. Das Ausgangssignal CLK-1
von dem Puffer 124 ist mit der Hauptsystemschnittstelle 120 verbunden.
Das Auswahlsignal SEL wählt
die Signale CLK-A bzw. CLK-B über
den MUX 132 aus, und anschließend liefert der Puffer 134 ein
Signal CLK-2 an die Speicherschnittstelle 130. Das Signal
CLK-B ist mit dem Multiplexer (MUX) 142 und anschließend mit
einem Puffer 144 verbunden. Das Ausgangssignal CLK-3 von
dem Puffer 144 wird in die AGP/PCI-Schnittstelle eingegeben.
Das Auswahlsignal SEL, welches verschiedene Taktsignale von der Speicherschnittstelle
auswählt,
wird durch das Grund-Eingabe/Ausgabe-System (BIOS) bzw. durch Sprungschalter
auf der Hauptkarte aufgebaut. MUX 122, 132 und 142 werden
dazu verwendet, die Laufzeitverzögerungen
der drei Taktsignale CLK-1, CLK-2 und CLK-3 einander anzunähern, und
nicht zum Auswählen
von Signalen.
-
Die
Taktsignale CLK-A und CLK-B sind mit dem Phasensignalgenerator 150 verbunden,
welcher Signalumwandlungsschaltungen 160, 162 und 164 mit
Phasensignalen versorgt. Die Anzahl von Ausgangssignalen von dem
Phasensignalgenerator 150 hängt von der Anzahl der höherfrequenten
Taktzahl ab. Beispielsweise erzeugt der Phasensignalgenerator 150,
wenn 3 Zyklen des Taktsignals CLK-A gleich 2 Zyklen des Taktsignals
CLK-B sind, bezüglich
des Taktsignals CLK-A 3 Phasensignale PH1, PH2 und PH3.
Die Signalumwandlungsschaltungen 160, 162 und 164 liefern
einen Signallaufweg zwischen der Hauptsystemschnittstelle 120,
der Speicherschnittstelle 130 und der AGP/PCI-Schnittstelle 140.
-
2 zeigt ein Impulsdiagramm
zu 1. 2 zeigt die Beziehung zwischen den Taktsignalen
CLK-A und CLK-B und den 3 Phasensignalen PH1, PH2 und PH3. Die Taktsignale
CLK-A und CLK-B befinden sich in Pseudosynchronizität. Anders
ausgedrückt,
die Differenz zwischen dem Anfangspunkt für den ersten Zyklus des Taktsignals CLK-A
und den ersten Zyklus des Taktsignals CLK-B ist kürzer als
ein vorbestimmtes Intervall; und die Differenz zwischen dem Anfangspunkt
für den (2N+1)ten
Zyklus des Taktsignals CLK-A und den (2N+1)ten Zyklus des Taktsignals
CLK-B ist ebenfalls kürzer
als das vorbestimmte Intervall, wobei N eine positive ganze Zahl
ist. Die Phasensignale PH1, PH2 und PH3 erscheinen abwechselnd als
freigegebene Signale, wobei ein freigegebenes Signal ein High-Pegel-Signal
bzw. ein Signal in einem Freigabezustand ist. Das Phasensignal PH1
wird in dem (3M-2)ten Zyklus des Phasensignals CLK-A freigegeben.
Das Phasensignal PH2 wird in dem (3M-1)ten Zyklus des Phasensignals
CLK-A freigegeben. Das Phasensignal PH3 wird in dem 3Mten Zyklus
des Phasensignal CLK-A freigegeben, wobei M eine positive ganze Zahl
ist.
-
Jedoch
gibt es auch bei peripheren Vorrichtungen große Verbesserungen. Beispielsweise
kann eine Taktfrequenz eines DRAM schneller sein als die innere
Taktfrequenz einer CPU. Die DRAM-Zugriffsrate kann 100MHz bzw. 133MHz
betragen, und die innere Taktfrequenz einer CPU kann 66MHz bzw. 100MHz
betragen. Wenn die Taktfrequenz eines DRAM schneller ist als die
innere Taktfrequenz einer CPU, so kann nicht jedes Antwortsignal
vollständig umgewandelt
und zu dem Hauptsystem gemäß dem Stand
der Technik zurückgeführt werde.
Beispielsweise können
bei von den Phasensignalen PH1 und PH3 erzeugten Antwortsignalen
Fehler auftreten, und es kann zu einem Signalverlust während einer Signalumwandlung
kommen. Während
jeder Signalumwandlung muß eine
Signalverarbeitungsperiode reserviert werden. Wenn die Signalverarbeitung
sich in einem asynchronen Modus befindet, kommt es gewöhnlich vor,
daß lediglich
ein Teil von Signalen vollständig
umgewandelt wird. Hierzu sei auf 3 und 4 verwiesen.
-
3 zeigt ein Blockdiagramm
einer in 1 dargestellten
Signalumwandlungsschaltung, wobei die Signalumwandlungsschaltung
Schaltungen 160, 162 und 164 in 1 umfaßt. Das Eingangssignal SG-I
bezieht sich auf das Taktsignal CLK-A bzw. CLK-B. Die Signalumwandlungsschaltung
wandelt das Eingangssignal SG-I in das Ausgangssignal SG-O um. Das
Ausgangssignal SG-O bezieht sich ebenfalls auf das Taktsignal CLK-A
bzw. CLK-B. Die
Erzeugung des Ausgangssignals SG-O hängt zusammen mit dem Eingangssignal
SG-I, den Taktsignalen CLK-A und CLK-B sowie mit den Phasensignalen
PH1, PH2 und PH3. Daher umfassen Eingangssignale der Schaltung in 3 ferner die Taktsignale
CLK-A und CLK-B sowie die Phasensignale PH1, PH2 und PH3.
-
4 zeigt ein Impulsdiagramm
der Signalumwandlungsschaltung in 3.
Die folgende Darlegung gilt für
den Fall, daß das
Frequenzverhältnis zwischen
den Taktsignalen CLK-A und CLK-B 3:2 beträgt. Bei einem praktischen Schaltungsaufbau
muß eine
Zeitverzögerung
während
einer Signalumwandlung existieren. Wenn das Eingangssignal SG-I
eine hohe Frequenz und das Ausgangssignal eine niedrige Frequenz
aufweist, so existieren drei Signalumwandlungsarten. Wenn das Eingangssignal
SG-I die Zeitgabe A1, A2 bzw. A3 ist, so ist das Ausgangssignal
die Zeitgabe B1, B2 bzw. B3. Ferner ist das Ausgangssignal die Zeitgabe
B4, wenn das Eingangssignal SG-I die Zeitgabe A4 ist. Jedoch stimmt
die Zeitgabe B3, wie aus 4 deutlich
ersichtlich, mit der Zeitgabe B4 überein. Das heißt, das
Umwandlungsergebnis von dem ersten Signal der gegenwärtigen drei
Signale kann mit dem Umwandlungsergebnis von dem dritten Signal
der oben erwähnten
drei Signale übereinstimmen,
und es tritt ein Signalverlust auf. Wenn die Signalumwandlung von
Hauptsystemen zu Speicherschnittstellen von langsam auf schnell,
wie von 66MHz auf 100MHz, ist, so kann eine Signalumwandlung nicht
vollständig
durchgeführt
werden.
-
Der
Stand der Technik verfügt über drei
Modi zum Lösen
des oben genannten Nachteils eines Signalverlustes:
-
1. Verlassen
-
Das
heißt,
bei Computersystemen muß die Hauptsystemfrequenz
immer schneller sein als die Speicherfrequenz.
-
2. Verarbeiten der Anforderungssignale
im Non-Pipeline-Modus:
-
In
dem Non-Pipeline-Modus für
die Anforderungssignale wird das nächste Anforderungssignal so
lange nicht akzeptiert, bis das aktuelle Antwortsignal bereit ist.
Daher werden die Anforderungsgeschwindigkeit und die Antwortgeschwindigkeit
sowie die Signalverarbeitungsgeschwindigkeit verringert; und
-
3. Arbeiten im Non-Ende-Zu-Ende-Bereitmodus:
-
Bei
einer Signalumwandlung wird selbst bei einem Verarbeiten der Anforderungssignale
im Pipeline-Übertragungs-Modus
ein Warteintervall bei einem aufeinanderfolgenden Übertragen
eines Bereitsignals reserviert. Infolge eines Reservierens eines Signalverarbeitungsintervalls
kann jedes Signal vollständig
umgewandelt und übertragen
werden. In diesem Modus ist die Signalumwandlungsgeschwindigkeit
viel niedriger, da die Wartezeit für eine Antwort erhöht und die
Antwortgeschwindigkeit verringert ist.
-
Herkömmlicherweise
kann das Bereitsignal, wenn ein Ende-Zu-Ende-Bereitmodus angewandt wird und
die Antwortgeschwindigkeit eines DRAM höher ist als die Anforderungsgeschwindigkeit
einer CPU, nicht eines nach dem anderen umgewandelt werden. Da die
Signalumwandlung, wie oben beschrieben, in einem Asynchronmodus
erfolgt, kann es vorkommen, daß lediglich
ein Teil von Signalen vollständig
umgewandelt wird. Daher ist dieser Stand der Technik keine bevorzugte
Lösung
für eine
Signalumwandlung. Die Ergebnisse einer Signalumwandlung haben einen
großen
Einfluß auf
die Leistung eines Computersystems. Wenn die Signalübertragung zwischen
Systemen nicht gut ist, so kann es vorkommen, daß Systeme nicht richtig arbeiten
können.
Die peripheren Vorrichtungen für
das Hauptsystem, beispielsweise Speichervorrichtungen, haben gewöhnlich eine
große
Wirkung auf die Stabilität
des Hauptsystems. Daher spielt, die Signalumwandlungsvorrichtung
bei Computersystemen eine wichtige Rolle.
-
Die
US 5,884,100 offenbart ein
anderes E/A-System mit integriertem kohärentem Cache-Speicher für einen
Einchip-Prozessor,
welches eine geringe Verzögerung
und einen hohen Durchsatz aufweist und ebenfalls asynchron zu einem
Prozessorkern arbeitet. Ein internes Kommunikationsprotokoll verwendet
Synchronisatoren und Datenpuffer, um Information zwischen einer
Taktdomäne
des Prozessorkerns und einer Taktdomäne des E/A-Systems auszutauschen.
-
Es
ist daher Aufgabe der vorliegenden Erfindung, eine verbesserte Signalumwandlungsvorrichtung
zum Umwandeln von Signalen von Speicherschnittstellen mit einer
höheren
Frequenz zu Hauptsystemschnittstellen mit einer niedrigeren Frequenz zu
schaffen.
-
Erfindungsgemäß wird die
Aufgabe durch die Merkmale des Hauptanspruchs gelöst, die
Unteransprüche
zeigen weitere vorteilhafte Ausgestaltungen der Erfindung.
-
Die
vorliegende Erfindung kann Antwortsignale von Hochfrequenzvorrichtungen
zu Niederfrequenzvorrichtungen vollständig umwandeln und einen niedrigen
Wirkungsgrad sowie die Nachteile, welche durch eine asynchrone Umwandlung
hervorgerufen werden, lösen.
Die Signalverluste treten nicht auf, wenn sich die Signalumwandlungsschaltung
in Pseudosynchronizität
befindet. Durch ein Anwenden der vorliegenden Erfindung kann das
Computersystem normal und schnell arbeiten, wobei die Frequenz für die Anforderungssignale
von Hauptsystemschnittstellen höher
ist als die Hälfte
der Frequenz für
die Antwortsignale von Speicherschnittstellen. Das Computersystem
weist beispielsweise 100MHz/133MHz oder 66MHz/100MHz auf.
-
Die
vorliegende Erfindung sieht somit in vorteilhafter Weise einen Chipsatz
mit einer Taktsignalumwandlung vor. Durch ein Anwenden einer Signalumwandlungsvorrichtung
bei dem Chipsatz können Antwortsignale
von Speicherschnittstellen wirksam und richtig umgewandelt und ausgegeben
werden. Die Signalumwandlungsvorrichtung wandelt ein Eingangssignal,
welches sich auf einen ersten Takt bezieht, in ein Ausgangssignal
um, welches sich auf einen zweiten Takt bezieht. Eine Periode von m
ersten Taktzyklen ist gleich einer Periode von n zweiten Taktzyklen,
wobei m und n beide die kleinsten positiven Ganzzahlen sind, welche
2n > m > n erfüllen. Der erste
Takt umfaßt
m Phasensignale, von welchen jedes abwechselnd als freigegebenes
Signal erscheint. Eine Periode jedes als freigegebenes Signal erscheinenden
Phasensignals ist gleich einem ersten Taktzyklus. Das Eingangssignal
umfaßt
ein erstes Bereitanfangssignal und ein erstes Bereitendsignal.
-
Bei
dem oben erwähnten
Chipsatz wird ein D-Flip-Flop angewandt, um das erste Bereitanfangssignal
um einen Zyklus eines ersten Takts zu verzögern, so daß ein Verlängerungs-Bereitanfangssignal erzeugt wird. Ferner
wird ein weiteres D-Flip-Flop verwendet,
um das erste Bereitendsignal um einen Zyklus des ersten Taktes zu
verzögern,
so daß ein Verlängerungs-Bereitendsignal erzeugt
wird. Ein logisches Gatter wird ferner angewandt, um ein Verlängerungssignal
zu erzeugen. Wenn das Verlängerungs-Bereitendsignal
und ein ersten Phasensignal von m Phasensignalen beide als freigegebene
Signale erscheinen, so ist das Verlängerungssignal ebenfalls ein
freigegebenes Signal. Ein Multiplexer wählt ein Verlängerungs-Bereitendsignal
aus und gibt es anschließend
aus. Das Verlängerungs-Bereitendsignal resultiert
aus einem Teil des freigegebenen ersten Bereitendsignals, welches
um einen Zyklus des ersten Takts verzögert wird. Wenn das Verlängerungssignal
und das erste Bereitendsignal beide als freigegeben Signale erscheinen,
so wird das erste Bereitendsignal um einen Zyklus des ersten Taktes
verzögert;
und ein Verlängerungs-Bereitanfangssignal
wird gleichzeitig erzeugt für
ein synchrones Verlängern
des Verlängerungs-Bereitendsignals und
des Verlängerungs-Bereitanfangssignals. Schließlich empfängt eine
Signalumwandlungsschaltung den ersten Takt, den zweiten Takt, das
des Verlängerungs-Bereitendsignals
und die m Phasensignale und er zeugt ein Ausgangssignal durch die
Pseudosynchronisation zwischen dem ersten Takt und dem zweiten Takt.
-
Weitere
Merkmale und Vorteile der Erfindung gehen aus der nachfolgenden
Beschreibung der Ausführungsbeispiele
hervor. Die Beschreibung erfolgt unter Bezugnahme der beiliegenden
Zeichnung. Es zeigt:
-
1 ein Blockdiagramm eines
Chipsatzes auf einer herkömmlichen
Computerhauptkarte ist;
-
2 ein Zeitdiagramm von Signalvorrichtungen
in 1;
-
3 ein Blockdiagramm einer
Signalverarbeitungsschaltung in 1;
-
4 ein Impulsdiagramm einer
Signalverarbetiung einer Signalverarbeitungsschaltung in 3;
-
5 ein Impulsdiagramm eines
Kopfsignals und eines Schwanzsignals eines Bereitsignals;
-
6 ein Impulsdiagramm einer
Signalumwandlung gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung; und
-
7 ein Blockdiagramm einer
Signalumwandlungsschaltung mit einem Impulsdiagramm von 6.
-
Durch
ein Anwenden der erfindungsgemäßen Signalumwandlungsvorrichtungen
können
Computersysteme, bei welchen die Anforderungssignalfrequenz von
Hauptsystemen zwischen der Hälfte und
der vollständigen
Antwortsignalfrequenz von Speicherschnittstellen liegt, normal arbeiten.
-
Ein
Antwortsignal wird von peripheren Vorrichtungen in Reaktion auf
ein Anforderungssignal von Hauptsystemen erzeugt. 5 zeigt ein Impulsdiagramm eines Kopfsignals
und eines Schwanzsignals eines Bereitsignals. Bei der vorliegenden
Erfindung wird ein Signal mit High-Pegel als freigegebenes Signal
angesehen. Ein freigegebenes Signal bezieht sich auf ein Signal
in einem freigegebenen Zustand. Ein Antwortsignal wird von peripheren
Vorrichtungen in Reaktion auf ein Anforderungssignal von einem Hauptsystem
erzeugt. Zuerst befindet sich das Bereitsignal DRDY auf einem High-Pegel.
Ein Antwortsignal, beispielsweise ein Antwortsignal aus 4 Bits,
benötigt
4 Taktzyklen zur Übertragung
und das Bereitsignal DRDY muß für 4 Taktzyklen
einen High-Pegel aufrechterhalten. Für jedes freigegebene Bereitsignal
DRDY wird mindestens ein Antwortsignal erzeugt. Jedes Antwortsignal
weist sein eigenes Kopfsignal und sein eigenes Schwanzsignal auf. Wenn
das Antwortsignal beginnt, erscheint das Bereitanfangssignal DRDYH
als High-Pegel. Wenn das Antwortsignal zum Ende gelangt, erscheint
das Bereitendsignal DRDYT als High-Pegel. Das Bereitanfangssignal
DRDYH und das Bereitendsignal DRDYT werden paarweise erzeugt. Beispielsweise erscheinen
in 5 das Bereitanfangssignal DRDYH
und das Bereitendsignal DRDYT einmal als High-Pegel, wenn das Bereitsignal
DRDY einen High-Pegel aufweist. Das heißt, ein Antwortsignal wird
während
dieses Zyklus erzeugt.
-
Bei
den erfindungsgemäßen Signalumwandlungsvorrichtungen
werden ein Anfangssignal und ein Endsignal jedes Antwortsignals
reserviert. Die Erkennung jedes Antwortsignals erfolgt durch das
Anfangssignal und das Endsignal des Antwortsignals zum Verhindern
eines Signalverlustes während
einer Signalumwandlung. Selbstverständlich beginnt das Kopfsignal
vor dem Endsignal, und diese werden paarweise erzeugt. In der folgenden
Beschreibung des bevorzugten Ausführungsbeispiels beträgt die Taktfrequenz
des Hauptsystems bzw. der Speichervorrichtungen (DRAM) 66MHz bzw.
100MHz.
-
6 zeigt ein Impulsdiagramm
einer Signalumwandlung gemäß dem Ausführungsbeispiel
der vorliegenden Erfindung. In 6 ist
das Taktsignal DCLK ein Taktsignal für einen DRAM mit 100MHz. Das
Phasensignal PH1 ist ein Phasensignal des Taktsignals DCLK, und
eine freigegebene Periode des Phasensignals PH1 ist gleich einem
Zyklus des Taktes DCLK. Aus 6 geht
hervor, daß 3
Zyklen eines Taktes DCLK eines DRAM gleich 2 Zyklen eines Hauptsytemtaktes
HCLK sind. Wie oben beschrieben, umfaßt das Taktsignal DCLK ferner
Phasensignale PH2 und PH3, jedoch zeigt 6 der Einfachheit halber lediglich das
Phasensignal PH1. Das Bereitsignal DRDY ist eine Freigabezeitgabe
eines Antwortsignals eines DRAM. Wie bei dem Stand der Technik beschrieben,
können
bei jedem Bereitsignal DRDY verschiedene Antwortsignale neben anderen vorliegen.
Ein Signalverlust kann während
einer Signalumwandlung auftreten. Bei der vorliegenden Erfindung
wird jedes Antwortsignal durch dessen eigene Anfangssignale und
Endsignale erkannt, so daß Nachteile
des Standes der Technik gelöst
werden können.
-
In 6 ist ferner ein Bereitanfangssignal DRDYH
ein Anfangssignal eines Antwortsignals eines DRAM. Bei diesem Ausführungsbeispiel
ist die Anzahl der Antwortsignale dargestellt durch die Anzahl der
freigegebenen Bereitanfangssignale DRDYH. Zwischen jeder freigegebenen
Periode des Bereitanfangssignals DRDYH muß ein Intervall, beispielsweise
ein Zyklus des Taktsignals DCLK, existieren. Daher weist jedes Antwortsignal
minde stens 2 oder mehr Antwortzyklen auf. Beispielsweise weist ein
Antwortsignal von einem DRAM, nachdem ein Anforderungssignal von
dem Hauptsystem gesendet wurde, 2 oder mehr Antwortzyklen auf. Die
Anzahl der Antwortsignale ist dargestellt durch die Anzahl des freigegebenen
Bereitanfangssignals DRDYH; und die freigegebene Periode des Bereitanfangssignals
DRDYH ist voneinander getrennt. Ein Antwortsignal erzeugt eine freigegebene
Periode des Bereitanfangssignals DRDYH, und die freigegebene Periode
bleibt für
einen Zyklus des Taktsignals DCLK erhalten. Bei Computersystemen
weisen die Antwortsignale von einem DRAM gewöhnlich 2 oder mehr Antwortsignale
auf, so daß es
gewöhnlich
keinen Einfluß auf
die Wirkung der vorliegenden Erfindung hat.
-
In 6 ist ein Bereitendsignal
DRDYT ein Endsignal jedes Antwortsignals eines DRAM. Die Anzahl
der Antwortsignale ist dargestellt durch die Anzahl der Zyklen eines
Taktes DCLK in dem freigegebenen Bereitanfangssignal DRDYH. Die
Antwortsignale von einem DRAM weisen gewöhnlich 2 oder mehr Antwortzyklen
auf; wenn ein Antwortsignal lediglich 2 Antwortzyklen aufweist,
so ist die freigegebene Periode des Bereitendsignals DRDYT um die freigegebene
Periode des nächsten
Bereitendsignals DRDYT angrenzend. Bei dem Stand der Technik kann
diese Art einer Angrenzsituation einen Fehlbetrieb bewirken.
-
Daher
führt die
vorliegende Erfindung ein Verlängerungssignal
EXT zum Lösen
der Angrenzsituation zwischen den freigegebenen Perioden DRDYT ein.
In 6 erscheint die freigegebene
Periode des Verlängerungssignals
EXT, wenn sowohl das Phasensignal PH1 als auch ein verzögertes Bereitendsignal
DRDYTQ als freigegeben erscheinen. Das verzögerte Bereitendsignal DRDYTQ
wird erzeugt aus dem Bereitendsignal DRDYT, welches synchron um
einen Taktzyklus verzögert
wird. Das Verlängerungssignal
EXT ist dargestellt durch die folgende logische Operation:
EXT
= PH1 UND DRDYTQ
-
Das
Verlängerungssignal
EXT ist in 6 dargestellt.
Wenn das Bereitendsignal DRDYT und das Verlängerungssignal EXT beide freigegeben sind,
so wird das Bereitendsignal DRDYT um einen Taktzyklus verzögert, und
es wird ein in 5 dargestelltes
Verlängerungs-Bereitendsignal
DRDYTX erzeugt. Da das Bereitanfangssignal DRDYH synchron mit dem
Bereitendsignal DRDYT ist, wird bei Verzögerung des Bereitendsignals
DRDYT das Bereitanfangssignal DRDYH synchron verzögert, und
ein Verlängerungs-Bereitanfangssignal
DRDYHX, welches in 5 dargestellt
ist, wird ebenfalls erzeugt.
-
Nachfolgend
sei erneut auf 6 Bezug
genommen. In 6 ist das
Taktsignal HCLK beispielsweise ein Taktsignal eines Hauptsystems
von 66MHz. Durch Anwenden der vorliegenden Erfindung werden das
Bereitanfangssignal DRDYH und das Bereitendsignal DRDYT in ein Bereitanfangssignal
HRDYH bzw. ein Bereitendsignal HRDYT des Taktsignals HCLK des Hauptsystems,
wie in 6 dargestellt,
umgewandelt.
-
Selbstverständlich weist
jedes Antwortsignals ein Anfangssignal und ein Endsignal auf. Daher umfaßt das freigegebene
Bereitanfangssignal DRDYH die gleiche Anzahl von Zyklen des Taktes DCLK
wie das freigegebene Bereitendsignal DRDYT. Nach einer Signalumwandlung
ist die Anzahl der Zyklen des Taktes HCLK in dem Bereitanfangssignal HRDYH
die gleiche wie die Anzahl der Zyklen des Taktes HCLK in dem Bereitendsignal
HRDYT, die Anzahl der Zyklen des Taktsignals DCLK in dem freigegebenen
Bereitanfangssignal DRDYH und die Anzahl der Zyklen des Taktsignal
DCLK in dem freigegebenen Bereitendsignal DRDYT. Daher kann das Antwortsignal
vollständig
umgewandelt werden.
-
Werden
beispielsweise das Bereitanfangssignal DRDYH und das Bereitendsignal
DRDYT in 6 als Beispiel
herangezogen, so weist das Bereitanfangssignal DRDYH insgesamt 6
Betriebssignale auf, so daß die
freigegebenen Periode des Bereitanfangssignals DRDYH 6 Taktzyklen
des Taktsignals DCLK umfaßt.
Die freigegebene Periode des Bereitendsignal DRDYT weist ebenfalls
6 Betriebssignale auf. Wie oben beschrieben, tritt ein Signalverlust
auf, wenn Angrenzsituationen zwischen den freigegebenen Perioden
des Bereitendsignals DRDYT vorliegen. Bei der vorliegenden Erfindung
wird durch Anwenden des Verlängerungssignals
EXT das Bereitendsignal DRDYT, welches einen Fehlbetrieb bewirken
kann, um einen Taktzyklus verzögert,
und auch das Bereitanfangssignal DRDYH wird um einen Taktzyklus
verzögert.
Das Verlängerungs-Bereitanfangssignal
DRDYHX und das Verlängerungs-Bereitendsignal
DRDYTX können
in das Bereitanfangssignal HRDYH bzw, das Bereitendsignal HRDYT
gemäß dem Taktsignal
DCLK und dem Taktsignal HCLK umgewandelt werden. Sowohl eine freigegebene
Periode des Bereitanfangssignals HRDYH als auch eine freigegebene
Periode des freigegebenen Bereitendsignal HRDYT umfassen 6 Zyklen
des Taktes HCLK. Das Signalumwandlungsverfahren ist wie der Stand der
Technik von 4 dargestellt,
jedoch treten keine Fehlbetriebe auf.
-
Wie
in 7 dargestellt, empfängt das D-Flip-Flop 70 das
Bereitendsignal DRDYT und das Taktsignal DCLK und gibt anschließend ein
verzögertes
Bereitendsignal DRDYTQ aus. Das verzögerte Bereitendsignal DRDYTQ
resultiert aus dem Bereitendsignal DRDYT, welches um einen Zyklus
eines Taktes DCLK synchron verzögert
wird. Das verzögerte
Bereitendsignal DRDYTQ und das Phasensignal PH1 werden in ein UND-Gatter 71 eingegeben,
welches ein Verlängerungssignal
EXT ausgibt.
-
Ein
Multiplexer 72 empfängt
das Bereitendsignal DRDYT und das verzögerte Bereitendsignal DRDYTQ
und gibt anschließend
ein Verlängerungs-Bereitendsignal
DRDYTX unter Steuerung des Verlängerungssignals
EXT aus. Wenn das Verlängerungssignal
EXT freigegeben wird, so wird das Bereitendsignal DRDYT, welches
zum gleichen Zeitpunkt freigegeben wird, um einen Zyklus eines Taktes DCLK
verzögert;
und das Verlängerungs-Bereitendsignal
DRDYTX wird erzeugt.
-
Ein
weiteres D-Flip-Flop 73 empfängt das Bereitanfangssignal
DRDYH und gibt ein verzögertes Bereitanfangssignal
DRDYHQ unter Steuerung des Taktsignals DCLK aus. In ähnlicher
Weise wird das verzögerte
Bereitanfangssignal DRDYHQ aus dem Eingangssignal DRDYH erzeugt,
welches um einen Zyklus eines Taktes DCLK synchron verzögert wird. Das
Bereitanfangssignal DRDYH und das verzögerte Bereitanfangssignal DRDYHQ
werden in einen weiteren Multiplexe 74 eingegeben. Unter
Steuerung des Verlängerungssignals
EXT erzeugt der Multiplexer 74 ein Verlängerungs-Bereitanfangssignal DRDYHX.
Wenn das Bereitendsignal DRDYT um einen Zyklus eines Taktes DCLK
verzögert
wird, so verzögert
der Multiplexer 74 das Bereitanfangssignal DRDYH um einen
Zyklus eines Taktes DCLK unter Steuerung des Verlängerungssignals
EXT. Wenn das Bereitendsignal DRDYT nicht durch den Multiplexer 72 verzögert wird,
so wird das Bereitanfangssignal DRDYH durch den Multiplexer 74 ebenfalls
nicht verzögert.
-
Das
Verlängerungs-Bereitanfangssignal DRDYHX
und das Verlängerungs-Bereitensignal DRDYT
werden in eine Signalumwandlungsschaltung 75 Signalumwandler
eingegeben. Die Signalum-wandlungsschaltung 75 empfängt zwei
Taktsignale, HCLK und DCLK, und drei Phasensignale, PH1, PH2 und
PH3. Die Signalumwandlungsschaltung 75, wie beispielsweise
auch die Signalumwandlungsschaltung in 3, wird zum Umwandeln und Ausgeben von
Signalen verwendet. Bei diesem Ausführungsbeispiel wird die Signalumwandlungsschaltung 75 für eine Umwandlung
von 100MHz auf 66MHz verwendet, wobei 100MHz die Frequenz eines
DRAM und 66MHZ die Hauptsystemfrequenz darstellt. Jedoch treten
durch Anwenden von Anfangssignalen und Endsignalen und unter Steuerung des
Verlängerungssignals
EXT keine Fehlbetriebe wie bei dem Stand der Technik auf. Das Verlängerungs-Bereitanfangssignal
DRDYHX und das Verlängerungs-Bereitendsignal
DRDYTX werden in das Bereitanfangssignal HRDYH bzw. das Bereitendsignal HRDYT
umgewandelt.
-
Bei
diesem Ausführungsbeispiel
wird die Signalumwandlungsschaltung für eine Umwandlung von 100MHz
auf 66MHz verwendet, so daß lediglich drei
Phasensignale in Erwägung
gezogen werden. Wenn die Frequenz des Hauptsystems höher als
die Hälfte
der Frequenz der Speichervorrichtung ist und ein Verhältnis zwischen
den beiden Frequenzen ein einfaches ganzzahliges Verhältnis (beispielsweise 2:3)
ist, so läßt sich
durch Anwenden der Vorrichtung und des Verfahrens der vorliegenden
Erfindung eine Signalumwandlung ohne Signalverlust durchführen. Wenn
ein Verhältnis
zwischen der Taktfrequenz eines DRAM und der Taktfrequenz eines
Hauptsystems beispielsweise m:n ist, so werden m Phasensignale benötigt, wobei
m und n beide die kleinsten positiven Ganzzahlen sind, welche 2n > m > n erfüllen.
-
Das
technologische Merkmal des vorliegenden Ausführungsbeispiels der vorliegenden
Erfindung kann bei jedem beliebigen Chipsatz mit Taktsignalumwandlung
angewandt werden und nicht nur bei einer Taktsignalumwandlung bei
Chipsätzen
in Computersystemen.
-
Ein
Merkmal der vorliegenden Erfindung ist eine wirksame Umwandlung
von Antwortsignalen von Speicherschnittstellen zu Hauptsystemschnittstellen
bei Chipsätzen.
-
Ein
weiteres Merkmal der vorliegenden Erfindung ist eine wirksame Umwandlung
von Antwortsignalen unter Anwendung von Verlängerungssignalen im Falle der
angrenzenden Endsignale des Antwortsignals.
-
Zusammenfassend
betrifft die vorliegende Erfindung eine Signalumwandlungsvorrichtung
und ein Verfahren zur Umwandlung von Signalen von Speicherschnittstellen
zu Hauptsystemschnittstellen. Die vorliegende Erfindung kann Antwortsignale
von Hochfrequenzvorrichtungen zu Niederfrequenzvorrichtungen vollständig umwandeln
und dadurch einem niedrigen Wirkungsgrad und Nachteilen, welche durch
eine asynchrone Umwandlung hervorgerufen werden, entgegenwirken.
Es kommt nicht zu einem Signalverlust, wenn sich die Signalumwandlungsvorrichtung
in Pseudosynchronisation befindet. Durch Anwenden der vorliegenden
Erfindung kann das Computersystem normal und schnell arbeiten, wobei die
Frequenz der Anforderungssignale von der Hauptsystemschnittstelle
höher als
die Hälfte
der Frequenz der Antwortsignale von der Speicherschnittstelle ist.
Das Computersystem ist beispielsweise ein Computersystem für 100Mhz/133MHz
oder 66MHz/100MHz.