DE10003532C1

DE10003532C1 - Clock generator

Info

Publication number: DE10003532C1
Application number: DE10003532A
Authority: DE
Inventors: Johannes Bozenhardt
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 2000-01-27
Filing date: 2000-01-27
Publication date: 2001-08-16
Anticipated expiration: 2020-01-28

Abstract

Die Erfindung betrifft einen Taktgenerator mit einer Taktquelle (1) zur Erzeugung eines Grundtaktsignals (2) fester Frequenz, mit einer Verzögerungseinrichtung (V1...V11), auf welche das Grundtaktsignal (2) geführt ist und an welcher Taktsignale mit verschiedenen Verzögerungen gegenüber dem Grundtaktsignal (2) abgreifbar sind, und mit einer Auswahleinrichtung (3, 4), durch welche ein Taktsignal der Verzögerungseinrichtung auswählbar ist zur Erzeugung eines veränderbaren Ausgabetaktes (5).The invention relates to a clock generator with a clock source (1) for generating a basic clock signal (2) fixed frequency, with a delay device (V1 ... V11) to which the basic clock signal (2) is routed and on which clock signals with different delays compared to Basic clock signal (2) can be tapped, and with a selection device (3, 4), by means of which a clock signal of the delay device can be selected in order to generate a variable output clock (5).

Description

Die Erfindung betrifft einen Taktgenerator nach dem Oberbe griff des Anspruchs 1.The invention relates to a clock generator according to the Oberbe handle of claim 1.

In der deutschen Patentanmeldung mit dem amtlichen Akten zeichen 199 56 083.8 wurde ein Verfahren zum Einstellen eines Zwischenpufferauslesetaktes eines Teilnehmers eines seriellen Datenübertragungssystems vorgeschlagen. In seriellen Daten übertragungssystemen sind in bestimmten Abständen taktge steuerte Teilnehmer, sogenannte Repeater, vorgesehen. Diese Repeater empfangen ein serielles Datensignal, korrigieren dessen Flankenverzerrungen und dessen durch das Übertragungs medium bewirkte Signaldämpfungen und übertragen schließlich ein regeneriertes Signal zu einem weiteren Teilnehmer des Datenübertragungssystems. Wegen unvermeidbarer Systemtole ranzen weicht die Bittaktfrequenz des Empfangssignals von der Taktrate des Repeaters ab, wodurch geeignete Maßnahmen zum Ausgleich der Taktunterschiede erforderlich sind. Es könnte andernfalls vorkommen, dass einerseits "Lücken" im Sendeda tenstrom entstehen, falls der Bittakt des Repeatersenders höher ist als der des Empfangsdatenstroms, oder dass anderer seits "Bitverluste" im Sendedatenstrom auftreten, falls der Bittakt des Repeatersenders langsamer ist als der des Empfangsdatenstromes. Um diese Nachteile zu vermeiden, wird zwischen Empfänger und Sender des Repeaters ein Zwischen puffer geschaltet, in welchen der Repeater Empfängerdaten mit einem Einschreibetakt einschreibt und dessen Inhalt der Repeatersender mit einem Auslesetakt ausliest, wobei die Frequenz des Zwischenpufferauslesetaktes derart eingestellt wird, dass die Differenz zwischen einem Istwert eines Zwischenpufferlesezeigers und einem Sollwert des Zwischen pufferlesezeigers einen vorgebbaren Betrag nicht überschrei tet. Ein möglicher Aufbau eines Repeaters ist in der eingangs genannten deutschen Patentanmeldung ausführlich beschrieben, deren Offenbarungsgehalt durch Bezugnahme in die vorliegende Anmeldung aufgenommen ist. In dem Repeater wird ein Taktgene rator verwendet, dessen Phase und Frequenz in gewissen Gren zen variierbar ist. Dafür sind beispielsweise VXO-Taktgenera toren (Voltage Controlled Crystal Oscillator) oder PLL-Schal tungen (Phase Locked Loop) geeignet. Diese haben jedoch den Nachteil, dass sie durch vergleichsweise teure Bauelemente realisiert werden.In the German patent application with the official file character 199 56 083.8 was a procedure for setting a Intermediate buffer read clock of a subscriber of a serial Data transmission system proposed. In serial data Transmission systems are clocked at certain intervals controlled participants, so-called repeaters, provided. This Repeaters receive a serial data signal, correct its edge distortion and that from the transmission medium caused signal attenuation and finally transmit a regenerated signal to another participant of the Data transmission system. Because of inevitable system problems the bit clock frequency of the received signal differs from that Clock rate of the repeater, whereby suitable measures for Compensation of the clock differences are required. It could otherwise, there are "gaps" in the Sendeda tenstrom arise if the bit clock of the repeater transmitter is higher than that of the received data stream or that of others "Bit losses" occur in the transmission data stream if the Bit clock of the repeater transmitter is slower than that of the Receive data stream. To avoid these disadvantages an intermediate between receiver and transmitter of the repeater buffer switched, in which the repeater contains receiver data enrolls on a registration cycle and the content of the Repeater transmitter reads with a read cycle, the Frequency of the intermediate buffer read clock set in such a way is that the difference between an actual value of a Intermediate buffer read pointer and a setpoint of the intermediate buffer read pointer does not exceed a predeterminable amount tet. A possible construction of a repeater is in the entrance German patent application mentioned in detail, the disclosure content of which by reference in the present Registration is included. A clock gene is created in the repeater rator used, its phase and frequency in certain sizes zen is variable. VXO clock generators are one example gates (Voltage Controlled Crystal Oscillator) or PLL scarf suitable (phase locked loop). However, these have the Disadvantage that they are due to comparatively expensive components will be realized.

Aus der EP 0 127 172 A2 ist ein Taktgenerator mit einer Schaltungsanordnung für die Verschiebung der Phase eines Taktsignals bekannt. Die Schaltungsanordnung enthält eine Verzögerungseinrichtung, auf welche ein Grundtaktsignal fester Frequenz geführt ist und an welcher Taktsignale mit verschiedenen Verzögerungen gegenüber dem Grundtaktsignal ab greifbar sind. Durch Auswahl eines geeigneten Abgriffs wird die jeweilige Phase eines veränderbaren Ausgabetaktes einge stellt.EP 0 127 172 A2 describes a clock generator with a Circuit arrangement for shifting the phase of a Clock signal known. The circuit arrangement contains one Delay device on which a basic clock signal is fixed frequency and on which clock signals with different delays compared to the basic clock signal are tangible. By choosing a suitable tap entered the respective phase of a changeable output clock poses.

Aus der DE 41 32 325 A1, der DE 198 45 115 C2 und der DE 38 43 261 A1 sind weitere Schaltungsanordnungen bekannt, die eine Phasenverschiebung eines Taktsignals ermöglichen.From DE 41 32 325 A1, DE 198 45 115 C2 and DE 38 43 261 A1 further circuit arrangements are known, which allow a clock signal to be shifted in phase.

Aus der DE 695 03 192 T2 ist ein Taktgenerator mit einstell barer Frequenz bekannt, der einen digitalen Ringoszillator mit einer Reihenschaltungsschleife aus mindestens einem invertierenden Gatter und einer programmierbaren Verzöge rungsleitung enthält, bekannt. Durch die jeweils programmier te Verzögerung wird die Frequenz des Ringoszillators be stimmt. Die Schaltung ist jedoch vergleichsweise aufwendig.From DE 695 03 192 T2 is a clock generator with adjust known frequency of a digital ring oscillator with a series connection loop of at least one inverting gate and a programmable delay Management line contains, known. By programming each te delay becomes the frequency of the ring oscillator Right. However, the circuit is comparatively complex.

Der Erfindung liegt die Aufgabe zugrunde, einen Taktgenerator zu schaffen, der eine Variation von Phase und Frequenz eines Ausgabetaktes ermöglicht und gleichzeitig mit geringem Auf wand realisierbar ist.The invention has for its object a clock generator to create a variation of phase and frequency of a Output clock enables and at the same time with little open wall is feasible.

Zur Lösung dieser Aufgabe weist der neue Taktgenerator der eingangs genannten Art die im kennzeichnenden Teil des An spruchs 1 angegebenen Merkmale auf. Vorteilhafte Weiterbil dungen der Erfindung sind in den Unteransprüchen beschrieben.To solve this problem, the new clock generator has the type mentioned in the characterizing part of the An claim 1 specified characteristics. Advantageous training the invention are described in the subclaims.

Die Erfindung hat den Vorteil, dass von einem Grundtaktsignal fester Frequenz, das in taktgesteuerten Geräten, wie z. B. Re peatern, ohnehin vorhanden ist, in einfacher Weise ein Takt signal ableitbar ist, dessen Phasenlage oder Frequenz von diesem abweicht. Man erhält auf diese Weise einen Taktgene rator mit einstellbarer Phasenlage und Frequenz des Ausgabe taktes. Wird die Verzögerungseinrichtung als Laufzeitkette ausgebildet, so können Phase und Frequenz in diskreten Stufen variiert werden. Die Feinheit der Auflösung kann der jeweili gen Applikation angepasst werden.The invention has the advantage that of a basic clock signal fixed frequency, which is used in clock-controlled devices such. B. Re peatern, is already there, a bar in a simple manner signal can be derived, the phase position or frequency of deviates from this. In this way, a clock gene is obtained rator with adjustable phase position and frequency of the output tact. If the delay device as a runtime chain trained, so phase and frequency in discrete steps can be varied. The fineness of the resolution can be the respective adapted to the application.

Da an der Verzögerungseinrichtung an verschiedenen Stellen Taktsignale abgreifbar sind, die sich in der Verzögerung gegenüber dem Grundtaktsignal um mehr als etwa eine Periode des Grundtaktsignals voneinander unterscheiden, so ist es vorteilhaft möglich, durch Umspringen auf einen geeigneten Abgriff eine Frequenzkorrektur auch über längere Zeit vorzu nehmen. Es genügt somit eine vergleichsweise kurze Verzögerungskette, die zumindest etwa eine Periode des Grundtakt signals als Gesamtverzögerung umfassen muß.Because at the delay device in different places Clock signals can be tapped, resulting in the delay compared to the basic clock signal by more than about one period of the basic clock signal differ from each other, so it is advantageously possible by jumping to a suitable one Tap a frequency correction even over a long period to take. A comparatively short delay chain is therefore sufficient, which is at least about a period of the basic clock signals must include as total delay.

Die Verzögerungseinrichtung als Digitalschaltung mit hinter einander geschalteten digitalen Verknüpfungsgliedern zu realisieren hat den Vorteil, dass sie in ein sogenanntes FPGA integrierbar ist. Ein derartiger Taktgenerator ist mit beson ders geringem Aufwand verbunden, da ein zusätzliches teures Bauteil, z. B. ein VXO-Taktgenerator oder eine PLL-Schaltung, nicht mehr erforderlich ist.The delay device as a digital circuit with behind interconnected digital links The advantage is that it can be implemented in a so-called FPGA can be integrated. Such a clock generator is special associated little effort, as an additional expensive Component, e.g. B. a VXO clock generator or a PLL circuit, is no longer required.

Der Taktgenerator zeichnet sich durch eine besonders einfache Bedienbarkeit über eine komfortable Schnittstelle aus, wenn als Auswahleinrichtung ein Multiplexer und eine Ablaufsteue rung vorhanden sind, die mit einem Signal für eine Anforde rung einer Erhöhung der Frequenz des Ausgabetaktes und mit einem Signal für eine Anforderung einer Verringerung der Frequenz des Ausgabetaktes ansteuerbar ist. Die erforder lichen Komponenten können dabei vollständig in digitaler Schaltungstechnik aufgebaut werden.The clock generator is particularly simple Operability via a convenient interface, if as a selection device a multiplexer and a sequence control are available with a signal for a request tion of an increase in the frequency of the output clock and with a signal for a request to reduce the Frequency of the output clock is controllable. The required components can be completely digital Circuit technology can be built.

Eine Mess-Schaltung, durch welche bestimmbar ist, an welchem Abgriff das Taktsignal um näherungsweise eine Periode des Grundtaktsignals gegenüber dem aktuellen Ausgabetakt verscho ben ist, hat den Vorteil, dass Temperatur- und Spannungs abhängigkeit der Gatterdurchlaufzeiten in der Verzögerungs einrichtung kompensiert werden können.A measuring circuit that can be used to determine which Taps the clock signal by approximately one period of Basic clock signal shifted from the current output clock ben has the advantage that temperature and voltage dependency of the gate cycle times in the delay device can be compensated.

Besonders vorteilhaft ist der Taktgenerator als Bestandteil eines Repeaters, in welchem er in Verbindung mit einem Regel kreis die Geschwindigkeit des Datendurchsatzes so regelt, dass ein gewünschter Zwischenpufferinhalt weder über- noch unterschritten wird. Empfangs- und Sendegeschwindigkeit sind beide quarzgesteuert, unterscheiden sich jedoch aufgrund von Fertigungsstreuungen und spezifizierten Toleranzen lediglich in geringem Umfang. The clock generator is particularly advantageous as a component a repeater in which it is connected to a rule circle controls the speed of data throughput so that a desired buffer content is neither over nor is undercut. Receive and send speeds are both quartz controlled, but differ due to Manufacturing variations and specified tolerances only To a small extent.

Anhand der Zeichnungen, in denen Ausführungsbeispiele der Erfindung dargestellt sind, werden im folgenden die Erfindung sowie Ausgestaltungen und Vorteile näher erläutert.Using the drawings, in which embodiments of the Invention are shown below, the invention as well as configurations and advantages explained in more detail.

Es zeigen:Show it:

Fig. 1 eine Darstellung zur Erläuterung des Funktionsprinzips und Fig. 1 is an illustration for explaining the principle of operation and

Fig. 2 ein Blockschaltbild einer digitalen Realisierung. Fig. 2 is a block diagram of a digital implementation.

Eine Taktquelle 1 erzeugt gemäß Fig. 1 ein Grundtaktsignal 2 fester Frequenz, das in eine Kette von Verzögerungsgliedern V1 . . . V11 eingespeist wird. Diese Kette wird auch als Verzöge rungs- oder Laufzeitkette bezeichnet. In den Verzögerungs gliedern V1 . . . V11 wird das jeweilige Eingangssignal um eine Verzögerungszeit, beispielsweise 2 ns, verzögert. An Abgrif fen A1 . . . A11 an den Ausgängen der Verzögerungsglieder V1 . . . V10 bzw. V11 ist somit ein Taktsignal abgreifbar, das gegenüber dem Grundtaktsignal 2 in diesem Beispiel um 2 ns, 4 ns . . . bzw. 22 ns verzögert ist. An einem Abgriff A0, der direkt mit dem Ausgang der Taktquelle 1 verbunden ist, ist das Grundtaktsignal 2, das vorzugsweise eine erheblich größere Periodendauer als die Verzögerungszeiten der einzel nen Verzögerungsglieder V1 . . . V11 aufweist, abgreifbar. In diesem Beispiel beträgt seine Periodendauer 20 ns. Durch eine Auswahleinrichtung, die aus einer Auswahlsteuerung 3 und einem Umschalter 4 besteht, ist eines der Taktsignale an den Abgriffen A0. . .A11 auswählbar. Aufgrund der Auswählbarkeit des Abgriffs erhält man somit einen veränderbaren Ausgabetakt 5. Im dargestellten Zustand ist der Abgriff A3 ausgewählt und es wird ein Ausgabetakt 5 erzeugt, dessen Phase um 6 ns gegenüber dem Grundtaktsignal 2 verzögert ist. Bewegt sich der Umschalter 4 über die Abgriffe A2 und A1 zur Taktquelle 1 hin, so verringert sich die Phasenverzögerung des Ausgabetak tes 5 und die Frequenz des Ausgabetaktes 5 steigt. Bewegt sich dagegen der Umschalter 4 über die Abgriffe A4, A5 usw. weg von der Taktquelle 1, so steigt die Phasenverzögerung und die Frequenz des Ausgabetaktes 5 sinkt. A clock source 1 generates, according to FIG. 1, a basic clock signal 2 of fixed frequency, which is divided into a chain of delay elements V1. , , V11 is fed. This chain is also referred to as a delay or runtime chain. In the delay elements V1. , , V11, the respective input signal is delayed by a delay time, for example 2 ns. At tapping A1. , , A11 at the outputs of delay elements V1. , , V10 or V11 can thus be tapped off a clock signal that is 2 ns, 4 ns compared to the basic clock signal 2 in this example. , , or 22 ns delayed. At a tap A0, which is connected directly to the output of the clock source 1 , is the basic clock signal 2 , which is preferably a considerably longer period than the delay times of the individual delay elements V1. , , V11 has, tapped. In this example, its period is 20 ns. By means of a selection device, which consists of a selection control 3 and a changeover switch 4 , one of the clock signals is at the taps A0. , .A11 selectable. Due to the selectability of the tap, one obtains a variable output clock. 5 In the illustrated state, tap A3 is selected and an output clock 5 is generated, the phase of which is delayed by 6 ns compared to the basic clock signal 2 . Moves the switch 4 via the taps A2 and A1 to the clock source 1 , the phase delay of the output clock 5 is reduced and the frequency of the output clock 5 increases. If, on the other hand, the changeover switch 4 moves away from the clock source 1 via the taps A4, A5 etc., the phase delay increases and the frequency of the output clock 5 decreases.

Bei der dargestellten linearen Kette von Verzögerungsgliedern V1 . . . V11 hat das Verschieben des Umschalters 4 nach wenigen Umschaltvorgängen bei den Abgriffen A0 bzw. A11 ein Ende. In dem beschriebenen Ausführungsbeispiel hat die Laufzeitkette eine Gesamtverzögerung von 22 ns. Die Gesamtverzögerung ist damit größer als die Periodendauer des Grundtaktsignals 2, welche 20 ns beträgt. Wegen der Periodizität des Grundtakt signals 2 und der Tatsache, dass die Gesamtverzögerung der Verzögerungsglieder V1 . . . V11 eine Periodendauer des Grund taktsignals 2 übersteigt, gibt es in der Verzögerungs einrichtung Abgriffe, an welchen sich die Taktsignale im wesentlichen um eine Periode des Grundtaktsignals 2 unter scheiden. In diesem Ausführungsbeispiel sind dies die Ab griffe A0 und A10 sowie A1 und A11. Die lineare Laufzeitkette kann zu einem virtuellen Ring geschlossen werden, indem beispielsweise bei Erreichen des Abgriffs A0 durch den Umschalter 4 auf den Abgriff A10 umgeschaltet wird und umgekehrt. Zur Erzeugung eines Ausgabetaktes 5 mit einer niedereren Frequenz als derjenigen des Grundtaktsignals 2 können somit die Abgriffe durch den Umschalter 4 in der folgenden Reihenfolge durchlaufen werden: A3, A4, A5, A6, A7, A8, A9, A10, A0, A1, A2, A3, A4, A5, A6, A7, A8, A9, A10, A0, A1 . . .. Entsprechend ist eine höhere Frequenz des Ausgabe taktes 5 durch Umschalten der Abgriffe in umgekehrter Reihen folge erzeugbar.In the illustrated linear chain of delay elements V1. , , V11 has the shifting of the switch 4 after a few switching processes at the taps A0 and A11 an end. In the exemplary embodiment described, the runtime chain has a total delay of 22 ns. The total delay is thus greater than the period of the basic clock signal 2 , which is 20 ns. Because of the periodicity of the basic clock signal 2 and the fact that the total delay of the delay elements V1. , , V11 exceeds a period of the basic clock signal 2 , there are taps in the delay device, at which the clock signals differ essentially by one period of the basic clock signal 2 . In this embodiment, these are the handles A0 and A10 and A1 and A11. The linear delay line may be closed to form a virtual ring by A0 of the tap is switched by the changeover switch 4 to the tap A10, for example, upon reaching and vice versa. To generate an output clock 5 with a lower frequency than that of the basic clock signal 2 , the taps can be run through the switch 4 in the following order: A3, A4, A5, A6, A7, A8, A9, A10, A0, A1, A2 , A3, A4, A5, A6, A7, A8, A9, A10, A0, A1. , .. Accordingly, a higher frequency of the output clock 5 can be generated by switching the taps in reverse order.

Da die Taktsignale an den Abgriffen A0 und A10 quasi identisch sind, erfolgt durch die Umschaltung zwischen diesen beiden Abgriffen keine Veränderung des Ausgabetaktes 5 gegenüber dem Grundtaktsignal 2. Dieser Umschaltvorgang wird daher vergleichsweise schnell vorgenommen oder kann in der oben angegebenen Reihenfolge übersprungen werden.Since the clock signals at the taps A0 and A10 are quasi identical, the changeover between these two taps does not change the output clock 5 compared to the basic clock signal 2 . This switching process is therefore carried out comparatively quickly or can be skipped in the order given above.

Damit durch die Umschaltvorgänge keine kurzzeitigen Impulse auf dem Ausgabetakt 5 entstehen, sollte dieser so auf das abgegriffene Taktsignal synchronisiert werden, dass eine Flanke vor Durchführen eines Umschaltvorgangs an beiden daran beteiligten Abgriffen aufgetreten ist.So that the switching processes do not give rise to brief pulses on the output clock 5 , this should be synchronized with the tapped clock signal in such a way that an edge has occurred at both taps involved before a switching process is carried out.

Wird auf einen Abgriff umgeschaltet, der einen Schritt näher zum Taktgenerator 1 liegt, so verkürzt sich der Abstand zwischen zwei gleichsinnigen Flanken des Ausgabetaktes 5 einmalig auf 18 ns, d. h. auf die Differenz zwischen der Periodendauer des Grundtaktsignals 2 und der Verzögerungszeit eines Verzögerungsglieds. Im umgekehrten Fall, d. h. wenn die Umschaltung um einen Schritt von Taktgenerator 1 wegbewegt wird, erhöht sich der Abstand zwischen zwei gleichsinnigen Flanken des Ausgabetaktes 5 auf 22 ns. Diese Zeit entspricht der Summe der Periodendauer des Grundtaktsignals 2 und der Verzögerungszeit eines Verzögerungsglieds.If you switch to a tap that is one step closer to the clock generator 1 , the distance between two edges of the output clock 5 in the same direction is reduced once to 18 ns, ie to the difference between the period of the basic clock signal 2 and the delay time of a delay element. In the opposite case, ie if the switchover is moved one step away from clock generator 1 , the distance between two edges of the output clock 5 in the same direction increases to 22 ns. This time corresponds to the sum of the period of the basic clock signal 2 and the delay time of a delay element.

Der Unterschied zwischen der Frequenz des Ausgabetaktes 5 und der Frequenz des Grundtaktsignals 2 ist davon abhängig, wie häufig ein Umschalten mit dem Umschalter 4 vorgenommen wird. In der Auswahlsteuerung 3 kann eine Steuerung des Umschalters 4 beispielsweise mit einem Umlaufzähler realisiert werden, der bei jedem vollständigen Umlauf ein Umschalten auf einen benachbarten Abgriff veranlaßt. Durch Vorgabe verschiedener Startwerte des Umlaufzählers, der mit dem abgegriffenen Taktsignal dekrementiert wird, kann der Frequenzunterschied eingestellt werden. Bei einem Startwert 25 erhält man einen relativen Frequenzunterschied zwischen Ausgabetakt 5 und Grundtaktsignal 2 von ±0,4%. Bei Startwerten 50, 100, 500, 1000 und 5000 beträgt dieser ±0,2%, ±0,1%, ±0,02%, ± 0,01% bzw. ±0,002%. Daran wird deutlich, dass sich der gezeigte Taktgenerator insbesondere sehr gut zur Erzeugung eines Ausgabetaktes 5 eignet, der sich nur geringfügig vom Grundtaktsignal 2 unterscheidet. Ist die Verzögerungszeit der einzelnen Verzögerungsglieder V1 . . . V11 klein gegenüber der Periodendauer des Grundtaktsignals 2, so stören die kurzzei tigen Änderungen der Abstände zwischen gleichsinnigen Takt flanken, die durch das Umschalten der Abgriffe verursacht werden, insbesondere in Digitalanwendungen nicht. The difference between the frequency of the output clock 5 and the frequency of the basic clock signal 2 depends on how often a changeover is made with the changeover switch 4 . In the selection control 3 , the changeover switch 4 can be controlled, for example, with a circulation counter, which causes a switchover to an adjacent tap every complete revolution. The frequency difference can be set by specifying various start values of the circulation counter, which is decremented with the tapped clock signal. With a starting value 25 , a relative frequency difference between output clock 5 and basic clock signal 2 of ± 0.4% is obtained. For start values 50 , 100 , 500 , 1000 and 5000 this is ± 0.2%, ± 0.1%, ± 0.02%, ± 0.01% and ± 0.002%. This makes it clear that the clock generator shown is particularly well suited for generating an output clock 5 which differs only slightly from the basic clock signal 2 . Is the delay time of the individual delay elements V1. , , V11 small compared to the period of the basic clock signal 2 , so disturb the short-term changes in the distances between clockwise edges, which are caused by the switching of the taps, especially in digital applications.

Fig. 2 zeigt ein Blockschaltbild einer digitalen Reali sierung eines Taktgenerators. Eine Taktquelle 10 speist ein Grundtaktsignal fester Frequenz in eine Verzögerungskette 11 ein, die intern im wesentlichen aus einer Reihe hinterein ander geschalteter Gatter als Verzögerungsglieder besteht. 16 Taktsignale mit verschiedenen Verzögerungen gegenüber dem Grundtaktsignal können an Abgriffen B0 . . . B15 ausgewählt werden. Zur Auswahl eines Taktsignals ist ein Multiplexer 12 vorgesehen, auf dessen 16 Dateneingänge jeweils die verzöger ten Taktsignale geführt sind. Am Ausgang des Multiplexers 12 ist der Ausgabetakt 13 abnehmbar. Die Abgriffe B0 . . . B15 sind zusätzlich mit einem Multiplexer 14 verdrahtet, der zur Auswahl eines Taktsignals 21 für Phasenmesszwecke dient. Die beiden Multiplexer 12 und 14 werden mit Steuersignalen 15 bzw. 16 angesteuert und wählen einen der Abgriffe B0 . . . B15 entsprechend dem Zustand dieser Steuersignale 15 bzw. 16 unabhängig voneinander aus. Die Zustände der Steuersignale 15 und 16 werden von einer Ablaufsteuerung 17 vorgegeben. Die Ablaufsteuerung 17 weist einen Eingang für ein Steuersignal 18, das eine Anforderung einer Erhöhung der Frequenz des Ausgabetaktes 13 anzeigt, und einen Eingang für ein Steuer signal 19, das eine Anforderung einer Verringerung der Frequenz des Ausgabetaktes 13 anzeigt, auf. Ein Phasenver gleicher 20 dient zum Vergleich der Phase eines aktuell mit dem Multiplexer 14 ausgewählten Taktsignals 21 mit der Phase eines Referenzsignals 22. Bei einem aktiven Zustand des Steuersignals 18, einer Anforderung einer Frequenzerhöhung, wird die Geschwindigkeit der Abgriffumschaltung in Richtung "hin zur Taktquelle 10" erhöht. Bei aktivem Zustand des Steuersignals 19 wird dagegen die zeitliche Rate der Abgriff umschaltungen in Richtung "weg von der Taktquelle 10" angeho ben. Fig. 2 shows a block diagram of a digital realization of a clock generator. A clock source 10 feeds a basic clock signal of a fixed frequency into a delay chain 11 , which internally essentially consists of a series of gates connected in series as delay elements. 16 clock signals with different delays compared to the basic clock signal can be found at taps B0. , , B15 can be selected. To select a clock signal, a multiplexer 12 is provided, on the 16 data inputs of which the delayed clock signals are each guided. The output clock 13 can be removed at the output of the multiplexer 12 . The taps B0. , , B15 are additionally wired to a multiplexer 14 , which is used to select a clock signal 21 for phase measurement purposes. The two multiplexers 12 and 14 are controlled with control signals 15 and 16 and select one of the taps B0. , , B15 independently of one another in accordance with the state of these control signals 15 and 16, respectively. The states of the control signals 15 and 16 are specified by a sequence controller 17 . The sequencer 17 has an input for a control signal 18 , which indicates a request for an increase in the frequency of the output clock 13 , and an input for a control signal 19 , which indicates a request for a reduction in the frequency of the output clock 13 . A phase comparator 20 is used to compare the phase of a clock signal 21 currently selected with the multiplexer 14 with the phase of a reference signal 22 . When the control signal 18 is in an active state, a request for a frequency increase, the speed of the tap changeover is increased in the direction “towards the clock source 10 ”. When the control signal 19 is active, on the other hand, the temporal rate of the tap switches in the direction “away from the clock source 10 ” is raised.

Die beiden Multiplexer 12 und 14 können synchron oder unab hängig voneinander umgeschaltet werden. Bei einer Umschaltung der Abgriffe in Richtung "weg von der Taktquelle 10", d. h. vom Abgriff B0 auf den Abgriff B1, vom Abgriff B1 auf den Abgriff B2 usw., werden die beiden Multiplexer 12 und 14 durch die Ablaufsteuerung 17 vorzugsweise synchron ange steuert. Sobald der Phasenvergleicher 20 der Ablaufsteuerung 17 durch ein Signal 23 meldet, dass das abgegriffene Takt signal 21 gegenüber dem Referenzsignal 22 um näherungsweise eine Periodendauer des Grundtaktsignals verzögert ist, stellt die Ablaufsteuerung 17 beim nächsten Umschaltvorgang die Multiplexer 12 und 14 auf den Abgriff B0 um.The two multiplexers 12 and 14 can be switched synchronously or independently of one another. When switching the taps in the direction "away from the clock source 10 ", ie from tap B0 to tap B1, from tap B1 to tap B2, etc., the two multiplexers 12 and 14 are preferably controlled synchronously by the sequence controller 17 . As soon as the phase comparator 20 reports the sequence controller 17 by a signal 23 that the tapped clock signal 21 is delayed by approximately one period of the basic clock signal compared to the reference signal 22 , the sequence controller 17 switches the multiplexers 12 and 14 to the tap B0 during the next switching process.

Bei einer Umschaltung der Abgriffe "hin zur Taktquelle 10", d. h. einem Wechsel von Abgriff B15 auf B14, B14 auf B13 usw., wird vorzugsweise lediglich der Multiplexer 12 in ent sprechender Weise durch die Ablaufsteuerung 17 angesteuert. Bei Erreichen des Abgriffes B0 wird mit Hilfe des Multi plexers 14 und des Phasenvergleichers 20 in einem Abgleich vorgang bestimmt, auf welchen Abgriff BX umgeschaltet werden muß. Dazu wählt die Ablaufsteuerung mit Hilfe des Multi plexers 14 sukzessiv in aufsteigender Reihenfolge die Abgrif fe B0 bis B15 nacheinander aus. Dabei wird durch den Phasen vergleicher 20 festgestellt, an welchem Abgriff BX die Phase des abgegriffenen Taktsignals 21 gegenüber der Phase des Referenzsignals 22 um näherungsweise eine Periodendauer verzögert ist. Zur Erzeugung des Ausgabetaktes 13 schaltet der Multiplexer 12 gesteuert durch die Ablaufsteuerung 17 vom Abgriff B0 auf diesen Abgriff BX um.When switching the taps "towards the clock source 10 ", ie a change from tap B15 to B14, B14 to B13 etc., preferably only the multiplexer 12 is controlled in a corresponding manner by the sequence controller 17 . When the tap B0 is reached, the multi plexer 14 and the phase comparator 20 determine in a matching process to which tap BX must be switched. For this purpose, the sequential control system selects the taps B0 to B15 successively in ascending order with the aid of the multiplexer 14 . The phase comparator 20 determines at which tap BX the phase of the tapped clock signal 21 is delayed by approximately one period compared to the phase of the reference signal 22 . To generate the output clock 13 , the multiplexer 12, controlled by the sequence controller 17 , switches from tap B0 to this tap BX.

Die Durchlaufzeit der digitalen Gatter in der Verzögerungs kette 11 hängt stark von der Versorgungsspannung und der Temperatur ab. Da die Verzögerung somit nicht zeitstabil ist, wird der Abgriff BX entsprechend den aktuell vorhandenen Verzögerungszeiten mit dem beschriebenen Abgleichvorgang automatisch angepaßt. Multiplexer 14, Phasenvergleicher 20 und Ablaufsteuerung 17 bilden dabei eine Mess-Schaltung mit der Funktion, den richtigen Abgriff BX auszusuchen. The throughput time of the digital gates in the delay chain 11 depends heavily on the supply voltage and the temperature. Since the delay is therefore not time-stable, the tap BX is automatically adapted in accordance with the currently available delay times using the adjustment process described. Multiplexer 14 , phase comparator 20 and sequence control 17 form a measuring circuit with the function of selecting the correct tap BX.

An dem in Fig. 2 dargestellten Ausführungsbeispiel wird der Vorteil besonders deutlich, dass der Taktgenerator aufgrund seiner rein digitalen Realisierung vollständig in ein ASIC, PLD oder FPGA integriert werden kann. Zusätzliche, mit hohen Kosten verbundene analoge Schaltkreise sind nicht erforder lich. Ein Anwendungsfall, für welchen der Taktgenerator besonders gut geeignet ist, wird in Repeatern gesehen, mit welchen zwei Segmente eines Netzwerks verbunden werden können. In Verbindung mit einem Regelkreis wird dort die Geschwindigkeit des Datendurchsatzes so geregelt, dass ein Zwischenpufferinhalt weder über- noch unterschritten wird. Dadurch wird eine deterministische, vorhersehbare Verzögerung von Telegrammen durch den Repeater erreicht, die sich insbe sondere vorteilhaft auf die Genauigkeit bei einer Synchroni sation von Teilnehmeraktionen durch Sendertelegramme aus wirkt. Die Sendegeschwindigkeit des benachbarten Teilnehmers und damit die Empfangsgeschwindigkeit des Repeaters sowie seine eigene Sendegeschwindigkeit sind beide quarzgesteuert, unterscheiden sich jedoch aufgrund von Fertigungsstreuungen und spezifizierten Toleranzen. Diese können besonders vor teilhaft mit dem beschriebenen einstellbaren Taktgenerator ausgeglichen werden, dessen Ausgabetakt von einem Grundtakt signal fester Frequenz abgeleitet wird und von diesem nur geringfügig abweicht.The advantage that the clock generator can be completely integrated into an ASIC, PLD or FPGA due to its purely digital implementation is particularly clear from the exemplary embodiment shown in FIG. 2. Additional, high cost analog circuits are not required. An application for which the clock generator is particularly well suited is seen in repeaters with which two segments of a network can be connected. In conjunction with a control loop, the speed of the data throughput is regulated in such a way that the contents of an intermediate buffer are neither exceeded nor undershot. As a result, a deterministic, predictable delay of telegrams is achieved by the repeater, which has a particularly advantageous effect on the accuracy of a synchronization of subscriber actions by transmitter telegrams. The transmission speed of the neighboring subscriber and thus the reception speed of the repeater as well as its own transmission speed are both quartz-controlled, but differ due to manufacturing variations and specified tolerances. These can be compensated particularly before with the described adjustable clock generator, whose output clock is derived from a basic clock signal fixed frequency and deviates only slightly from this.

Claims

1. clock generator with a clock source ( 1 ) for generating a basic clock signal ( 2 ) fixed frequency, with a delay device (V1 ... V11) to which the basic clock signal ( 2 ) is guided and on which clock signals with different delays compared to Basic clock signal ( 2 ) can be tapped, clock signals can be tapped from the delay device (V1... V11), which differ from one another by more than about a period of the basic clock signal in comparison with the basic clock signal ( 2 ), and wherein the delay device successively connected digital switching elements (V1... V11), so-called gates, whose run times determine the respective delay, and with a selection device ( 3 , 4 ) by means of which a clock signal from the delay device (V1... V11) can be selected is for generating a changeable output clock ( 5 ), the input signals of the gates in the selection device ( 12 , 17 ) are each led to inputs of a multiplexer ( 12 ), characterized in that a sequence control ( 17 ) is present for generating an output clock ( 13 ) adjustable frequency, which has an input for a control signal ( 18 ) that a request an increase in the frequency of the output clock ( 13 ), and an input for a control signal ( 19 ), which indicates a request for a reduction in the frequency of the output clock ( 13 ), and which has the state of these signals ( 18 , 19 ) Accordingly, signals ( 15 ) for driving the multiplexer ( 12 ) are generated, so that when the control signal ( 18 ) is in an active state, which indicates a request for an increase in frequency, the speed of the tap changeover increases in the direction “towards the clock source” and with an active state of the control signal ( 19 ), which indicates a request for a reduction in frequency, the time rate of the tap changes in the direction "we g is raised from the clock source ".

2. Clock generator according to claim 1, characterized in that a measuring circuit ( 14 , 17 , 20 ) is provided, by which it can be determined at which tap (BX) the clock signal by approximately one period of the basic clock signal compared to the current output clock ( 13 ) is shifted.

3. clock generator according to claim 1 or 2, characterized characterized as being part of a Repeater is provided to generate a changeable Clock.