DD259072A1 - METHOD FOR REALIZING N + 1 SYMMETRIC SWITCHING FUNCTIONS FROM N INPUT VARIABLES - Google Patents
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Abstract
Die Erfindung betrifft ein Verfahren zur Realisierung von n1 symmetrischen Schaltfunktionen aus n Eingangsvariablen. Das Verfahren soll die Anwendung hoeher integrierter Schaltkreise zulassen und sich dadurch auszeichnen, dass die gebildeten symmetrischen Schaltfunktionen als Dauersignale fuer die weitere Verarbeitung zur Verfuegung stehen. Erfindungsgemaess wird dies in der Weise erreicht, dass die im EIN-Zustand befindlichen Eingangsvariablen in einem Abfragezyklus gezaehlt und anschliessend gespeichert werden.The invention relates to a method for realizing n1 symmetrical switching functions from n input variables. The method should allow the application of higher integrated circuits and be characterized in that the formed symmetrical switching functions are available as permanent signals for further processing. According to the invention this is achieved in such a way that the input variables located in the ON state are counted in a polling cycle and then stored.
Description
Hierzu 2 Seiten ZeichnungenFor this 2 pages drawings
Die Erfindung betrifft ein Verfahren zur Realisierung von η + 1 symmetrischen Schaltfunktionen aus η Eingangsvariablen das in der Impulstechnik angewendet werden kann.The invention relates to a method for realizing η + 1 symmetrical switching functions from η input variables that can be used in pulse engineering.
In der Digitaltechnik werden in großem Umfang Schaltungsanordnungen zur Überwachung für das Auftreten einer bestimmten Anzahl von η Eingangsvariablen benötigt, die mit Hilfe symmetrischer SchaltfunktionenIn digital technology, circuits for monitoring the occurrence of a certain number of η input variables are required on a large scale, using symmetrical switching functions
S0(x1,x2...xn) =S0(xn),S 0 (x1, x2 ... x n) = S 0 (x n),
S1(x1,x2..xn) = S1(Xn),S 1 (x1, x2..x n ) = S 1 (X n ),
Sn(x1,x2...xn) = Sn(Xn),S n (x 1, x 2... X n ) = S n (X n ),
beschrieben werden können.can be described.
Es ist bekannt, für die Realisierung von symmetrischen Schaltfunktionen entweder Schaltnetze oder Schaltwerke einzusetzen.It is known to use either switching networks or derailleurs for the realization of symmetrical switching functions.
Mitzunehmender Anzahl der zu überwachenden Eingangsvariablen ist für den Aufbau von Schaltnetzen eine hohe Anzahl von Verknüpfungselementen, auch bei Anwendung höher integrierter Schaltkreise, erforderlich (DE-OS 2337922, DE-OS 2440147).As the number of input variables to be monitored increases, a large number of logic elements are required for the construction of switching networks, even when using highly integrated circuits (DE-OS 2337922, DE-OS 2440147).
Bei einer Realisierung mit Hilfe von Schaltwerken ist ein vergleichweise geringerer Realisierungsaufwand notwendig (DD-In a realization with the aid of rear derailleurs, a comparatively lower realization effort is necessary (DD
Die bisher für diesen Anwendungsfall bekannte Schaltungsanordnung besitzt den Nachteil, daß sie nur mit Schaltkreisen niedrigen Integrationsgrades realisierbar ist und daß die gebildeten symmetrischen Schaltfunktionen nur als Impulse kurzzeitigThe previously known for this application circuit has the disadvantage that it can be implemented only with circuits of low degree of integration and that the symmetrical switching functions formed only as pulses for a short time
zur Verfügung stehen. be available.
Das Ziel der Erfindung besteht darin, ein Verfahren zur Realisierung von η + 1 symmetrischen Schaltfunktionen aus η Eingangsvariablen zu schaffen, das die vorstehend.genannten Mängel nichtbesitzt.The object of the invention is to provide a method for realizing η + 1 symmetric switching functions from η input variables which does not have the aforementioned deficiencies.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Realisierung symmetrischer Schaltfunktionen anzugeben, welches die Anwendung höher integrierter Schaltkreise zuläßt und bei dem die symmetrischen Schaltfunktionen als Dauersignal für die weitere Verarbeitung zur Verfügung stehen.The invention has for its object to provide a method for realizing symmetrical switching functions, which allows the application of higher integrated circuits and in which the symmetrical switching functions are available as a continuous signal for further processing.
Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß mit Hilfe eines ersten Zählers alle Eingangsvariablen über einen Mulitplexer abfragbar sind, daß die im EIN-Zustand befindlichen Eingangsvariablen von einem zweiten Zähler gezählt werden, daß mit einem vom ersten Zähler gebildeten Übertragsausgang der Zählstand des zweiten Zählers in ein Register übernommen wird, daß der Inhalt des Registers über einen Decoder in der Weise ausgewertet wird, daß an den Ausgängen des Decoders die symmetrischen Schaltfunktionen abnehmbar sind und das mit dem vom ersten Zähler gebildeten Übertrag ein Flipflop gesteuert wird, welches die Rückstellung des zweiten Zählers bewirkt.According to the invention the object is achieved in that with the aid of a first counter all input variables are queried via a multiplexer, that the ON-state input variables are counted by a second counter, that with a carry output formed by the first counter, the count of the second counter in a register is adopted, that the contents of the register is evaluated via a decoder in such a way that at the outputs of the decoder, the symmetric switching functions are removable and the one formed by the first counter carry a flip-flop is controlled, which is the provision of the second counter causes.
Ausführungsbeispielembodiment
Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels erläutert. In der zugehörigen Zeichnungen zeigen:The invention will be explained below with reference to an embodiment. In the accompanying drawings show:
Fig. 1: eine Schaltungsanordnung und Fig.2: ein Impulsdiagramm.Fig. 1: a circuit arrangement and Figure 2: a timing diagram.
Die Schaltungsanordnung nach Fig. 1 dient zur Durchführung des erfindungsgemäßen Verfahrens zur Realisierung von η + 1 symmetrischen Schaltfunktionen aus η Eingangsvariablen, welches durch folgende Verfahrensschritte gekennzeichnet ist:The circuit arrangement according to FIG. 1 is used to carry out the method according to the invention for realizing η + 1 symmetrical switching functions from η input variables, which is characterized by the following method steps:
a) Mit Hilfe eines ersten Zählers sind alte η Eingangsvariablen über einen Multiplexer abfragbar.a) Using a first counter, old η input variables can be queried via a multiplexer.
b) Die im EIN-Zustand befindlichen Eingangsvariablen werden von einem zweiten Zähler gezählt.b) The ON input input variables are counted by a second counter.
c) Mit der Übertragsbildung des ersten Zählers wird der Zählerstand des zweiten Zählers in ein Register übernommen.c) With the carry of the first counter of the count of the second counter is taken over in a register.
d) Der Inhalt des Registers wird über einen Decoder in der Weise ausgewertet, daß an den Ausgängen des Decoders die . symmetrischen Schaltfunktionen abnehmbar sind.d) The content of the register is evaluated via a decoder in such a way that at the outputs of the decoder the. symmetrical switching functions are removable.
e) Mit der Übertragsbildung des ersten Zählers wird zusätzlich ein Flipflop gesteuert, welches die Rückstellung des zweiten Zählers bewirkt.e) With the carry of the first counter, a flip-flop is additionally controlled, which causes the return of the second counter.
Die Schaltungsanordnung nach Fig. 1 besteht aus einem Multiplexer MP, zwei Zählers CT1, CT2, einem Register RG, einem Decoder DC, einem Flipflop F und einem Negator N.The circuit arrangement according to FIG. 1 consists of a multiplexer MP, two counters CT1, CT2, a register RG, a decoder DC, a flip-flop F and an inverter N.
Das Taktsignal Tx wird einmal direkt dem Aüswahleingang es des Multiplexers MP und einmal negiert über einen Negator N den Takteingängen T des ersten Zählers CT1 und des Flipflop F zugeführt.The clock signal Tx is once directly the Aüswahleingang it of the multiplexer MP and once negated via an inverter N the clock inputs T of the first counter CT1 and the flip-flop F supplied.
Das Rückstellsignal Rx ist mit den Rücksteileingängen des ersten Zählers CT1, des Flipflop F und des Registers RG verbunden. An die Dateneingänge EO und E15 des Multiplexers MP ist NULL-Signal angeschlossen. An die Dateneingänge E1 ...E14 des Multiplexers MP sind die Eingangsvariablen x1 bis χ 14 angeschlossen. An die Adreßeingänge A3, A2, A1, AO des Multiplexers MP sind die Ausgänge Q4, Ü3, Q2, Q1 des ersten Zählers CT1 angeschlossen. Der Ausgang Q des Multiplexers MP ist mit dem Takteingang T des zweiten Zählers CT2 verbunden.The reset signal Rx is connected to the backpart inputs of the first counter CT1, the flip-flop F and the register RG. NULL signal is connected to the data inputs E0 and E15 of the multiplexer MP. The input variables x1 to χ 14 are connected to the data inputs E1... E14 of the multiplexer MP. To the address inputs A3, A2, A1, AO of the multiplexer MP, the outputs Q4, Ü3, Q2, Q1 of the first counter CT1 are connected. The output Q of the multiplexer MP is connected to the clock input T of the second counter CT2.
Der Rückstelleingang R des zweiten Zählers CT2 ist mit dem negierten Ausgang des Flipflop F verbunden. Die Ausgänge Q 1,Q2, Q3, Q4 des zweiten Zählers CT2 sind mit den Eingängen E1, E2, E3, E4 des Registers RG verbunden. Der Takteingang des Registers RG ist mit dem Übertragsausgang ü des ersten Zählers CT1 verbunden, an den auch der D-Eingang des Flipflop F angeschlossen ist.The reset input R of the second counter CT2 is connected to the negated output of the flip-flop F. The outputs Q1, Q2, Q3, Q4 of the second counter CT2 are connected to the inputs E1, E2, E3, E4 of the register RG. The clock input of the register RG is connected to the carry output ü of the first counter CT1, to which the D input of the flip-flop F is also connected.
Die Ausgänge Q1, Q2, Q3, Q4des Registers RG sind mit den Adreßeingängen AO, Al, A2, A3 des Decoders DC verbunden. An den Ausgängen QO, Q1 ...Q14sind die symmetrischen Schaltfunktionen S0(x14,), Si (x 14)...Su (x 14) abnehmbar.The outputs Q1, Q2, Q3, Q4 of the register RG are connected to the address inputs A0, A1, A2, A3 of the decoder DC. At the outputs QO, Q1 ... Q14, the symmetrical switching functions S 0 (x14,), Si (x 14) ... Su (x 14) are removable.
Nach der Beschreibung der Struktur der erfindungsgemäßen Schaltungsanordnung nach Fig. 1 soll nun deren Wirkungsweise anhand des Impulsdiagrammes nach Fig. 2 erläutert werden.After describing the structure of the circuit arrangement according to the invention according to FIG. 1, its mode of action will now be explained with reference to the pulse diagram according to FIG.
Im Impulsdiagramm nach Fig.2 ist das Taktsignal Tx, die Signale an den Ausgängen QI, Q2, Q3, Q4 des ersten und zweiten Zählers CT 1,CT2 und des Registers RG sowie das Ausgangssignal des Flipflop F für einen vollständigen Zyklus mit sechszehn Impulsen für den Fall dargestellt, daß sich die Eingangsvariablen x1,x3,x5 undx8im EIN-Zustand befinden.In the timing diagram of Fig. 2, the clock signal Tx, the signals at the outputs QI, Q2, Q3, Q4 of the first and second counters CT 1, CT2 and the register RG and the output signal of the flip-flop F for a complete cycle of sixteen pulses for In the case where the input variables x1, x3, x5 and x8 are in the ON state.
Nach dem Einschalten der Stromversorgung nimmt das Rückstellsignal Rx kurzzeitig den EIN-Zustand ein, so daß der erste Zähler CT1, das Register RG und das Flipflop F rückgesetzt werden. Der zweite Zähler CT2 wird über den negierten Ausgang des Flipflop F rückgesetzt. Mit der Rückflanke des o-ten Impulses wird das Flipflop F wieder gesetzt.After the power is turned on, the reset signal Rx temporarily becomes ON, so that the first counter CT1, the register RG and the flip-flop F are reset. The second counter CT2 is reset via the negated output of the flip-flop F. With the trailing edge of the oth pulse, the flip-flop F is set again.
Mit der Vorderflanke des I.Impulses des Taktsignals Tx wird der I.Eingang E1 des Multiplexers MP abgefragt.With the leading edge of the I.Impulses the clock signal Tx of the I.Eingang E1 of the multiplexer MP is queried.
Im vorliegenden Fall befindet sich die angeschlossene Eingangsvariable χ 1 im EIN-Zustand, so daß der zweite Zähler CT2 einen Impuls zählt.In the present case, the connected input variable χ 1 is in the ON state, so that the second counter CT2 counts a pulse.
Mit der Vorderflanke jedes weiteren Impulses des Taktsignals Tx wird ein weiterer Eingang des Multiplexers abgefragt. Da sich im vorliegenden Fall die Eingangsvariablen x1,x3, x5undx8im EIN-Zustand befinden, zählt der zweite Zähler CT 2 insgesamt vier Impulse.With the leading edge of each further pulse of the clock signal Tx another input of the multiplexer is queried. Since in the present case the input variables x1, x3, x5 and x8 are in the ON state, the second counter CT 2 counts a total of four pulses.
Mit der Vorderflanke des 15. Impulses wird das Übertragssignal ü im ersten Zähler CT1 gebildet, welches mit seiner Rückflanke den Zählerstand des Zählers CTI in das Register RG übernimmt. Im vorliegenden Fall kommt dann der Ausgang Q4 des Decoders DC in den EIN-Zustand, und damit ist die symmetrische Schaltfunktion S4(x14) gebildet.With the leading edge of the 15th pulse the carry signal ü is formed in the first counter CT1, which takes over the count of the counter CTI in the register RG with its trailing edge. In the present case, the output Q4 of the decoder DC then enters the ON state, and thus the symmetrical switching function S 4 (x14) is formed.
Nach der Übernahme des Zählerstandes des ersten Zählers CT1 in das Register RG dient ein verzögerter Impuls des Flipflops F, der aus dem Übertragssignal ü gebildet wurde, zur Lösung des Zählerstandes im ersten Zählers CT1.After the acquisition of the count of the first counter CT1 in the register RG is a delayed pulse of the flip-flop F, which was formed from the carry signal ü, to solve the count in the first counter CT1.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DD30104487A DD259072A1 (en) | 1987-03-23 | 1987-03-23 | METHOD FOR REALIZING N + 1 SYMMETRIC SWITCHING FUNCTIONS FROM N INPUT VARIABLES |
Applications Claiming Priority (1)
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Publications (1)
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|---|---|
| DD259072A1 true DD259072A1 (en) | 1988-08-10 |
Family
ID=5587681
Family Applications (1)
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|---|---|
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-
1987
- 1987-03-23 DD DD30104487A patent/DD259072A1/en not_active IP Right Cessation
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