DE2327671A1

DE2327671A1 - CIRCUIT ARRANGEMENT FOR THE SUPPRESSION OF INTERFERENCE PULSES

Info

Publication number: DE2327671A1
Application number: DE19732327671
Authority: DE
Inventors: Dieter Karlstetter
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1973-05-30
Filing date: 1973-05-30
Publication date: 1974-12-19
Also published as: DE2327671B2; DE2327671C3

Description

Schaltungsanordnung zur Unterdrückungvon Störimpulsen Die Erfindung betrifft eine Schaltungsanordnung zur Unterdrückung von Störimpulsen, die eine Impulsängenbewertung mit Hilfe einer nionostabilen Kippstufe durchführt, deren Verzögerungszeit der längstnöglichen Störimpulsdauer gleicht.Interference suppression circuitry The invention relates to a circuit arrangement for suppressing interference pulses, which evaluates the pulse width with the help of a nionostable trigger stage, the delay time of which is the longest possible Interference pulse duration is the same.

In Systemen der tachrichten- und Datenverarbeitung, bei denken die zu verarbeitenden und zu übertragenden Signale Impulse sind, muß die Möglichkeit vorhanden sein, Nutzimpulse von Störimpulsen zu unterscheiden. Eine häufige Fehlerquelle in diesen Systemen sind Schnittstellen zwischen in Relaistechnik arbeitenden Anlagenteilen und Änlagenteilen mit elektronischen Bauelementen, die beispielsweise in tinte grierter Schaltkreistechnik aufgebaut sind, da die Betätigung der flelaiskontakte infolge von Kontaktprellungen zum Entstehen von Störimpulsen in Form von Prellimpulsen führen kann. Häufig entstehen Störungen jedoch auch auf Übertragungsstrecken, auf die Störimlpulse eingestreut werden und dann empfangsseitig fälschlicher Weise wie Nutzimpulse bewertet werden. Da die Störimpulse in den meisten Fällen eine erheblich kürzere Dauer als die Nut.i.mpulse aufweisen, ist es insbesondere von Interesse, solche Impulse zu unterdrücken, die eine vorgegebene Mindestimpulsdauer nicht erreichen.In message and data processing systems, they think The signals to be processed and transmitted are impulses, must be possible be available to distinguish useful pulses from interference pulses. A common source of errors In these systems there are interfaces between system parts working in relay technology and Änlagenteilen with electronic components, for example in ink grated Circuit technology are built up, as the actuation of the flelaiskontakte as a result from contact bounces to the emergence of interference pulses in the form of bounce pulses can. Frequently, however, interference also occurs on transmission links, on the interference pulses are interspersed and then incorrectly evaluated at the receiving end as useful pulses will. Since the glitches in most cases have a considerably shorter duration than the Nut.i.mpulse have, it is of particular interest to have such pulses suppress that do not reach a specified minimum pulse duration.

Bs sind schon eine Reihe von Schaltungsanordnungen bekannt, die der Unterdrückung von nur kurze Zeitdauer aufweisenden Störimpulsen dienen, So ist beispielsweise in dem DBP 1 144 338 eine Schaltungsanordnung beschrieben, die aus zwei in Kette geschalteten Teilverzögerungsschalternin Form von monostabilen Kippstufen aufgebaut ist. Durch diese Schaltungsanordnung sollen einerseits Nutzsignale in Form von Spannungs- oder Stromwerten um eine vorbestimmte Zeitspanne verzögert werden, andererseits soll sichergestellt werden, daß nur solche Eingangssignale weitergegeben-werden,die eine vorgeschriebene Zeitschwelle überschreiten. Als Nutzsignale sind hier Spannungs- oder Stromwerte angenommen, bei deren Auftreten die zuvor durch Anliegen des jeweils anderen Wertes sich in ihrem instabilen Zustand befindlichen monostabilen Kippstufen nach Ablauf der ihnen eigenen Verzögerungszeit in den stabilen Zustand zurückkehren, so daß infolge der Kettenschaltungnach Verstreichen der Summe der Verzögerungszeiten der ersten und der zweiten monostabilen Kippstufe am Ausgang der entsprechende Nutzsignalwert auftritt. Da ein Signalwertwechsel, der in den Verlauf der Verzögerungszeit der eingangsseitigen monostabilen Kippstufe fällt, was bedeutet, daß ein Störimpuls vorliegt, die monostabile Kippstufe sofort wieder in ihren instabilen Zustand bringt, wird vermieden, daß Störimpulse am Ausgang der Schaltungsanordnung ein entsprechendes Ausgangs signal zur Folge haben. Wollte man diese Schaltungsanordnung zur Weitergabe von Nutzsignalen in Form von Impulsen verwenden, die mit ihrer einen Flanke den Übergang vom instabilen Zustand der monostabilen Kippstufe in ihren stabilen Zustand einleiten und mit ihrer anderen Flanke die Kippstufe wieder in ihren instabilen Zustand bringen, so würden ausgangsseitig Impulse auftreten, die jeweils um die Verzögerungszeit der monostabilen Kippstufe gegenüber den am Eingang angelegten Impulsen verkürzt sind. Ein uneram.nschtesErgebnis wurde auch dann eintreten, wenn nach einer durch die eine Flanke eines Nutzimpulses bewirktenUmschaltung der monostabilen Kippstufe vom instabilen Zustand in den stabilen Zustand ein Störimpuls auftreten würde, da dessen eine Flanke dann wie die jeweils andere Flanke des Nutzimpulses bewertet würde, so daß der ausgangsseitig abgegebene Impuls je nachdem wie lange der Störimpuls nach dem Erreichen der stabilen Kipplage durch die monostabile Kippstufe auftritt, ebenfalls mehr oder weniger gegenüber der Länge des eigentlichen Nutzimpulses verkürzt wäre.Bs are already known a number of circuit arrangements that the Suppression of short-term interference pulses are used, for example by doing DBP 1 144 338 describes a circuit arrangement that consists of two partial delay switches connected in a chain in the form of monostable toggle stages is constructed. Through this circuit arrangement on the one hand useful signals in In the form of voltage or current values are delayed by a predetermined period of time, on the other hand, it should be ensured that only those input signals are passed on that exceed a prescribed time threshold. The useful signals here are voltage or current values are assumed, when they occur, the previously determined by the concern of the respective other value are in their unstable state, monostable flip-flops return to the stable state after their own delay time has elapsed, so that as a result of the chain connection after the sum of the delay times has elapsed of the first and the second monostable multivibrator at the output the corresponding useful signal value occurs. Since a signal value change that occurs in the course of the delay time of the input-side monostable multivibrator falls, which means that a glitch is present, brings the monostable multivibrator back into its unstable state immediately, it is avoided that interference pulses at the output of the circuit arrangement a corresponding Output signal result. If you wanted this circuit arrangement to be passed on of useful signals in the form of pulses that use one edge of the Transition from the unstable state of the monostable multivibrator to its stable state initiate and with its other flank the flip-flop back into its unstable state Bring state, then on the output side pulses would occur, each around the Delay time of the monostable multivibrator compared to that applied to the input Pulses are shortened. An undesirable result would also occur if after a switching of the monostable caused by the one edge of a useful pulse Flip-flop from the unstable state to the stable state, a glitch may occur because one edge of this would then be like the other edge of the useful pulse would be evaluated, so that the pulse emitted on the output side depending on how long the Interference after reaching the stable tilted position by the monostable multivibrator occurs, also more or less compared to the length the actual useful pulse would be shortened.

Die erwähnte Verkürzung der von einer Schaltungsanordnung zur Unterdrückung von Störimpulsen abgegebenen Nutzimpulse wird bei einer anderen bekannten Schaltungsanordnung (DT-AS 1 186 502) vermieden. Bei dieser Schaltungsanordnung werden die Eingangssignale einerseits einer Verzögerungsleitung andererseits einem ODER-Glied zugefuhrt. Vom Ausgang der beiden Schaltglieder gelangen sie in einem Falle verzcgert, im anderen Falle unverzögert an die Eingänge eines UIÇD-Gliedes, dessen Ausgang, an dem die bewerteten Impulse abgenommen werden, ausserdem mit dem anderen Eingang des erws.hnten ODER-Gliedes verbunden ist. Auf diese Weise ist gewährleistet, daß, sofern nach Ablauf der Verzögerungszeit von der Anstiegsflanke eines Eingangsimpulses aus gerechnet, ein Impuls noch anliegt, der in diesem Falle dann ein Nutzimpuls ist, durch die Rückkopplung vom Ausgang des UND-Gliedes zum Eingang des ODER-Gliedes ein Ausgangssignal solange aufrechterhalten wird, bis auch die Abfallflanke des Nutzimpulses die Verzögerungsleitung passiert hat. Da die Realisierung von Verzögerungsleitungen für längere Verzögerungszeiten bekanntlich mit erheblichem baulichem Aufwand verbunden ist, eignet sich diese bekannte Schaltungsonordnung für bestimmte Anwendungsfälle nicht, insbesondere dann nicht, wenn sie in integrierter Schaltungstechnik ausgeführt werden soll.The abovementioned shortening of the circuit arrangement for suppression useful pulses emitted by interference pulses is used in another known circuit arrangement (DT-AS 1 186 502) avoided. In this circuit arrangement, the input signals on the one hand a delay line on the other hand fed to an OR gate. From the The output of the two switching elements is delayed in one case and delayed in the other Fall instantly to the inputs of a UIÇD element, whose output to which the assessed impulses can be picked up, also with the other input of the mentioned OR gate is connected. In this way it is guaranteed that, if after Expiry of the delay time calculated from the rising edge of an input pulse, a pulse is still present, which in this case is a useful pulse through which Feedback from the output of the AND element to the input of the OR element is an output signal it is maintained until the falling edge of the useful pulse also crosses the delay line happened. Because the implementation of delay lines for longer delay times is known to be associated with considerable structural effort, this known is suitable Circuit arrangement for certain applications not, in particular not, if it is to be implemented in integrated circuit technology.

Aufgabe der Erfindung ist es daher, eine Schaltungsanordnung zur Unterdrückung von Störimpulsen anzugeben, die Nutzimpulse in ihrer Originallänge weitergibt und sich ihrer Konzeption entsprechend insbesondere für den Aufbau in integrierter Schaltungstechnik eignet. Diese Aufgabe wird bei einer Schaltungsanordnung zur Unterdrückung von Störimpulsen der eingangs erwähnten Art dadurch gelöst, daß sie eine Exklusiv-ODER-Schaltung aufweist, die der Verknüpfung der Binärwerte, die die einer Längenbewertung zugeführten Impulse bestimmen, mit den die am Ausgang der Schaltungsanordnung auftretenden Impulsen bestimmenden Binärwerten dient, daß ihr einer Eingang mit dem Sperreingang einer Sperrschaltung verbunden ist, deren beiden Signaleingängen ebenfalls die die eingangsseitig zugeführton Impulse bestimmenden Binärwerte zugeführt werden und deren beide, jeweils der Weitergabe eines der beiden dieser Binärwerte dienenden Ausgänge im einen Fall mit dem Setzeingang, im anderen Fall mit dem Rücksetzeingang eines Binärwertspeichers verbunden sind, dessen Ausgang mit einem Eingang der Exklusiv-ODER-Schaltung in Verbindung steht.The object of the invention is therefore to provide a circuit arrangement for suppression of interfering pulses, which transmits useful pulses in their original length and according to their conception, especially for the construction in integrated circuit technology suitable. This task is performed in a circuit arrangement for suppressing interference pulses of the type mentioned in that it is an exclusive OR circuit that has the linkage of the binary values that that of a length evaluation Determine supplied pulses with which the occurring at the output of the circuit arrangement Binary values that determine pulses are used by having an input with the blocking input a blocking circuit is connected, the two signal inputs also which the on the input side supplied tone pulses are supplied to determining binary values and both of which serve to pass on one of these binary values Outputs in one case with the set input, in the other case with the reset input of a binary value memory, the output of which is connected to an input of the exclusive OR circuit communicates.

In weiterer Ausgestaltung der Erfindung wird angegeben, wie die Sperrschaltung, die die Weitergabe der Nutzimpulse an den ausgangsseitigen Binärwertspeicher zeitweise unterbindet, im einzelnen, insbesondere im Hinblick auf die Realisierung in integrierter Schaltungstechnik aufzubauen ist, und welcher Schaltungsaufbau zu wählen ist, wenn es erwünscht ist, die Schaltungsanordnung getaktet zu betreiben. Darüberhinaus wird angegeben, wie die erfindungsgemäße Schaltungsanordnung zu ergänzen ist, wenn ausser der Prüfung der Impulse auf eine vorgegebene Mindestlänge auch noch deren Amplitude bezüglich eines unteren und eines oberen Grenzwertes bewertet werden soll.In a further embodiment of the invention it is specified how the blocking circuit, which temporarily transfers the useful pulses to the binary value memory on the output side prevents, in detail, especially with regard to the realization in integrated Circuit technology is to be set up, and which circuit design is to be selected, if it is desirable to operate the circuit arrangement in a clocked manner. In addition, will indicated how the circuit arrangement according to the invention is to be supplemented, if except checking the pulses for a specified minimum length and their amplitude is to be evaluated with respect to a lower and an upper limit value.

Die erfindungsgemäße Schaltungsanordnung sowie ihre Varianten werden nachstehend anhand von 3 Figuren näher erläutert.The circuit arrangement according to the invention and its variants are explained in more detail below with reference to 3 figures.

Die Fig. 1 zeigt ein erstes Ausführungsbeispiel der erfindungsgemäßen Schaltungsanordnung.Fig. 1 shows a first embodiment of the invention Circuit arrangement.

Die Fig. 2 zeigt die Variante eines Teils der Schaltungsaordnung gemäß Fig. 1, die zur Anwendung kommt, wenn getakteter Betrieb vorgesehen ist.FIG. 2 shows the variant of part of the circuit arrangement according to FIG Fig. 1, which is used when clocked operation is provided.

Die Fig. 3 zeigt ein Impulsdiagramm mit Impulsverläufen an markanten Schaltungspunkten der erfindungsgemäßen Schaltungsanordnung.Fig. 3 shows a pulse diagram with pulse waveforms at striking Circuit points of the circuit arrangement according to the invention.

Die in Fig. 1 dargestelle Schaltungsanordnung ist in der Lage, sowohl solche Impulse zu unterdrücken, deren Impulsdauer einen vorgegebenen Mindestwert nicht überschreitet, als auch solche Impulse, die außerhalb eines vorgegebenen Signalwertbereichs liegen bzw. innerhalb desselben eine untere Grenze nicht überschreiten. Zunächst wird Jedoch nur auf den gestrichelt umrahmten Teil der Schaltungsanordnung eingegangen, der der Unterscheidung von Störimpulsen und Nu-tzimpulsen der Impulsdauer nach dient.The circuit arrangement shown in Fig. 1 is capable of both to suppress such pulses, the pulse duration of which has a predetermined minimum value does not exceed, as well as those impulses that are outside a specified signal value range lie or do not exceed a lower limit within it. First However, only the part of the circuit arrangement framed by dashed lines is discussed, which is used to distinguish between interference pulses and useful pulses according to the pulse duration.

Der erwähnte Teil der Schaltungsanordnung weist eine Exklusilr-ODER-Schaltung EO auf, die als integrierter Schaltungsbaustein dargestellt ist und aus zwei UND-Gliedern mit Jeweils einem negierten Eingang besteht, deren Ausgänge die Eingänge für eine ODER-Schaltung darstellen, Der negierte Eingang des einen UND-Glides und der nichtnegierte Eingang des anderen UND-Gliedes bilden zusammen den ersten Eingang des Exklüsiv-ODER-Gliedes EO, der mit dem Eingang E der Schaltungsanordnung in Verbindung steht. Die jeweils anderen Eingänge der UND-Glieder bilden zusammen den zweiten Eingang des Exklusiv-ODER-Gliedes, der mit einem Ausgang, hier dem Ausgang A in Verbindung steht. Auf diese Weise dient die Exklusiv-ODER-Schaltung EO der Verknüpfung der Binärwerte, die die einer Längenbewertung dem Eingang E zugeführten Impulse bestimmen mit den die am Ausgang der Schaltungsanordnung auftretenden Impulsen bestimmenden Binärwerten.The mentioned part of the circuit arrangement has an exclusive OR circuit EO, which is shown as an integrated circuit module and consists of two AND gates each with a negated input, the outputs of which are the inputs for a Represent an OR circuit, the negated input of one AND glide and the non-negated one The input of the other AND element together form the first input of the exclusive OR element EO, which is connected to the input E of the circuit arrangement. The respectively other inputs of the AND elements together form the second input of the exclusive OR element, which is connected to an output, here output A. That way serves the exclusive OR circuit EO of the combination of the binary values, which is a length evaluation The pulses fed to the input E determine the pulses at the output of the circuit arrangement occurring impulses determining binary values.

Der Ausgang der Exklusiv-ODER=Schaltung EO ist mit einem Ein gang einer monosiabilen Kippstufe MF verbundene Bei dieser Kippstufe handelt es sich um eine sogenannte retriggerbare Kippstufe, die auch von solchen ihr zugeführten Impulsflanken beeinflußt werden kann, die während der Rückkehrzeit der Kippstufe in ihren stabilen Zustand auftreten, so daß nach Jedem Auftreten einer derartigen Impulsflanke jeweils die volle Verzögerungszeit bis zur Abgabe eines entsprechenden Ausgangssignals verstreicht.The output of the exclusive OR = circuit EO has an input a mono-stable flip-flop MF connected. This flip-flop is a so-called retriggerable flip-flop, which is also supplied by such Pulse edges can be influenced during the return time of the trigger stage occur in their stable state, so that after each occurrence of such Pulse edge the full delay time until a corresponding one is emitted Output signal elapses.

Ein Ausgang der monostabilen Kippstufe MF, hier der negierte Ausgang Q, ist mit dem Sperreingang ES einer Sperrschaltung SP verbunden. Diese Sperrschaltung ist hier aus drei NAND-Gliedern N1, N2 und N3 aufgebaut, von denen das NAND-Glied N1 lediglich als Negator ausgenutzt ist. Der Signaleingang ESi der Sperrschaltung SP ist einerseits an die miteinander verbündenen E.ingänge des NAND-Gliedes N1 andererseits an den einen Eingang des NAND-Gliedes N3 angeschlossen. Der andere Eingang des tJAND-Gliedes N3 ist mit dem einen Eingang des NAND-G>iedes N2 verbunden und steht ausserdem mit dem Sperreingang ES der Sperrschaltung in Verbindung. Ausserdem besteht eine Verbindung zwischen dem Ausgang des NAND-Gliedes N1 und dem anderen Eingang des NAND-Gliedes N2. Zwischen den Ausgängen der I{AIXD-Glieder N2 und N3 und Jeweils demjenigen Eingang dieser NAND-Glieder, der entweder direkt oder über das als Inverter ausgenutzte NAD-Glled N1 mit dem Signal eingang ESi in Verbindung steht, ist über jeweils einen Kondensator C eine Verbindung vorhanden. Die beiden Kondensatoren C sind so bemessen, daß sie eine Verzögerung bezirken, die auf die durch die Exklusiv-ODER-Schaltung EO und die monostabile Kippstufe Ev bedingte Verzögerung derart abgestimmt ist, daß ein Binärwert am Sperreingang ES in jedem Falle vor dem Auftreten eines Binärwertes am Signaleingang ESi erschein-t.One output of the monostable multivibrator MF, here the negated output Q is connected to the blocking input ES of a blocking circuit SP. This locking circuit is made up of three NAND elements N1, N2 and N3, of which the NAND element N1 is only used as a negator. The signal input ESi of the blocking circuit SP is on the one hand to the interconnected E. inputs of the NAND gate N1 on the other hand connected to one input of the NAND gate N3. The other input of the tJAND element N3 is connected to one input of the NAND-G iedes N2 and is also available in connection with the blocking input ES of the blocking circuit. There is also a Connection between the output of the NAND gate N1 and the other input of the NAND gate N2. Between the outputs of the I {AIXD elements N2 and N3 and each that input of these NAND gates, either directly or via the as an inverter exploited NAD-Glled N1 is connected to the signal input ESi is over each a capacitor C one connection available. The two capacitors C are dimensioned in such a way that they cause a delay to be caused by the exclusive-OR circuit EO and the monostable flip-flop Ev is coordinated in such a way that the delay caused by that a binary value at the blocking input ES in any case before the occurrence of a binary value appears at the signal input ESi.

Der Ausgang des NAND-Gliedes N2 ist mit dem Setzeingang ESE und der Ausgang des NAND-Gliedes N3 mit dem Rücksetzeingang ER eines Binärwertspeichers verbunden. Im dargestellten Beispiel ist der Binärwertspeicher eine bistabile Kippstufe, die aus zwei NAND-Gliedern aufgebaut ist, deren einer Eingang den Setzeingang bzw. Rücksetzeingang darstellt und deren anderer Eingang mit dem Ausgang des Jeweils anderen NAKD-Gliedes verbunden ist.The output of the NAND gate N2 is connected to the set input ESE and the Output of the NAND element N3 with the reset input ER of a binary value memory tied together. In the example shown, the binary value memory is a bistable multivibrator, which is made up of two NAND elements, one input of which is the set input or Represents the reset input and its other input with the output of the respective other NAKD member is connected.

Anhand der Fig. 2 wird die Funktionsweise der in Fig. 1 dargestellten erfindungsgemäßen Schaltungsanordnung nun naher erläutert. Es wird dabei zunächst lediglich auf die Unterdrückung von Störimpulsen eingegangen, die in Form von Kontaktprellungen auftreten. Es wird ausserdem vorausgesetzt, daß zum Zeitpunkt des Auftretens der Kontaktprellungen am mit dem einen Eingang der Exklusiv-ODER=SchaltungEO verbundenen Ausgang 4 ein Binärwert abgegeben wird, der durch einen positiven Signalsprung eingestellt worden ist0 Die Anstiegsflanke des ersten Kontaktprellimpulses 1 ist im dargestellten Beispiel ein negativer Signalsprung, d.h., s sie könnteaufgrund des derzeitigen Schaltungszustandes die Flanke eines Nutzimpulses sein. Die Exklusiv-ODER-Schaltung EO, die prüft, ob die Polarität des Signalsprunges am Eingang derjenigen des Signalsprunges am Ausgang entspricht, gibt demnach, da ihrem einen Eingang der Binärwert 0 und ihrem anderen Eingang der Binärwert 1 zugeführt wird, ein Ausgangssignal ab, das die mono stabile Kippstufe rF vom stabilen Zustand in den instabilen Zustand umschaltet. Hiermit wird an den Eingang ES der Sperrschaltung SP gleichzeitig mit dem Auftreten der erfahnten Kontaktprellimpulsflanke ein Sperrsignal gegeben, was aus der Zeile SP des Impulsdiagramms zu ersehen ist.The mode of operation of that shown in FIG. 1 is illustrated in FIG. 2 Circuit arrangement according to the invention will now be explained in more detail. It will do this first only dealt with the suppression of glitches in the form of Contact bruises appear. It is also assumed that at the time of occurrence of the Contact bruises on the one connected to one input of the exclusive OR = circuit EO Output 4 outputs a binary value that is set by a positive signal jump 0 The rising edge of the first contact bounce pulse 1 is shown in the Example of a negative signal jump, i.e. it could be due to the current Switching state be the edge of a useful pulse. The exclusive OR circuit EO, which checks whether the polarity of the signal jump at the input is that of the signal jump at the output, therefore gives, since one of its inputs has the binary value 0 and the binary value 1 is fed to its other input, an output signal which the monostable flip-flop RH switches from the stable state to the unstable state. This is at the input ES of the blocking circuit SP at the same time as the occurrence the detected contact bounce pulse edge given a blocking signal, what from the line SP of the pulse diagram can be seen.

Die Abfallflanke des Kontaktprellimpulses 1 kann deswegen keine Auswirkungen auf die monostabile Kippstufe und damit schließlich auf den Ausgang der Schaltungsanordnung haben, weil sie zum Einstellen eines Binärwertes führt, der dem zu diesem Zeitpunkt noch am Ausgang A anstehend angenommenen gleicht. Für die in diesem Falle am Eingang der Exklusiv ODER-Schaltung EO anliegenden Eingangssignale ist also die Verknüpfungsbedingungnicht erfüllt, die Schaltung gibt kein die monostabile Kippstufe MF beeinflussendes Signal ab. Da die Verzögerungszeit T der monostabilen Kippstufe PEF, die diese benötigt, um von ihrem instabilen Zustand in den stabilen Zustand zurückzuschalten noch nicht verstrichen ist, bleibt am Eingang ES der Sperrschaltung SP das Sperrsignal noch weiter erhalten.The falling edge of the contact bounce pulse 1 therefore has no effect on the monostable multivibrator and thus ultimately on the output of the circuit arrangement because it leads to the setting of a binary value that corresponds to that at this point in time is the same as the one still pending at output A. For in this case at the entrance the exclusive OR circuit EO applied input signals is therefore not the link condition fulfilled, the circuit does not give a signal influencing the monostable multivibrator MF away. Since the delay time T of the monostable multivibrator PEF, which it requires, so as not to switch back from their unstable state to the stable state yet has elapsed, the blocking signal still remains at the input ES of the blocking circuit SP continue to receive.

Die Anstiegsflanke des nachfolgenden Kontaktprellimpulses 2 hat wieder eine derartige Polarität, daß die Verknüpfungsbedingung der Exklusiv-ODER-Schaltung EO erfüllt ist und diese ein entsprechendes Signal an den Eingang der monostabilen Kippstufe 1!F gibt. Diese wird aufgrund ihrer vorerwähnten Retriggerbarkeit, obwohl sie sich noch im Übergang vom instabilen Zustand zum stabilen Zustand befindet, derart beeinflußt, daß vom Zeit punkt des Auftretens der Anstiegsflanke des zweiten Kontaktprellimpulses 2 an wieder die gesamte Verzögerungszeit verstreichen muß, bevor sie ihren stabilen Zustand erreicht. Die nachfolgende Abfallflanke des Kontaktprellimpulses 2 läßt wie diejenige des Kontaktprellimpulses 1 aufgrund ihrer Polarität die monostabile Kippstufe unbeeinflußt.The rising edge of the subsequent contact bounce pulse 2 has again such a polarity that the link condition of the exclusive-OR circuit EO is fulfilled and this a corresponding signal to the input of the monostable multivibrator 1! F. This is due to its aforementioned retriggerability, although it is still in the transition from the unstable state to the stable state, influenced in such a way that from the time point of occurrence of the rising edge of the second Contact bounce pulse 2 on must elapse again the entire delay time, before it reaches its steady state. The following falling edge of the contact bounce pulse 2, like that of the contact bounce pulse 1, is monostable due to its polarity Flip-flop unaffected.

Wie man aus dem Vergleich der Zeilen E und SP des Impulsdiagramrne ersieht, tritt die Mstiegsflanke eines dritten Kontaktprellimpulses 3 erst auf, nachdem von der Anstiegsflanke des Kontalr-tprellimpulses 2 an gerechnet die Verzögerungszeit T der monostabilen Kippstufe MF' verstrichen ist, so daß diese also zwischenzeitlich ihren stabilen Zustand erreichen kann. Dementsprechend fällt, wie die Zeile SP des Impulsdiagrammes zeigt, zu diesem Zeitpunkt am Eingang ES der Sperrschaltung das Sperrsignal weg.As can be seen from the comparison of lines E and SP of the pulse diagram sees, the rising flank of a third contact bounce pulse 3 does not occur until after the delay time calculated from the rising edge of the control bounce pulse 2 T of the monostable multivibrator MF 'has elapsed, so that it has meanwhile been can reach their steady state. Accordingly, as line SP des The pulse diagram shows that at this point in time at the input ES of the blocking circuit Lock signal gone.

Durch die Schaltungsanordnung wird nun geprüft, ob die Polarität des am Eingang E anstehenden Signals noch derjenigen entspricht, die durch den Signalsprung erreicht worden ist, der die gerade abgelaufende Verzögerung um die Zeit T eingeleitet hat. Dieser Signalsprung war, wie ervrälmt, die Anstiegsflanke des Kontaktprellimpulses 2. Wie die Zeile E des Impulsdiagrammes zeigt, herrscht jedoch am Ende der Zeitspanne T schon wieder ein Signalzustand, der durch die Abfallflanke des Kontaktprellimpulses 2 erreicht worden ist. Dies hat zur Folge, daß mit Aufhebung des Sperrsignals am Eingang ES der Sperrschaltung SP das nunmehr vom Eingang E an den Binärspeicher BS gelangende Signal einen Polaritätswechsel am Setzeingang zur Folge hat, siehe Zeile ESE des Impulsdiagrammes und nicht am Rückstelleingang ER, siehe Zeile ER des Impulsdiagrames. Ein derartiger Polaritätswechsel am Rückstelleingang ER wäre aber erforderlich gewesen, um den Kippzustand der den Binärwertspeicher BS bildenden bistabilen Kippstufe zu ändern und damit am Ausgang A einen Polaritätswechsel herbeizuführen.The circuit now checks whether the polarity of the The signal pending at input E still corresponds to that caused by the signal jump has been reached, which initiated the delay that has just expired by the time T. Has. This signal jump was, as it was rumored, the rising edge of the contact bounce pulse 2. As line E of the pulse diagram shows, however, there is at the end of the period T again a signal state caused by the falling edge of the contact bounce pulse 2 has been reached. This has the consequence that with the cancellation of the locking signal on Input ES of the blocking circuit SP that is now from input E to the binary memory BS signal has resulted in a polarity change at the set input, see Line ESE of the pulse diagram and not at the reset input ER, see line ER of the pulse diagram. Such a polarity change at the reset input ER would be but had to be the toggle state of the binary value memory BS educational to change bistable multivibrator and thus to bring about a polarity change at output A.

Die nachfolgende Anstiegsflanke des dritten Kontaktprellimpulses 3 bewirkt wieder die Abgabe eines Ausgangssignals durch die Exklusiv-ODER-Schaltung EO und damit das Entstehen eines Sperrsignals am Eingang der Sperrschaltung SP, was zur Folge hat, daß auch am Setzeingang ESE des Binärspeichers BS ein BinL'1rwertwechsel eintritt, der jedoch auf den Kippzustand des Binärwertspeichers ebenfalls keinen Einfluß hat. Die nachfolgende Abfallflanke des dritten Kontaktprellimpulses 3, läßt wiederwie auch die Abfallflanken der Kontaktprellimpulse 1 und 2 wegen ihrer Polarität die monostabile Kippstufe MF unbeeinflußt. Da die Anstiegsflanke des nachfolgenden Kontaktprellimpulses 4 auftritt bevor die monostabile Kippstufe MF, nachdem sie von der Anstiegsflanke des Kontaktprellimpulses 3 in den instabilen Zustand versetzt worden ist, wieder in ihren stabilen Zustand zurückkehren konnte, bleibt das Sperrsignal am Sperreingang ES der Sperrschaltung SP weiterhin aufrecht erhalten, woran auch die Abfallflanke dieses Kontaktprellimpulses 4 wegen ihrer Polarität nichts ändert Die auf den Kontaktprellimpuls 4 folgende Abfallflanke bewirkt wie der die Abgabe eines Ausgangssignals durch die Exklusiv-ODER-Schaltung EO und setzt damit die durch die monostabile Kippstufe IiS bewirkte Verzögerung in voller Länge in Gang Da5 wie die Zeile E des Impulsdiagramms zeigt, vom Zeitpunkt des Auftretens dieser Impulsflanke an während der Verzögerungszeit T kein weiterer Flanken wechsel austritts erreicht die monostabile Kippstufe MF ihren stabilen Zustand wodurch das Sperrsignal am Eingang ES der Sperrschaltung SP wegfällt9 siehe Zeile SP des Impulsdiagramms Da zu diesem Zeitpunkt der Binärwert, der durch die besagte Impulsflanke eingestellt worden ist, am Eingang E der Schaltungsanordnung noch vorliegt siehe Zeile E des Impulsdiagramms, kommt es nunmehr auch am Rückstelleingang ER des Binänvertspeichers BS zu einem Binärwertwechsel, siehe Zeile ER, der ein Rückstellen der bistabilen Kippstufe BS und damit zu einem Signalwechsel am Ausgang A derselben, siehe Zeile A des Impulsdiagramms. Hiermit ist die Anstiegsflanke eines Nutzimpulses an den Ausgang Ä der Schaltungsanordnung weitergegeben worden.The following rising edge of the third contact bounce pulse 3 again causes an output signal to be emitted by the exclusive OR circuit EO and thus the creation of a blocking signal at the input of the blocking circuit SP, As a result, there is also a binary value change at the set input ESE of the binary memory BS occurs, which, however, also does not have any effect on the binary value memory's toggle state Has influence. The following falling edge of the third contact bounce pulse 3 leaves again as well as the falling edges of the contact bounce pulses 1 and 2 because of their polarity the monostable multivibrator MF unaffected. Since the rising edge of the subsequent Contact bounce pulse 4 occurs before the monostable multivibrator MF after it moved by the rising edge of the contact bounce pulse 3 in the unstable state has been able to return to its stable state, the locking signal remains at the blocking input ES of the blocking circuit SP continue to be maintained, what also the falling edge of this contact bounce pulse 4 does not change anything because of its polarity The falling edge following the contact bounce pulse 4 causes the delivery like that an output signal through the exclusive OR circuit EO and thus enforces the the monostable multivibrator IiS caused full-length deceleration in gear Da5 such as line E of the pulse diagram shows from the time of occurrence of this pulse edge on during the delay time T no further edge change is reached the monostable multivibrator MF its stable state whereby the locking signal at the input ES of the blocking circuit SP is omitted9 see line SP of the pulse diagram Da for this Time of the binary value that has been set by the said pulse edge, at input E of the circuit arrangement is still present see line E of the pulse diagram, it is now also at the reset input ER of binary storage BS for a binary value change, see line ER, which resets the bistable Flip-flop BS and thus a signal change at output A of the same, see line A of the timing diagram. This is the leading edge of a useful pulse to the Output Ä of the circuit arrangement has been passed on.

Die aus Zeile E des Impulsdiagramms ersichtliche nachfolgende am Eingang auftretende entgegengerichtete Impulsflanke eines Störimpulses 5 kann wegen ihrer geringen Größe nicht an den Eingang E gelangen und damit die Schaltungsanordnung nicht beeinflussen. Verantwortlich hierfür sind weiter unten noch zu erläuternde Schaltungsteile, die dem in Fig. 1 gestrichelt dargestellten Schaltungsteil vorgeschaltet sind. Aufgrund dieser vorgeschalteten Schaltungsteile bleibt auch der Störimpuls 6 unwirksam, der ausserhalb des Signalwertbereiches liegt, in-dem die Nutzimpulse zu erwarten sind. Die Vorderflanke des Störimpulses 7 hingegen, deren Polarität derjenigen der vorangegangenen NtlzJimpulsflanie entgegengesetzt ist, führt wieder zur Abgabe eines Ausgangssignals durch die Exklusiv-ODER-Schaltung EO und zur Umschaltung der monostabilen Kippstufe MF in den instabilen Zustand. Damit wird wieder ein Sperrsignal an den Eingang ES der Sperrschaltung SP gelegt und infolgedessen die weitere Durchschaltung des Eingangssignalbinärwertes an den Rückstelleingang ER unterbunden, so daß dort ein Binärwertwechsel auftritt. Dieser Binärwertwechsel ändert jedoch den Kippzustand des Binärwertspeichers BS nicht. Die-Abfallflake des Störimpulses 7 bleibt wegen ihrer Polarität ohne Einfluß auf die Schaltungsanordnung.The following at the input, which can be seen from line E of the pulse diagram occurring opposite pulse edge of an interference pulse 5 can because of their small size do not get to the input E and thus the circuit arrangement not affect. Responsible for this are those to be explained below Circuit parts which are connected upstream of the circuit part shown in dashed lines in FIG. 1 are. Because of these upstream circuit components, the interference pulse also remains 6 ineffective, which lies outside the signal value range in which the useful pulses are to be expected. The leading edge of the interference pulse 7, however, its polarity that of the previous NtlzJimpulsflanie is opposite, leads again for issuing an output signal through the exclusive OR circuit EO and for switching the monostable multivibrator MF into the unstable state. This becomes a blocking signal again applied to the input ES of the blocking circuit SP and consequently the further through-connection of the input signal binary value at the reset input ER, so that there a binary value change occurs. However, this binary value change changes the tilting state of the binary value memory BS not. The falling flake of the glitch 7 remains because of their polarity without affecting the circuit arrangement.

Es kann daher, da weitere Flankenwechsel zunächst nicht folgen, nach Ablauf der Verzögerungszeit T die monostabile Kippstufe MF wieder in ihren stabilen Zustand zurückfallen so daß das Sperrsignal wieder aufgehoben wird und sich am Rückstelleingang ER wieder der ursprüngliche Binärwert einstellt, der je doch ebenfalls die Kippstufe nicht beeinflußt9 da diese sich schon im zurückgestellten Zustand befindet. Die nachfolgende Impulsflanke, die die Rückflanke des Nutzimpulses ist und dementsprechend in ihrer Polarität der Vorderflanke desselben entgegengerichtet ist, hat wieder das Umschalten der monostabilen Kippstufe MF in den instabilen Zustand zur Folge5 es wird also wieder an den Eingang ES ein Sperrsignal angelegt Da zwischenzeitlich kein weiterer Flankenwechsel am Eingang E auftritt, verschwindet das Sperrsignal nach der Verzögerungszeit T wieder. Der Binärwert, der durch die erwähnte Abfallflanke eingestellt worden ist, besteht, wie die Zeile E des Impulsdiagramms zeigt, zu diesem Zeitpunkt noch, so daß nunmehr am Setzeingang ESE des Binänertspeichers BS ein Binärwertwechsel auftritt, siehe Zeile ESE, der ein Setzen der bistabilen Kippstufe B5 und damit einen Binärwertwechsel am Ausgang A zur Folge hat, siehe Zeile A.It can therefore, since further edge changes do not initially follow When the delay time T expires, the monostable multivibrator MF returns to its stable state State fall back so that the locking signal is canceled again and the reset input ER sets the original binary value again, which, however, also sets the flip-flop not influenced9 since this is already in the deferred state. the subsequent pulse edge, which is the trailing edge of the useful pulse and accordingly in its polarity is opposite to its leading edge, has that again Switching the monostable multivibrator MF into the unstable state results in it a blocking signal is therefore applied again to input ES Da in the meantime If no further edge change occurs at input E, the blocking signal disappears again after the delay time T. The binary value created by the mentioned falling edge has been set, exists, as line E of the timing diagram shows, to this Time still, so that now a binary value change at the set input ESE of the binary memory BS occurs, see line ESE, which sets the bistable flip-flop B5 and thus results in a binary value change at output A, see line A.

des Impulsdiagramms. Damit ist auch die Abfallflanke des Nutzimpulses an den Ausgang gelangt. Wie ein Vergleich der Zeilen B und A des Impulsdjagrar.ames zeigen, ist der Nutzimpuls durch die beschriebene Sc.haltungsarîotekrlung in Originallänge weitergegeben worden.of the pulse diagram. This is also the falling edge of the useful pulse reaches the exit. Like a comparison of lines B and A of the Impulsdjagrar.ames show, the useful impulse is in its original length due to the described posture definition been passed on.

Wie vorstehend schon angedeutet, werden auch Störimpulse, die nicht innerhalb des BinänJertbereiches, in dem die Nutzimpulse zu erwarten sind und die einen vorgegebenen Signalpegel nicht erreichen, unterdrückt. Hierzu sind der in Fig. 1 gestrichelt umrahmten Schaltungsanordnung noch e-in aus den Dioden D1 und D2 bestehender Diodenbegrenzer sowie ein Schmitt-Trigger S vorgeschaltet. Die Dioden D1 und D2 sind gleichsinnig in Reihe geschaltet. Die freie Elektrode der Diode D1 stellt den Eingang E' der Gesamtanordnung dar. Die freie Elektrode der Diode D2 liegt auf einem Bezugspotential.As already indicated above, there are also glitches that are not within the binary value range in which the useful pulses are to be expected and the do not reach a specified signal level, suppressed. The in Fig. 1, the circuit arrangement framed by dashed lines still e-in from the diodes D1 and D2 existing diode limiter and a Schmitt trigger S connected upstream. The diodes D1 and D2 are connected in series in the same direction. The free electrode of the diode D1 represents the input E 'of the overall arrangement. The free electrode of the diode D2 is on a reference potential.

Der Verbindungspunkt der beiden Dioden D1 und D2 ist an den Eingang des Schmitt-Triggers S angeschlossen} dessen Ausgang den Eingang E der gestrichelt umrahmten, vorstehend beschriebenen Schaltungsanordnung bildet. Für das dargestellte Beispiel des der Amplitudenbewertung dienenden Teils der Gesamtanordnung ist angenommen, daß die Signalsprünge, die Nutzsignale begrenzen von Erdpotential zu einem demgegenüber positiven Potential reichen. Tritt nun ein Spannungssprung auf, der von Erdpotential zu negativem Potential führt, also eine nicht in den Bereich zwischen dem unteren und dem oberen, das Nutzsignal bestimmenden Binärwert fallende Signaländerung, dann werden, da die Kathode der Diode D2 an Erdpotential liegt, die beiden Dioden niederohmig, so daß der Spannungswert am Verbindungspunkt der beiden Dioden etwa auf Erdpotential verbleibt. Der erwähnte in den negativen Bereich führende Signaisprung wird also als Störsignal bewertet und unterdrückt.The connection point of the two diodes D1 and D2 is to the input of the Schmitt trigger S connected} whose output is the input E of the dashed line framed, circuit arrangement described above forms. For the depicted An example of the part of the overall arrangement used for amplitude evaluation is assumed that the signal jumps, the useful signals limit from ground potential to an opposite positive potential. There is now a jump in tension on, which leads from earth potential to negative potential, so one not in the area between the lower and the upper binary value that determines the useful signal Signal change, then, since the cathode of diode D2 is at ground potential, the two diodes have low resistance, so that the voltage value at the connection point of the both diodes remains approximately at ground potential. The mentioned in the negative area leading signal jump is evaluated as an interference signal and suppressed.

Positive Signalsprünge, die innerhalb des Bereiches zwischen Erdpotential und dem angenommenen positiven Potential liegen oder dieses angenommene positive Potential übersteigen werden hingegen dann zunächst wie eine Nutzimpulsflanke bewertet, sofern sie eine untere Schwelle übersteigen, die durch die Ansprechschwelle des Schmitt-Triggers S gegeben ist. Der Schmitt-Trigger sorgt ausserdem dafür, daß die an den Eingang E des die weitere Bewertung bewirkenden Schaltungsteils gelangenden Spannungssprünge immer eine bestimmte Höhe haben, unabhängig von der Höhe der an den Eingang E' gelangenden Spannungssprünge.Positive signal jumps that are within the range between earth potential and the assumed positive potential or this assumed positive potential Exceeding potential, on the other hand, are initially assessed as a useful pulse edge, provided that they exceed a lower threshold that is determined by the response threshold of the Schmitt trigger S is given. The Schmitt trigger also ensures that the arriving at the input E of the circuit part causing the further evaluation Voltage jumps always have a certain level, regardless of the level of the voltage jumps reaching input E '.

Die weitere Bewertung der vom Schmitt-Trigger S abgegebenen Signalsprünge erfolgt, wie vorstehend beschrieben durch die gestrichelt umrahmte Schaltungsanordnung.The further evaluation of the signal jumps emitted by the Schmitt trigger S. takes place, as described above, by the circuit arrangement framed by dashed lines.

In Fig. 2 ist eine Variante eines Teils der in Fig. 1 gestrichelt umrahmten Schaltung dargestellt, der zur Anwendung kommt, wenn getakteter Betrieb vorgesehen ist. Von dem entsprechenden Teil der Fig. 1 unterscheidet sie sich dadurch, daß anstelle der NAND-Glieder N2 und N3 NOR-Glieder No2 und No3 verwendet sind, von denen das NOR-Glied No2 die am Signaleingang ESi und am nichtnegierten Ausgang Q auftretenden Binärwerte und das NOR-Glied No3 ebenfalls den am nichtnegierten Ausgang Q auftretenden Binärwert sowie den durch den Negator N1 negierten Binärwert am Signaleingang ESi zugeführt erhalten.In FIG. 2, a variant of a part of that in FIG. 1 is shown in dashed lines framed circuit shown, which is used when clocked operation is provided. It differs from the corresponding part of FIG. 1 in that that instead of the NAND elements N2 and N3 NOR elements No2 and No3 are used, of which the NOR element No2 is at the signal input ESi and at the non-negated output Q occurring binary values and the NOR element No3 also the non-negated Output Q occurring binary value as well as the binary value negated by the negator N1 received at the signal input ESi supplied.

Als weiterer Unterschied sind die Kondensatoren C anders angeschlossen, nämlich jeweils zwischen dem Ausgang des Negators N1 und den Ausgängen der NOR-Glieder No2 und No3. Schließlich handelt es sich beim Binärwertspeicher BS um einen getakteten, dem am Eingang T den Zeitpunkt der Umschaltungen festlegende Taktimpulse zugeführt werden. Die sich bei einer Störimpuls- Unterdrückungab spielenden Vorgänge entsprechen den in Zusammenhang mit Fig0 1 beschriebenen.Another difference is that the capacitors C are connected differently, namely between the output of the inverter N1 and the outputs of the NOR gates No2 and No3. Finally, the binary value memory BS is a clocked, which is supplied to the clock pulses defining the point in time of the switchover at the input T. will. Which occurs in the event of a glitch Oppression playing Operations correspond to those described in connection with FIG.

5 Patentansprüche 3 Figuren5 claims 3 figures

Claims

P a t e n t a n s p r ü c h e 1. Circuit arrangement for suppression of glitches, which a pulse length evaluation with the help of a monostable multivibrator carries out whose delay time equals the longest possible interference pulse duration and the binary values applied to their input during their unstable state can be influenced at any time in such a way that it is still in the unstable state afterwards the entire delay time is retained, which is not shown t that it has an exclusive OR circuit (EO), which allows the combination of the binary values, which determine the impulses fed to a length evaluation with those at the output (A) the binary values determining the impulses occurring in the circuit arrangement, that the output of the exclusive OR circuit (EO) with the input of the monostable Flip-flop. (MF) is connected so that one of its outputs is connected to the blocking input (ES) a blocking circuit (SP) is connected, the signal input (ESi) also the Binary values determining the pulses supplied on the input side are supplied and their two outputs, each used to pass on one of the two binary values in one case with the set input (ESe), in the other case with the reset input (ER) of a binary value memory (BS) are connected, the output (A) of which is connected to an input the exclusive OR circuit (EO) is connected.

2. Circuit arrangement according to claim 1, d a d u r c h g e -k e n n show that the blocking circuit (SP) consists of two NAND gates (N2, N3), each with its one input to the negating output (Q) of the monostable Flip-flop (MF). Are connected and their other input in one case directly, in the other case via an inverter (N1) with the signal input (ESi) of the blocking circuit (SP) and each via a delay capacitor (C) with its own NAND gate output connected is.

3. Circuit arrangement according to claim 1, d a d u r c h g e -k e n n it is clear that the blocking circuit (SP) consists of two NOR elements (Nol, No2), each with its one input to the non-negating output (Q) of the monostable Flip-flop (MF) are connected and their other input in one case directly and in the other case via an inverter to the signal input (ESi) of the blocking circuit (SP) is connected that between the inverter output and the outputs of the NOR gates (No1, No2) each a delay capacitor (C) is connected, and that the Binary value memory (BS) is constructed in the form of a clocked bistable multivibrator, its set input (ESE) with the output of the NOR element supplied via the inverter (N1) (Nol) and its reset input (ER) with the output of the signal input (ESi) directly supplied NOR element (No2).

4. Circuit arrangement according to one of the preceding claims, d a d u r c h e k e n n n z e i c h n e t that the exclusive-OR circuit (EO) is a Limiter and a pulse-shaping threshold circuit are connected upstream.

5. Circuit arrangement according to claim 4, - d a d u r c h g e -k e n It is indicated that the limiter is a diode limiter (D1, D2) and that the pulse-shaping threshold circuit is a Schmitt trigger (S).

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