DD256032A1 - Schaltungsanordnung zur adressendekodierung und datenzuordnung aus bitseriellen datenworten - Google Patents

Abstract

Die Erfindung ist ueberall anwendbar, wo mehrere an ein serielles Bussystem angeschlossene Datensenken gezielt angesprochen werden sollen. Die erfindungsgemaesse Schaltungsanordnung ist so aufgebaut, dass die Ausgaenge einer Laufzeitverzoegerungsschaltung entsprechend ihrer Zuordnung zum Aufbau eines bitseriellen Datenwortes unterschieden nach Adressbits und Datenbits so geschaltet sind, dass die Adressbits an den Eingaengen eines UND-Gatters und die Datenbits an den Dateneingaengen einer Speicherschaltung anliegen. Der Ausgang des UND-Gatters ist auf den Takteingang der Speicherschaltung geschaltet. Bei Adressenerkennung wird der Takteingang der Speicherschaltung gesetzt und die Dateninformation in die Speicherschaltung aufgenommen. Fig. 2

Description

Hierzu 1 Seite Zeichnungen

Anwendungsgebiet der Erfindung

Die Erfindung betrifft eine Schaltungsanordnung zur Adressenerkennung sowie zur Datenzuordnung aus einem Strom bitserieller Datenworte an die den jeweiligen Adressen entsprechenden Datensenken.

Die Erfindung läßt sich überall dort einsetzen, wo mehrere an einen seriellen Bus angeschlossene Datensenken gezielt angesprochen werden sollen.

Charakteristik des bekannten Standes der Technik

Die Adressendekodierung und Datenzuordnung bitserieller Datenworte erfolgt üblicherweise mittels Schieberegister derart, daß die Elemente eines seriellen Datenwortes nacheinander in das Schieberegister eingeschrieben und an vorhandenen Parallelausgängen-abgegriffen werden, wenn das Datenwort vollständig eingeschrieben ist. Die Voreinstell- und Haltezeit der Schieberegister muß dabei klein gegenüber der Bitlänge eines Datenwortes sein, wodurch für hohe Bit-Raten sehr schnelle Schieberegister mit einer hohen Verlustleistung erforderlich sind. Mit der DE-OS 3230054 wird versucht diesen Nachteil durch Anwendung einer Kettenschaltung aus Leitungselementen abzubauen. Die Übernahme der parallelen Daten in D-Flipflops wird hier durch einen in der Phase korrigierten und um die Anzahl der Bits eines Datenwortes geteilten Takt gesteuert. Insbesondere die Übertragung des Taktes des seriellen Datenstromes, die Phasenkorrektur und die Teilung des Taktes durch die Anzahl der Bits eines Datenwortes erfordert dabei einen erheblichen Aufwand.

Ziel der Erfindung

Ziel der Erfindung ist es, eine Schaltungsanordnung zu realisieren, die mit geringem technischem Aufwand eine Adressenerkennung und Datenzuordnung aus einem Strom bitserieller Datenworte an Datensenken gestattet und die damit gegenüber bekannten Lösungen ökonomische Vorteile bringt.

Darlegung des Wesens der Erfindung

Aufgabe der Erfindung ist es, eine Schaltungsanordnung zur ungetakteten Adressendekodierung und Datenzuordnung in Datensenken eines seriellen Bussystems zu schaffen, bei der auf einen separaten Taktkanal bzw. einen Frequenzteiler zur Bittaktrückgewinnung oder Wandlung in den Worttakt verzichtet wird und die Dekodierung der im seriellen Datenwort enthaltenen Adresse sowie die Übernahme der für die Senke bestimmten Datenelemente durch die Datensenke übernommen

Erfindungsgemäß wird die Aufgabe durch die im folgenden beschriebene Schaltungsanordung gelöst.

Das serielle Datenwort liegt am Eingang einer Laufzeitverzögerungsschaltung an, deren Ausgänge um die Zeitdauer eines Bits gestuft sind. Die Laufzeitverzögerungsschaltung muß so gewählt sein, daß die Anzahl der Ausgänge der Anzahl der Bits im seriellen Datenwort entspricht, wobei das Datenwort so aufgebaut ist, daß es aus einer bestimmten Anzahl von Adreßbits, einer bestimmten Anzahl Datenbits und aus einem am Anfang angefügten Start- und am Ende angefügten Stoppbit besteht. Die Anzahl der Bits und ihre zeitliche Folge im seriellen Datenwort unterschieden nach Adreß- und Datenbits muß bei jedem Datenwort gleich sein. Zwischen zwei aufeinanderfolgenden Datenworten muß eine Pause eingehalten werden, die mindestens die Länge eines Datenwortes hat. Diese Voraussetzungen werden im Gesamtsystem, in dem die erfindungsgemäße Schaltungsanordnung zur Anwendung kommt durch die zentrale Steuereinheit gewährleistet.

Der Aufbau der Schaltung ist folgender:

Die Ausgänge der Laufzeitverzögerungsschaltung werden entsprechend ihrer Zuordnung so geschaltet, daß die Ausgänge die Start- und Stoppbit entsprechen sowie die Ausgänge die den Adreßbits entsprechen auf die Eingänge eines Logikgatters, das eine UND-Verknüpfung realisiert, geführt werden. Die Ausgänge der Laufzeitverzögerungsschaltung, die entsprechend ihrer

Zuordnung für Datenbits vorgesehen sind, werden auf die Dateneingänge einer Speicherschaltung geschaltet. Der Ausgang des Logikgatters ist mit dem Takteingang der Speicherschaltung verbunden

Die Funktion der Schaltungsanordnung ist folgende:

Das serielle Datenwort wird in die Laufzeitverzögerungsschaltung, deren Ausgänge um die Zeitdauer eines Bits gestuft sind, eingespeist. Das Start- und das Stoppbit des Datenwortes führen Η-Potential. Wenn das gesamte Datenwort eingespeist ist, liegen an den Ausgängen der Laufzeitverzögerungsschaltung und damit an den Eingängen des UND-Gatters sowie an den Eingängen der Speicherschaltung die entsprechenden Potentiale an. Damit liegen am UND-Gatter das Start- und das Stoppbit mit Η-Potential und an den Eingängen für die Adreßbits diese entsprechend ihrer Adresse mit Η-Potential oder L-Potential an. Die Adreßeingänge des Gatters sind entsprechend der zu erkennenden Adresse als invertierende oder nichtinvertierende Eingänge ausgelegt. Ist die Adresse des Datenwortes entsprechend der Auslegung der Eingänge des UND-Gatters, schaltet das UND-Gatter am Ausgang auf Η-Potential. Damit wird die Speicherschaltung aktiviert und die an den Dateneingängen anliegenden Datenbits in den Speicher übernommen, wo sie zur aufgabengemäßen Weiterverarbeitung in der Datensenke zur Verfugung stehen.

Ausführungsbeispiel

Die Erfindung soll nachfolgend anhand eines Ausführungsbeispieles näher erläutert werden. Dazu zeigen

Figur 1: den zeitlichen Ablauf einer Folge serieller Datenwörter sowie den Aufbau eines Datenwortes Figur 2: die erfindungsgemäße Schaltungsanordnung

Am Eingang (E₀) einer Laufzeitverzögerungsschaltung (LVZ) liegt ein serielles Datenwort mit einer Datenwortlänge (Td) von acht Bit {1... 8) an. Dabei ist das Datenwort so aufgebaut, daß es aus einem Startbit (1), einem Stoppbit (8), vier Adreßbits (2; 3; 4; 5) und zwei Datenbits (6; 7) besteht. Die Laufzeitverzögerungsschaltung (LVZ) ist so gestaltet, daß sie entsprechend der Datenwortlänge (T₀) eines Systems mit 8 Bit-Wörtern acht Ausgänge (A,) aufweist, die jeweils um die Zeitdauer eines Bits gestuft sind. Dabei sind die Ausgänge (A₁) entsprechend dem Datenwortaufbau wie folgt zugeordnet. Ein Ausgang (Ai) ist dem Startbit (1), vier Ausgänge (A₂; A₃; A₄; A₅) sind den Adressenbits (2; 3; 4; 5), zwei Ausgänge (A₆; A₇) sind den Datenbits (6; 7) und ein Ausgang (A₈) ist dem Stoppbit (8) zugeordnet. Die Ausgänge der Laufzeitverzögerungsschaltung (LVZ) die dem Startbit (1), dem Stoppbit (8) und den Adressenbits (2; 3; 4; 5) zugeordnet sind, werden auf die Eingänge (E,) eines UND-Gatters (LG) geschaltet. Die Ausgänge der Laufzeitverzögerungsschaltung, die den Datenbits (6; 7) zugeordnet sind, werden auf die Dateneingänge (E_Sr) einer Speicherschaltung (S) geschaltet. Der Ausgang (A_G) des UND-Gatters (LG) ist mit dem Takteingang (E₁) der Speicherschaltung (S) verbunden.

Die Funktion der Schaltung ist folgende: .·;,

Das Datenwort entsprechend dem in Figur 1 dargestellten Beispiel wird in die Laufzeitverzögerungsschaltung (LVZ) eingespeist. Nachdem das gesamte Datenwort eingespeist ist, liegen an den Ausgängen der Laufzeitverzögerungsschaltung (LVZ) folgende Potentiale an:

Α_Ί: H-Potential A₂: L-Potential A₃: L-Potential A₄: H-Potential A₅: L-Potential A₆: H-Potential A₇: H-Potential A₈: H-Potential

Damit liegen an den Eingängen des UND-Gatters (LG) die Potentiale wie folgt an: E₁: H-Potential (Startbit) E₈: H-Potential (Stoppbit) E₂: L-Potential (Adreßbits) E₃: L-Potential (Adreßbits) E₄: H-Potential (Adreßbits) E₆: L-Potential (Adreßbits)

Die Eingänge des UND-Gatters (LG) sind entsprechend der zu erkennenden Adresse ausgelegt. Demzufolge sind im Beispiel drei Eingänge (E₂; E₃; E₅) als invertierende und ein Eingang (E₄) als nichtinvertierende gestaltet. In dem Moment, wo an den Eingängen des UND-Gatters die entsprechenden Potentiale anliegen, d.h. an allen nichtinvertierenden Eingängen H-Potential und an allen invertierenden Eingängen L-Potential schaltet das UND-Gatter (LG) an seinem Ausgang (A₀) auf H-Potential. Damit wird der Takteingang (E_T) der Speicherschaltung (S) gesetzt und die an den Dateneingängen (E₃,) anliegenden Informationen werden in die Speicherschaltung (S) übernommen, wo sie zur entsprechenden aufgabenmäßigen Weiterverarbeitung zu Verfügung stehen.

Claims (1)

1. Patentanspruch:

   Schaltungsanordnung zur ungetakteten Adressendekodierung und Datenzuordnung bitserieller Datenworte in den Empfängern linien- oder ringförmiger Informationsübertragungssysteme, gekennzeichnet dadurch, daß die Datenwörter, die aus einem Startbit, einer konstanten Anzahl Adreßbits, einer konstanten Anzahl Datenbits und einem Stoppbit bestehen über ein Eingang (E₀) in ' eine Laufzeitverzögerungsschaltung (LVZ) eingespeist werden, daß die Ausgänge (A,) der Laufzeitverzögerungsschaltung (LVZ), die dem Startbit, den Adressenbits und dem Stoppbit des Datenwortes entsprechen auf die Eingänge (Ej) eines UND-Gatters (LG) geschaltet sind, daß die Eingänge (Ej) des UND-Gatters (LG) so als invertierende bzw. nichtinvertierende Eingänge ausgelegt sind, daß beim Anliegen der zu erkennenden Adresse am Ausgang (A_G) des UND-Gatters (LG) H-Potential erscheint, daß der Ausgang (A_G) des UND-Gatters (LG) auf den Takteingang (E_T) einer Speicherschaltung (S) geschaltet ist und daß die Ausgänge (A,) der Laufzeitverzögerungsschaltung (LVZ), die den Datenbits des seriellen Datenwortes entsprechen, auf die Dateneingänge (E_Si) der Speicherschaltung (S) gelegt sind.