DD226708A1 - CIRCUIT ARRANGEMENT FOR THE RELIABILITY MONITORING OF SPEED PULSES - Google Patents
CIRCUIT ARRANGEMENT FOR THE RELIABILITY MONITORING OF SPEED PULSES Download PDFInfo
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Abstract
Gegenstand der Erfindung ist die Zuverlaessigkeitsueberwachung von Drehzahlimpulsen. Die Erfindung bezweckt den Schutz vor den Folgen des Impulsausfalls bei der Drehzahlmessung oder -ueberwachung. Ihr lag die Aufgabe zugrunde, eine Schaltungsanordnung zu schaffen, die den Ausfall von Drehzahlimpulsen erkennt und Signale zum Abschalten des Motors von Zentrifugen erzeugt. Erfindungsgemaess ist diese aus zwei Drehzahlabtaststufen (5; 6), diesen nachgeschalteten Impulsformern (7; 8) und Impulsverkuerzern (9; 10) einer parallel an die Impulsverkuerzer angeschlossenen ersten und zweiten Ausfallerkennungsschaltung (27; 28) und einem Taktgenerator (29) zusammengesetzt. Die 1. Ausfallerkennungsschaltung beinhaltet vier flankengetriggerte D-Flipflops und zwei AND-Gatter, die 2. zwei AND-Gatter und einen retriggerbaren Monoflop. Fig. 1The invention relates to the Zuverlaessigkeitsueberwachung of speed pulses. The invention aims to protect against the consequences of the pulse failure in the speed measurement or monitoring. It was the object of the invention to provide a circuit arrangement that detects the failure of speed pulses and generates signals to shut down the engine of centrifuges. According to the invention, this is composed of two speed sampling stages (5, 6), these downstream pulse shapers (7, 8) and pulse converters (9, 10) of a first and second failure detection circuit (27, 28) connected in parallel to the pulse shorteners and a clock generator (29). The first failure detection circuit includes four edge-triggered D flip-flops and two AND gates, the second two AND gates and a retriggerable monoflop. Fig. 1
Description
Schaltungsanordnung zur Zuverlässigkeitsüberwachung von Drehzahlimpulsen Circuit arrangement for reliability monitoring of speed pulses
Internationale Patentklassifikation: H 03 E - 5/22, - 5/26 Anwendungsgebiet der Erfindung:International Patent Classification: H 03 E - 5/22, - 5/26 Field of the Invention:
Die Erfindung betrifft die Zuverlässigkeitsüberwachung von Drehzahlimpulsen, die entweder der Drehzahlmessung und -anzeige oder einer Bewertung für den Überdrehzahlschutz dienen. Sie ist insbesondere für hochtourige Maschinen, wie z. B. Zentrifugen, zweckmäßig.The invention relates to the reliability monitoring of speed pulses that serve either the speed measurement and display or a rating for the overspeed protection. It is especially for high-speed machines, such. As centrifuges, appropriate.
Charakteristik der bekannten technischen Lösungen:Characteristic of the known technical solutions:
Alle bekannten Überdrehzahl-Schutzschaltungen, z. B. DD-PS 200 111, H 02 Ξ - 7/093, DE-OS 2 015 576, G 05 d - 13/04, DE-OS 2 415 934, B 04 B - 9/10, setzenAll known overspeed protection circuits, eg. B. DD-PS 200 111, H 02 Ξ - 7/093, DE-OS 2 015 576, G 05 d - 13/04, DE-OS 2 415 934, B 04 B - 9/10 set
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eine praktisch störungsfreie Drehzahlimpulserzeugung voraus. Sie können den Ausfall von Drehzahlimpulsen infolge fehlerhafter Arbeitsweise der Drehzahlabtaststufen nicht erkennen» Gefährlich ist der in kurzen Abständen immer wiederkehrende Ausfall von Impulsen, weil die Zeitabschnitte ohne Impulsausfall für die Erfassung einer Überdrehzahl zu kurz sind* Diese Zeitabschnitte müssen mindestens so groß wie die Zeitbasis für die Impulszählung sein«» Bei Impulsausfall ist also keine Sicherheit des Abschaltens des Antriebs bei Überdrehzahl gegeben.a virtually trouble-free speed pulse generation ahead. You can not detect the loss of speed pulses as a result of faulty operation of the speed sensing stages. »Dangerous is the recurrent failure of pulses at frequent intervals because the periods without impulse failure are too short to detect an overspeed. * These periods must be at least as long as the time base for the pulse count will be "" In the event of a power failure, there is no certainty that the drive will be switched off in case of overspeed.
Ebenso wie bei Überdrehzahl-Schutzschaltungen führt der Ausfall von Drehzahlimpulsen bei Drehzahlmeßschaltungen zu Meßfehlern, die ein beträchtliches Ausmaß annehmen können· Auch hier sind keine Schaltungen bekannt, die eine fehlerhafte Meßwertbildung bzw, -anzeige signalisieren*As with overspeed protection circuits the failure of speed pulses in Drehzahlmeßschaltungen leads to measurement errors that can assume a considerable extent · Again, no circuits are known that signal a faulty Meßwertbildung or, display *
Ziel der Erfindung:Object of the invention:
Die Erfindung bezweckt den Schutz vor den Polgen des Impulsausfalls bei der Drehzahlüberwachung oder -messung*The invention aims to protect against the poling of the pulse failure in the speed monitoring or measurement *
Darlegung des Wesens der Erfindung:Explanation of the essence of the invention:
Der Erfindung lag die Aufgabe zugrunde, eine Schaltungsanordnung zu schaffen, die Drehzahlimpulse hinsichtlich ihres Vorhandenseins und Fehlens überwacht und Signale zum Abschalten des Motors von Zentrifugen, insbesondere von Zentrifugen mit zwei parallel arbeitenden Überdrehzahl-Schutzschaltungen, erzeugt* Zur Lösung dieser Aufgabe ist erfindungsgemäß vorgesehen:The invention has for its object to provide a circuit arrangement which monitors the speed pulses in terms of their presence and absence and signals for switching off the engine of centrifuges, in particular centrifuges with two parallel operating overspeed protection circuits, generated * To solve this problem, the invention provides:
Die Schaltungsanordnung ist aus zwei Drehzahlabtaststufen, diesen nachgeschalteten Impulsformern und Impulsverkürzern, einer parallel an die Impulsverkürzer angeschlossenen ersten und zweiten Ausfallerkennungsschaltung und einem TaktgeberThe circuit arrangement consists of two Drehzahlabtaststufen, these downstream pulse shaper and Impulsverkürzern, a parallel connected to the Impulsverkürzer first and second failure detection circuit and a clock
zusammengesetzt. Die Abtaststufen sind in der Nähe des Abtastelementes des drehenden Teiles angeordnet* In der ersten Ausfallerkennungsschaltung ist jedem Impulsverkürzer eine Hintereinanderschaltung aus einem ersten und einem zweiten flankengetriggerten D-Flipflop zugeordnet. Eingänge der Hintereinanderschaltungen sind die Takteingänge der vier Flipflop. Ihr Ausgang ist der Ausgang eines der beiden Flipflop. Die Ausgänge der ersten Flipflop sind mit den D-Eingang des zugehörigen zweiten Flipflop verbunden« Die Setzeingänge und die D-Eingänge der beiden ersten Flipflop sowie der Setzeingang eines zweiten Flipflop sind über einen Widerstand an eine Betriebsspannung gelegt· Der Setzeingang des anderen zweiten Flipflop steht mit dem Ausgang des erstgenannten zweiten Fliprlop in Verbindung. Die Ausgänge der zweiten Flopflop sind mit ihren Reseteingängen und über AHD-Gatter mit den Reseteingängen der ihnen vorgeschalteten ersten Flipflop verknüpft. Die zweiten Eingänge dieser AHD-Gatter sind jeweils an den Ausgang des anderen Impulsverkürzers gelegt. Die zweite Ausfallerkennungsschaltung besteht aus einer Hintereinanderschaltung von zwei AND-Gattern und eines retriggerbaren Monoflop, wobei an den zweiten Eingang des zweiten AKD-Gatters ein separates Resetsignal anliegt.composed. The sampling stages are arranged in the vicinity of the scanning element of the rotating part. In the first failure detection circuit, each pulse shortener is associated with a series arrangement of a first and a second edge-triggered D flip-flop. Inputs of the series connections are the clock inputs of the four flip-flops. Its output is the output of one of the two flip-flops. The outputs of the first flip-flop are connected to the D input of the associated second flip-flop. The set inputs and the D inputs of the two first flip-flops and the set input of a second flip-flop are connected to an operating voltage via a resistor. The set input of the other second flip-flop is present to the output of the former second flip-flop in conjunction. The outputs of the second flop-flop are linked with their reset inputs and via AHD gates with the reset inputs of the first flip-flop upstream of them. The second inputs of these AHD gates are each connected to the output of the other pulse shortener. The second failure detection circuit consists of a series connection of two AND gates and a retriggerable monoflop, with a separate reset signal applied to the second input of the second AKD gate.
Ausführungsbeispiel:Embodiment:
In der zugehörigen Zeichnung zeigenIn the accompanying drawing show
Fig. 1 das Prinzipschaltbild der SchaltungsanordnungFig. 1 is the block diagram of the circuit arrangement
Fig. 2 das Schaltbild einer konkreten Ausführung der Schale tungsanordnung ohne Abtaststufen und ImpulsformerFig. 2 shows the circuit diagram of a concrete embodiment of the shell processing arrangement without sampling stages and pulse shaper
Fig. 3 das Impulsdiagramm der ersten AusfallerkennungsschaltungFig. 3 is the timing diagram of the first failure detection circuit
Fig« 4- das Impulsdiagramm der zweiten Ausfallerkennungsschaltung4 shows the timing diagram of the second failure detection circuit
Fig. 1 veranschaulicht das Schaltungsprinzip in Verbindung mit einer Zentrifuge. Von der Zentrifuge sind schematisch derFig. 1 illustrates the circuit principle in connection with a centrifuge. From the centrifuge are schematically the
Rotor 1, die Rotorwelle 2 und der Antriebsmotor 3 einschließlich Getriebe dargestellt· Am Boden des Rotors 1 ist als Abtastelement eine Sektoren abwechselnder magnetischer Konsistenz aufweisende Abtastscheibe 4- befestigt· In ihrer unmittelbaren Nähe sind die induktiven Abtaststufen 5 und 6 angeordnet· Ihnen sind jeweils Impulsformer 7 und 8 zur Erzeugung TTL-gerechter Rechteckimpulse nachgeschaltet, deren Ausgänge 17; 18 mit den Eingängen von Impulsverkürzern 9510 in Verbindung stehen· An die Ausgänge 19; 20 der Impulsverkürzer sind parallel eine erste Ausfallerkennungsschaltung 27 und eine zweite Ausfallerkennungsschaltung 28 angeschlossen. Der Ausgang 24 der ersten Ausfallerkennungsschaltung 27 ist mit dem Eingang eines Zählers 15 verbunden, dessen Ausgang 25 einen Eingang des Abschaltkreises 16 belegt· Der andere Eingang des Abschaltkreises 16 ist mit dem Ausgang 4-5 der zweiten Ausfall— erkennungsschaltung 28 belegt· Der Ausgang 26 des Abschaltkreises 16 führt zum Antriebsmotor 3 des Rotors 1· Ein Taktgenerator 29 weist einen Ausgang 30 für den Anschluß des Zählers 15 und einen Ausgang 31 für den Anschluß der zweiten Ausfallerkennungsschaltung 28 aufβRotor 1, the rotor shaft 2 and the drive motor 3 including the gearbox · At the bottom of the rotor 1, a scanning disc 4 having sectors of alternating magnetic consistency is attached to the bottom of the rotor 1. The inductive scanning stages 5 and 6 are arranged in their immediate vicinity. They each have pulse shapers 7 and 8 downstream of the generation of TTL-equitable rectangular pulses whose outputs 17; 18 are connected to the inputs of Impulsverkürzern 9510 · To the outputs 19; 20 of the pulse shortener, a first failure detection circuit 27 and a second failure detection circuit 28 are connected in parallel. The output 24 of the first failure detection circuit 27 is connected to the input of a counter 15 whose output 25 occupies one input of the shutdown circuit 16. The other input of the shutdown circuit 16 is assigned to the output 4-5 of the second failure detection circuit 28 of the shutdown circuit 16 leads to the drive motor 3 of the rotor 1 · A clock generator 29 has an output 30 for the connection of the counter 15 and an output 31 for the connection of the second failure detection circuit 28 aufβ
Nicht dargestellt ist die Überdrehzahl-Schutzschaltung, die nicht zur Erfindung gehört, aber im gewählten Ausführungsbei— spiel den Sinn für die Anwendung der erfindungsgemäßen Schaltungsanordnung ergibt. Sie ist zweifach ausgeführt» eingangsseitig mit den Ausgängen 17; 18 und einem weiteren Ausgang des Taktgenerators 29 und ausgangsseitig mit einem Eingang des Abschaltkreises 16 verbunden«Not shown is the overspeed protection circuit, which does not belong to the invention, but in the selected Ausführungsbei- game results in the sense of the application of the circuit arrangement according to the invention. It is designed in two ways »on the input side with the outputs 17; 18 and another output of the clock generator 29 and the output connected to an input of the shutdown circuit 16 «
Die Impulsverkürzer 9; 10 sind aus einem NAND-Gatter 34; 36, einem in einer der beiden Eingangsleitungen eingefügten Negator 33; 35 und einem diesen Eingang B mit Masse verbindenden Kondensator O^; Oo aufgebaut·The pulse shorteners 9; 10 are of a NAND gate 34; 36, an integrator 33 inserted in one of the two input lines; 35 and a capacitor B connecting this input B to ground; Oo built ·
Kernstücke der Schaltungsanordnung sind die Ausfallerkennungsschaltungen 27; 28 (Pig. 2). Sie sind aus integrierten Schalt-Core pieces of the circuit arrangement are the failure detection circuits 27; 28 (Pig 2). They are made of integrated switching
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kreisen aufgebaut, deren Typkennzeichen in der Fig. 2 vermerkt sind.built, the type indicator in Fig. 2 are noted.
Die Ausfallerkennungsschaltung 27 setzt sich aus einer Hintereinanderschaltung eines ersten 11 und eines zweiten 13 flankengetriggerten D-Flipflop, die dem Impulsverkürzer 9 zugeordnet sind, einer Hintereinanderschaltung eines ersten 12 und zweiten 14· flankengetriggerten D-Flipflop, die dem Impulsverkürzer 10 zugeordnet sind, und zwei AUD-Gattern 37; 38 zusammen« Der Ausgang 19 des Impulsverkürzers 9 ist mit den Takteingängen T der Flipflop 11; 13 und über das AND-Gatter',38 (Eingang A) mit dem Reseteingang R des Flipflop 12 verbunden· An den Ausgang 20 des Impulsverkürzers 10 sind die Takteingänge T der Flipflop 12; 14 und über das AJKD-Gatter 37 der Reseteingang R des Flipflop 11 angeschlossen· Die Ausgänge 21; 22 bzw, Q der ersten Flipflop 11; sind mit den D-Eingängen D der zweiten Flipflop 13; 14· gekoppelt. Die Setzeingänge S und die D-Eingänge D der. Flipflop 11; 12 so4 wie der Setzeingang S des Flipflop 14 sind über den Widerstand W an die Betriebsspannung U-g gelegt· Der Setzeingang S des Flipflop 13 steht mit dem Ausgang Q des Flipflop 14- in Verbindung· Die Ausgänge Q der Flipflop 13; 14· sind mit ihren Reseteingängen R und über die.AND-Gatter 37; 38 (Eingänge B) mit den Reseteingängen der ihnen vorgeschalteten Flipflop 11; 12 verknüpft· Der Ausgang Q des Flipflop 13 - identisch mit dem Ausgang 24 der Ausfallerkennungsschaltung 27 - steht außerdem mit dem Vorwärtszähleingang Gy des Zählers 15 ia Verbindung· Dessen Datenausgang B ist über eine Lötbrücke an einen Hegator 44 gelegt« Der Negatorausgang bildet den Ausgang 25 des Zählers 15. Der Reseteingang R des Zählers 15 ist über einen Impulsverkürzer 43 an den zweiten Ausgang 31 des Taktgenerators 29 angeschlossen. Der Impulsverkürzer 43 ist ebenso wie die Impulsverkürzer 9; 10 aufgebaut·The failure detection circuit 27 is composed of a series connection of a first 11 and a second 13 edge-triggered D flip-flop associated with the pulse shortener 9, a series connection of a first 12 and second 14 · edge-triggered D flip-flop associated with the Impulsverkürzer 10, and two AUD gates 37; 38 together "The output 19 of the pulse shortener 9 is connected to the clock inputs T of the flip-flop 11; 13 and via the AND gate ', 38 (input A) to the reset input R of the flip-flop 12 connected to the output 20 of the pulse shortener 10 are the clock inputs T of the flip-flop 12; 14 and via the AJKD gate 37, the reset input R of the flip-flop 11 is connected · the outputs 21; 22 or, Q of the first flip-flop 11; are connected to the D inputs D of the second flip-flop 13; 14 · coupled. The set inputs S and the D inputs D of. Flip-flop 11; The set input S of the flip-flop 13 is connected to the output Q of the flip-flop 14-. The outputs Q of the flip-flop 13 are connected via the resistor W to the operating voltage U-g. 14 · are with their reset inputs R and the.AND gates 37; 38 (inputs B) with the reset inputs of the flip-flop 11 upstream of them; The output Q of the flip-flop 13 - identical to the output 24 of the failure detection circuit 27 - is also connected to the count-up input Gy of the counter 15 ia connection. Its data output B is connected to a hegator 44 via a solder bridge. The inverter output forms the output 25 of the counter 15. The reset input R of the counter 15 is connected via a pulse shortener 43 to the second output 31 of the clock generator 29. The pulse shortener 43, like the pulse shortener 9; 10 built ·
Die Ausfallerkennungsschaltung 28 setzt sich aus zwei AUD-Gattern 39; 40 und zwei flankengetriggerten D-Flipflop 41· 42 zusammen, die funktionell einen retriggerbaren Monoflop bilden. Die beiden Eingänge A-B des AHD-Gatters 39 sind mit den Ausgängen 19; 20 verbunden. Der Ausgang des AND-Gatters 39 istThe failure detection circuit 28 is composed of two AUD gates 39; 40 and two edge-triggered D-type flip-flops 41 x 42, which functionally form a retriggerable monoflop. The two inputs AB of the AHD gate 39 are connected to the outputs 19; 20 connected. The output of the AND gate 39 is
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an den A-Eingang des AHO-Gatters 40 geführt, an dessen B-Eingang ein gesondertes, im Steuergerät der Zentrifuge erzeugtes Resetsignal anliegt· Der Ausgang dieses Gatters 40 führt zu den Setzeingängen S der Flipflop 41; 42* Der Ausgang Q des Flipflop 41 ist an den Takteingang T des Flipflop 42 gelegt· Der invertierte Ausgang Q ist mit dem eigenen D-Eingang verbunden. Der Tatkeingang T des Flipflop 41 ist an den ersten Ausgang 30 des Taktgenerators 29 angeschlossen» Die Reseteingänge R beider Flipflop 41 j 42 liegen über einen Widerstand W2 an der Betriebsspannung UB an· Der Ausgang Q des Flipflop 42 repräsentiert den Ausgang 45 der Ausfallerkennungsschaltung 28· Die Funktionsweise der beschriebenen Schaltungsanordnung soll anhand der Inipulsdiagramme (Fig0 3 und 4) der Eingangs- und Ausgangssignale der beiden Ausfallerkennungsschaltungen 27; 28 erläutert werden«, Die Impulsaraplituden sind wie üblich mit den Bezugszeichen der entsprechenden Ein- und Ausgänge belegt· Unter diesen sind in Klammern die Bezugszeichen der zugehörigen Bauelemente angegeben·led to the A input of the AHO gate 40, at its B input a separate, generated in the control unit of the centrifuge reset signal is applied · The output of this gate 40 leads to the set inputs S of the flip-flop 41; 42 * The output Q of the flip-flop 41 is connected to the clock input T of the flip-flop 42 · The inverted output Q is connected to its own D input. The tare input T of the flip-flop 41 is connected to the first output 30 of the clock generator 29. The reset inputs R of both flip-flops 41 j 42 are connected to the operating voltage U B via a resistor W 2. The output Q of the flip-flop 42 represents the output 45 of the failure detection circuit The operation of the described circuit arrangement is based on the Inipulsdiagramme (Fig 0 3 and 4) of the input and output signals of the two failure detection circuits 27; 28 are explained as usual. The pulse polarities are assigned, as usual, to the reference symbols of the corresponding inputs and outputs. These are the parentheses of the reference symbols of the associated components.
Betrachtet werden vier funktionstypische Betriebszustände a); b); c); d)· Im Betriebszustand a) wird der normale Betrieb ohne Impulsausfälle oder Störimpulse gezeigt. Die Zustände b^); b2) veranschaulichen Impulsausfälle auf einen der beiden Abtastkanäle, deren Anzahl unter einer durch die Lötbrücke des Zählers 15 festgelegten Höchstzahl pro Zeiteinheit T2 bleibt« Der Zustand c) verdeutlicht einen Impulsausfall, der diese Höchstzahl überschreitet· Der Zustand d) (Fig# 4) stellt den statischen Impulsausfall auf beiden Abtastkanälen dar· Die in den Abtaststufen 5; 6 erzeugten und in den Impulsformern 7; 8 in Rechteckform gebrachten Drehimpulsfolgen 17; 18 werden den Impulsverkürzern 9; 10 zugeführt, wo aus den Rechteckimpulsen mit dem Tastverhältnis 1:1 Low-Impulse 19; 20 mit einer Breite von etwa 30 ns, beginnend mit der LH-Flanke der Rechteckimpulse, gebildet werden·Four typical operating states are considered: a); b); c); d) · In operating condition a) normal operation is shown without pulse failures or glitches. The states b ^); b 2) illustrate pulse failures on one of the two scan channels whose number remains below a fixed by the solder bridge of the counter 15 the maximum number per unit time T 2, "The condition c) illustrates a pulse failure that exceeds this maximum number · The condition d) (Fig # 4 ) represents the static pulse failure on both scan channels · The in the sampling stages 5; 6 generated and in the pulse shapers 7; 8 in angular shape angular momentum sequences 17; 18 become the Impulsverkürzern 9; 10 fed, where from the rectangular pulses with the duty cycle 1: 1 low-impulses 19; 20 with a width of about 30 ns, starting with the LH edge of the rectangular pulses.
Ausgehend davon, daß der erste Impuls 19 des ersten Kanals eher als der erste Impuls 20 des zweiten Kanals gebildet wird, ent-Assuming that the first pulse 19 of the first channel is formed rather than the first pulse 20 of the second channel,
— π _- π _
— '7 —- '7 -
steht folgender Funktionsablauf:is the following functional sequence:
Die Ausfallerkennungsschaltung 27 definiert sich durch die Rückführung der Q -Ausgänge 23 und 24 auf die jeweiligen Reseteingänge H selbst. Dadurch liegen die Ausgänge 21; 22 auf L-Pegel und 23; 24 auf Η-Pegel. Durch den L-Pegel des ersteh Impulses der Impulsfolge am Ausgang 19 liegt am Reseteingang R des Flipflop 12 für die Dauer des Impulses L-Pegel an, und Ausgang 22 würde auf L-Pegel gesetzt· Mit der LH-Flanke des gleichen Impulses wird über den Takteingang T der Flipflop 11 am Ausgang 21 auf H gestellt. Dieselbe LH-Flanke bewirkt am Flipflop 13 keine Veränderung aufgrund des L-Pegels am D-Eingang, da der Flipflop 11 noch nicht geschaltet ist· Mit dem L-Pegel des.anschließend folgenden Impulses 20 wird der Flipflop 11 wieder rückgesetzt und der Q-Ausgang 21 hat wieder L-Pegel· Die LH-Flanke desselben Impulses schaltet über den Takteingang T den Flipflop 12 auf Η-Pegel· Hierdurch wird der Flipflop 14 nicht beeinflußt, weil an seinem D-Eingang zum Zeitpunkt der LH-Flanke noch L-Pegel anlag* Doeser Vorgang wiederholt sich bei abwechselnd eintreffenden Impulsen 18; 20.The failure detection circuit 27 is defined by the return of the Q outputs 23 and 24 to the respective reset inputs H itself. This results in the outputs 21; 22 at L level and 23; 24 at Η level. Due to the L level of the first pulse of the pulse train at the output 19 is at the reset input R of the flip-flop 12 for the duration of the pulse L-level, and output 22 would be set to L level · With the LH edge of the same pulse is over set the clock input T of the flip-flop 11 at the output 21 to H. The same LH edge causes the flip-flop 13 no change due to the L-level at the D input, since the flip-flop 11 is not yet switched · With the L level des.anschließend following pulse 20, the flip-flop 11 is reset and the Q Output 21 again has an L level. The LH edge of the same pulse switches the flip-flop 12 to Η level via the clock input T. This does not affect the flip-flop 14, because at its D input at the time of the LH edge there is still no change. Level * This process is repeated with alternating incoming pulses 18; 20th
Die Summe der Impulse 19; 20, die vom AMD-Gatter 39 gebildet wird, gelangt über das AKD-Gatter 40 an die Setzeingänge S der Flipf-lop 41; 42· Sie hält die Flipflop an deren Q-Ausgängen ständig auf Η-Pegel. Der am Takteingang T des i'lipflop anliegende Zeittakt 30, dessen Frequenz klein gegenüber der Frequenz der Impulssumme ist, kippt den Flipflop 41 mit seiner LH-Flanke zeitweilig um. Es wird aber durch den nächsten Impuls am Setzeingang S wieder zurückgekippt, wobei derselbe Impuls den Flipflop 42 ebenfalls setzt, so daß sich sein Q-Pegel nicht ändert· Fallen die Impulse 19; 20 beider Abtastkanäle aus (Fig. 4d), werden die Flipflop 41· 42 nicht mehr gesetzt· Spätestens nach der Zeit T2 wird der Flipflop 41 und nach der Zeit 2 T2 auch der Flipflop 42 gekippt. Am Q-Ausgang 45 tritt ein L-Pegel auf, der über den Abschaltkreis 16 den Antriebsmotor 3 außer Betrieb setzt,The sum of the pulses 19; 20, which is formed by the AMD gate 39, passes through the AKD gate 40 to the set inputs S of the flip-flop lop 41; 42 · It keeps the flip flop at its Q outputs constantly at Η level. The time clock 30 applied to the clock input T of the i'lip flop, whose frequency is small in relation to the frequency of the pulse sum, temporarily tilts the flip-flop 41 with its LH edge. However, it is tipped back again by the next pulse at the set input S, the same pulse also setting the flip-flop 42 so that its Q level does not change. · If the pulses 19 fall; 20 flip-flop 41 · 42 are no longer set · At the latest after the time T 2 , the flip-flop 41 and after the time 2 T 2 and the flip-flop 42 is tilted. At the Q output 45, an L level occurs, which sets the drive motor 3 out of operation via the switch-off circuit 16,
Fällt im zweiten Abtastkanal 6; 8; 10 ein Impuls 20 aus (Fig· 3b^), so wird der vorher durch die LH-Flanke des Impulses 19 gekippte Flipflop 11 nicht zurückgesetzt· Ebenso verbleibt der Flipflop 12 auf L-Pegel· Der nächste Impuls 19 am Takteingang T bewirkt ein kurzzeitiges Kippen des Flipflop 13 auf L-Pegel, weil er sich über die Rückkopplung auf seinen Reseteingang R selbst wieder auf Η-Pegel setzt« Mit demselben Signal wird der Flipflop 11 auf L-Pegel zurückgesetzt. Der wiedereintreffende nächste Impuls 20 bringt den Flipflop 12 auf H-Pegelt Der L-Impuls 24- gelangt zum Vorwartszähleingang Ογ des Zählers 15· Die Datenausgänge A, B, G, D geben Impulse nach dem Untersetzungsverhältnis 1, 2, 4, 8 ab· Der Ausgang B ζ« Β· gibt nur bei jedem zweiten Impuls 24- innerhalb der Taktzeit To ein L-Signal, das nach negation am Ausgang 25 erscheint (Figo 3c)· Das Rücksetzen des Zählers 15 erfolgt durch kurze Impulse, die der Impulsverkürzer 43 aus dem Takt T2 ableitet·Falls in the second scanning channel 6; 8th; 10, a pulse 20 off (Fig. 3b ^), the flip-flop 11 previously tilted by the LH edge of the pulse 19 is not reset. · Similarly, the flip-flop 12 remains at L level · The next pulse 19 at the clock input T causes a short-term Tilting of the flip-flop 13 to L level, because he sets himself on the reset on his reset input R itself back to Η level «With the same signal, the flip-flop 11 is reset to L level. The next incoming pulse 20 brings the flip-flop 12 to the H level t. The L-pulse 24- arrives at the forward counting input Ογ of the counter 15. The data outputs A, B, G, D output pulses according to the reduction ratio 1, 2, 4, 8 · The output B ζ «Β · is only at every second pulse 24- within the cycle time To an L signal which appears after negation at the output 25 (Figo 3c) · The resetting of the counter 15 is effected by short pulses, the pulse shortener 43 derived from the clock T 2 ·
Fällt im ersten Abtastkanal 5i 7% 9 ein Impuls 19 aus,-Fig. 3b2), so bleibt der Q-Ausgang 21 des Flipflop 11 auf L-Pegel· Der anschließend erscheinende Impuls 20 schaltet den Flipflop 14 kurzzeitig auf L-Pegel, weil er sich selbst wieder zurücksetzt· Gleichzeitig wird der Flipflop 12 auf L gesetzt und der Flipflop 13 kurzzeitig auf L geschaltet· Dieser L-Impuls 24 gelangt zwar zum Zähler 15, bewirkt aber ebenso wie im Fall 3b^, keinen L-Impuls 25·.If in the first sampling channel 5i 7% 9 a pulse 19 fails, -Fig. 3b 2 ), the Q output 21 of the flip-flop 11 remains at L level. The subsequently appearing pulse 20 briefly switches the flip-flop 14 to L level because it resets itself. At the same time, the flip-flop 12 is set to L and the L-pulse 24 passes to the counter 15, but causes as in the case 3b ^, no L-pulse 25 ·.
Fallen aber auch die folgenden Impulse 19 aus (Fig, 3c), so bleibt der Flipflop 11 auf L-Pegele Bei jedem Impuls 20 wiederholen sich die im Betriebszustand 3b2 geschilderten Vorgänge« Es werden fortlaufend L-Impulse 24 erzeugt, wovon die ersten beiden innerhalb der Taktzeit T2 anfallenden Impulse einen L-Impuls 25 verursachen, der über den Abschaltkreis 16 den Antriebsmotor 3 außer Betrieb setzt.Cases, however, the following pulses 19 (Fig, 3c), so the flip-flop 11 is at L level e remains At each pulse 20, the described operating state 3 b 2 processes "repeat are continuously generated L-pulses 24, of which the first cause both pulses within the cycle time T 2 cause an L-pulse 25, which sets the drive motor 3 via the shutdown circuit 16 out of operation.
Im beschriebenen Ausführungsbeispiel sind die Impulse 17; 18 um 90° zueinander phasenverschoben. Es treten Folgefrequenzen bis 480 Hz auf· Die Zeittakte betragen T^ = 6 s und T2 = 0,6 s·In the described embodiment, the pulses 17; 18 phase-shifted by 90 ° to each other. Sequence frequencies occur up to 480 Hz · The clock cycles are T ^ = 6 s and T 2 = 0.6 s ·
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