DD226708B1 - CIRCUIT ARRANGEMENT FOR THE RELIABILITY MONITORING OF SPEED PULSES - Google Patents

CIRCUIT ARRANGEMENT FOR THE RELIABILITY MONITORING OF SPEED PULSES

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DD226708B1
DD226708B1 DD26688784A DD26688784A DD226708B1 DD 226708 B1 DD226708 B1 DD 226708B1 DD 26688784 A DD26688784 A DD 26688784A DD 26688784 A DD26688784 A DD 26688784A DD 226708 B1 DD226708 B1 DD 226708B1
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Joerg Rodzinka
Peter Lehmann
Roland Nigrini
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Medizin Labortechnik Veb K
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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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Description

Hierzu 6 Seiten ZeichnungenFor this 6 pages drawings

Anwendungsgebiet der ErfindungField of application of the invention

Die Erfindung betrifft die Zuverlässigkeitsüberwachung von Drehzahlimpulsen, die entweder der Drehzahlmessung und -anzeige oder einer Bewertung für den Überdrehzahlschutz dienen. Sie ist insbesondere für hochtourige Maschinen, wie z. B. Zentrifugen, zweckmäßig.The invention relates to the reliability monitoring of speed pulses that serve either the speed measurement and display or a rating for the overspeed protection. It is especially for high-speed machines, such. As centrifuges, appropriate.

Charakteristik der bekannten technischen LösungenCharacteristic of the known technical solutions

Alle bekannten Überdrehzahl-Schutzschaltungen, z.B. DD-PS 200111, H 02 H — 7/093, DE-OS 2015576, G 05 d — 13/04, DE-OS 2415934, B 04 B — 9/10, setzen eine praktisch störungsfreie Drehzahlimpulserzeugung voraus. Sie können den Ausfall von Drehzahlimpulsen infolge fehlerhafter Arbeitsweise der Drehzahlabtaststufen nicht erkennen. Gefährlich ist der in kurzen Abständen immer wiederkehrende Ausfall von Impulsen, weil die Zeitabschnitte ohne Impulsausfall für die Erfassung einer Überdrehzahl zu kurz sind. Diese Zeitabschnitte müssen mindestens so groß wie die Zeitbasis für die Impulszählung sein. Bei Impulsausfall ist also keine Sicherheit des Abschaltens des Antriebs bei Überdrehzahl gegeben.All known overspeed protection circuits, e.g. DD-PS 200111, H 02 H - 7/093, DE-OS 2015576, G 05 d - 13/04, DE-OS 2415934, B 04 B - 9/10, require a virtually trouble-free speed pulse generation. You can not detect the loss of speed pulses due to incorrect operation of the speed sensing stages. Dangerous is the repeated recurring failure of pulses at short intervals, because the periods without impulse failure for the detection of an overspeed are too short. These time periods must be at least as large as the time base for the pulse count. In the event of a power failure, there is no certainty that the drive will be switched off at overspeed.

Ebenso wie bei Überdrehzahl-Schutzschaltungen führt der Ausfall von Drehzahlimpulsen bei Drehzahlmeßschaltungen zu Meßfehlern, die ein beträchtliches Ausmaß annehmen können. Auch hier sind keine Schaltungen bekannt, die eine fehlerhafte Meßwertbildung bzw.-anzeige signalisieren.As with overspeed protection circuits, the failure of speed pulses in speed sensing circuits results in measurement errors that can be significant. Again, no circuits are known that signal a faulty measurement value or display.

Ziel der ErfindungObject of the invention

Die Erfindung bezweckt den Schutz vor den Folgen des Impulsausfalls bei der Drehzahlüberwachung oder-messung.The invention aims to protect against the consequences of the pulse failure in the speed monitoring or measurement.

Darlegung des Wesens der ErfindungExplanation of the essence of the invention

Der Erfindung lag die Aufgabe zugrunde, eine Schaltungsanordnung zu schaffen, die Drehzahlimpulse hinsichtlich ihres Vorhandenseins und Fehlens überwacht und Signale zum Abschalten des Motors von Zentrifugen, insbesondere von Zentrifugen mit zwei parallel arbeitenden Überdrehzahl-Schutzschaltungen, erzeugt. Zur Lösung dieser Aufgabe ist erfindungsgemäß vorgesehen:The invention has for its object to provide a circuit arrangement which monitors the speed pulses in terms of their presence and absence and generates signals for switching off the motor of centrifuges, in particular centrifuges with two parallel operating overspeed protection circuits. To solve this problem, the invention provides:

Die Schaltungsanordnung ist aus zwei Drehzahlabtaststufen, diesen nachgeschalteten Impulsformern und Impulsverkürzern, einer parallel an die Impulsverkürzer angeschlossenen ersten und zweiten Ausfallerkennungsschaltung und einem Taktgeber zusammengesetzt. Die Abtaststufen sind in der Nähe des Abtastelementes des drehenden Teiles angeordnet. In der ersten Ausfallerkennungsschaltung ist jedem Impulsverstärker eine Hintereinanderschaltung aus einem ersten und einem zweiten flankengetriggerten D-Flipflop zugeordnet. Eingänge der Hintereinanderschaltungen sind die Takteingänge der vier Flipflop. Ihr Ausgang ist der Ausgang eines der beiden Flipfiop. Die Ausgänge der ersten Flipflop sind mit dem D-Eingang des zugehörigen zweiten Flipflop verbunden. Die Setzeingänge und die D-Eingänge der beiden ersten Flipflop sowie der Setzeingang eines zweiten Flipflop sind über einen Widerstand an eine Betriebsspannung gelegt. Der Setzeingang des anderen zweiten Flipflop steht mit dem Ausgang des erstgenannten zweiten Flipflop in Verbindung. Die Ausgänge der zweiten Flipflop sind mit ihren Reseteingängen und über AND-Gatter mit den Reseteingängen der ihnen vorgeschalteten ersten Flipflop verknüpft. Die zweiten Eingänge dieser AND-Gatter sind jeweils an den Ausgang des anderen Impulsverkürzers gelegt. Die zweite Ausfallerkennungsschaltung besteht aus einer Hintereinanderschaltung von zwei AND-Gattern und eines retriggerbaren Monoflop, wobei an dem zweiten Eingang des zweiten AND-Gatters ein separates Resetsignal anliegt.The circuit arrangement is composed of two speed sensing stages, these downstream pulse shapers and Impulsverkürzern, a parallel connected to the Impulsverkürzer first and second failure detection circuit and a clock. The sampling stages are arranged in the vicinity of the scanning element of the rotating part. In the first failure detection circuit, each pulse amplifier is assigned a series connection of a first and a second edge-triggered D flip-flop. Inputs of the series connections are the clock inputs of the four flip-flops. Its output is the output of one of the two Flipfiop. The outputs of the first flip-flop are connected to the D input of the associated second flip-flop. The set inputs and the D inputs of the first two flip-flops and the set input of a second flip-flop are connected via a resistor to an operating voltage. The set input of the other second flip-flop is connected to the output of the first-mentioned second flip-flop in combination. The outputs of the second flip-flop are linked to their reset inputs and via AND gates to the reset inputs of the first flip-flops upstream of them. The second inputs of these AND gates are each connected to the output of the other pulse shortener. The second failure detection circuit consists of a series connection of two AND gates and a retriggerable monoflop, wherein at the second input of the second AND gate, a separate reset signal is applied.

Ausführungsbeispielembodiment

In der zugehörigen Zeichnung zeigenIn the accompanying drawing show

Fig. 1: das Prinzipschaltbild der SchaltungsanordnungFig. 1: the schematic diagram of the circuit arrangement

Fig. 2: das Schaltbild einer konkreten Ausführung der Schaltungsanordnung ohne Abtaststufen und Impulsformer Fig.3: das Impulsdiagramm der ersten AusfallerkennungsschaltungFig. 2: the circuit diagram of a concrete embodiment of the circuit arrangement without sampling stages and pulse shaper Fig.3: the pulse diagram of the first failure detection circuit

Fig. 4: das Impulsdiagramm der zweiten Ausfallerkennungsschaltung4 shows the pulse diagram of the second failure detection circuit

Fig. 1 veranschaulicht das Schaltungsprinzip in Verbindung mit einer Zentrifuge. Von der Zentrifuge sind schematisch der Rotor 1, die Rotorwelle 2 und der Antriebsmotor 3 einschließlich Getriebe dargestellt. Am Boden des Rotors 1 ist als Abtastelement eine Sektoren abwechselnder magnetischer Konsistenz aufweisende Abtastscheibe 4 befestigt. In ihrer unmittelbaren Nähe sind die induktiven Abtaststufen 5 und 6 angeordnet. Ihnen sind jeweils Impulsformer 7 und 8 zur Erzeugung TTL-gerechter Rechteckimpulse nachgeschaltet, deren Ausgänge 17; 18 mit den Eingängen von Impulsverkürzern 9; 10 in Verbindung stehen. An die Ausgänge 19; 20 der Impulsverkürzer sind parallel eine erste Ausfallerkennungsschaltung 27 und eine zweite Ausfallerkennungsschaltung 28 angeschlossen. Der Ausgang 24 der ersten Ausfallerkennungsschaltung 27 ist mit dem Eingang eines Zählers 15 verbunden, dessen Ausgang 25 einen Eingang des Abschaltkreises 16 belegt. Der andere Eingang des Abschaltkreises 16 ist mit dem Ausgang 45 der zweiten Ausfallerkennungsschaltung 28 belegt. Der Ausgang 26 des Abschaltkreises 16 führt zum Antriebsmotor 3 des Rotors 1. Ein Taktgenerator 29 weist einen Ausgang 30 für den Anschluß des Zählers 15 und einen Ausgang 31 für den Anschluß der zweiten Ausfallerkennungsschaltung 28 auf.Fig. 1 illustrates the circuit principle in connection with a centrifuge. From the centrifuge, the rotor 1, the rotor shaft 2 and the drive motor 3 including gearbox are shown schematically. At the bottom of the rotor 1, a scanning disc 4 having sectors of alternating magnetic consistency is mounted as a scanning element. In their immediate vicinity, the inductive sampling 5 and 6 are arranged. Each of them has pulse shapers 7 and 8 connected downstream for the generation of rectangular pulses which are TTL-compliant, whose outputs 17; 18 with the inputs of Impulsverkürzern 9; 10 communicate. To the outputs 19; 20 of the pulse shortener, a first failure detection circuit 27 and a second failure detection circuit 28 are connected in parallel. The output 24 of the first failure detection circuit 27 is connected to the input of a counter 15 whose output 25 occupies an input of the shutdown circuit 16. The other input of the shutdown circuit 16 is assigned to the output 45 of the second failure detection circuit 28. The output 26 of the shutdown circuit 16 leads to the drive motor 3 of the rotor 1. A clock generator 29 has an output 30 for the connection of the counter 15 and an output 31 for the connection of the second failure detection circuit 28.

Nicht dargestellt ist die Überdrehzahl-Schutzschaltung, die nicht zur Erfindung gehört, aber im gewählten Ausführungsbeispiel den Sinn für die Anwendung der erfindungsgemäßen Schaltungsanordnung ergibt. Sie ist zweifach ausgeführt, eingangsseitig mit den Ausgängen 17; 18 und einem weiteren Ausgang des Taktgenerators 29 und ausgangsseitig mit einem Eingang des Abschaltkreises 16 verbunden.Not shown is the overspeed protection circuit, which does not belong to the invention, but in the selected embodiment makes sense for the application of the circuit arrangement according to the invention. It is designed in duplicate, input side with the outputs 17; 18 and another output of the clock generator 29 and the output side connected to an input of the shutdown circuit 16.

Die Impulsverkürzer 9; 10 sind aus einem NAND-Gatter 34; 36, einem in einer der beiden Eingangsleitungen eingefügten Negator 33; 35 und einem diesen Eingang B mit Masse verbindenden Kondensator Ci; C2 aufgebaut. Kernstücke der Schaltungsanordnung sind die Ausfallerkennungsschaltungen 27; 28 (Fig. 2). Sie sind aus integrierten Schaltkreisen aufgebaut, deren Typkennzeichen in der Fig. 2 vermerkt sind.The pulse shorteners 9; 10 are of a NAND gate 34; 36, an integrator 33 inserted in one of the two input lines; 35 and a capacitor B connecting this input B to ground; C 2 built. Core pieces of the circuit arrangement are the failure detection circuits 27; 28 (Figure 2). They are constructed from integrated circuits, the type indicator are noted in FIG.

Die Ausfallerkennungsschaltung 27 setzt sich aus einer Hintereinanderschaltung eines ersten 11 und eines zweiten 13 flankengetriggerten D-Flipflop, die dem Impulsverkürzer 9 zugeordnet sind, einer Hintereinanderschaltung eines ersten 12 und zweiten 14 flankengetriggerten D-Flipflop, die dem Impulsverkürzer 10 zugeordnet sind, und zwei AND-Gattern 37; 38 zusammen. Der Ausgang 19 des Impulsverkürzers 9 ist mit den Takteingängen T der Flipflop 11; 13 und über das AND-Gatter (Eingang A) mit dem Reseteingang R des Flipflop 12 verbunden. Anden Ausgang 20 des Impulsverkürzers 10 sind die Takteingänge T der Flipflop 12; 14 und über das AND-Gatter 37 der Reseteingang R des Flipflop 11 angeschlossen. Die Ausgänge 21; 22 bzw. Q der ersten Flipflop 11; 12 sind mit den D-Eingängen D der zweiten Flipflop 13; 14 gekoppelt. Die Setzeingänge S und die D-Eingänge D der Flipflop 11; 12 sowie der Setzeingang S des Flipflop_14sind über den Widerstand W an die Betriebsspannung Ub gelegt. Der Setzeingang S des Flipflop 13 steht mit dem Ausgang Q des Flipflop 14 in Verbindung. Die Ausgänge Q der Flipflop 13; 14 sind mit ihren Reseteingängen R und über die AND-Gatter 37; 18 (Eingänge B) mit denThe failure detection circuit 27 is composed of a series connection of a first 11 and a second 13 edge-triggered D flip-flop associated with the pulse shortener 9, a series connection of a first 12 and second 14 edge-triggered D flip-flops associated with the Impulsverkürzer 10, and two AND Gates 37; 38 together. The output 19 of the pulse shortener 9 is connected to the clock inputs T of the flip-flop 11; 13 and connected via the AND gate (input A) to the reset input R of the flip-flop 12. Andes output 20 of the pulse shortener 10 are the clock inputs T of the flip-flop 12; 14 and connected via the AND gate 37 of the reset input R of the flip-flop 11. The outputs 21; 22 and Q of the first flip-flop 11; 12 are connected to the D inputs D of the second flip-flop 13; 14 coupled. The set inputs S and the D inputs D of the flip-flop 11; 12 and the set input S of the flip-flop_14 are connected via the resistor W to the operating voltage Ub. The set input S of the flip-flop 13 is connected to the output Q of the flip-flop 14 in connection. The outputs Q of the flip-flop 13; 14 are connected to their reset inputs R and via the AND gates 37; 18 (inputs B) with the

Reseteingängen der ihnen vorgeschalteten Flipflop 11; 12 verknüpft. Der Ausgang Q des Flipflop 13—identisch mit dem Ausgang 24 der Ausfallerkennungsschaltung 27 — steht außerdem mit dem Vorwärtszähleingang Cv des Zählers 15 in Verbindung. Dessen Datenausgang B ist über eine Lötbrücke an einen Negator 44 gelegt. Der Negatorausgang bildet den Ausgang 25 des Zählers 15. Der Reseteingang R des Zählers 15 ist über einen Impulsverkürzer 43 an den zweiten Ausgang 31 des Taktgenerators 29 angeschlossen. Der Impulsverkürzer 43 ist ebenso wie die Impulsverkürzer 9; 10 aufgebaut. Die Ausfallerkennungsschaltung 28 setzt sichaus zwei AND-Gattern 39; 40 und zwei flankengetriggerten D-Flipflop 41; 42 zusammen, die funktionell einen retriggerbaren Monoflop bilden. Die beiden Eingänge A; B des AN D-Gatters 39 sind mit den Ausgängen 19; 20 verbunden. Der Ausgang des AND-Gatters 39 ist an den Α-Eingang des AND-Gatters 40 geführt, an dessen B-Eingang ein gesondertes, im Steuergerät der Zentrifuge erzeugtes Resetsignal anliegt. Der Ausgang dieses Gatters 40 führt zu den Setzeingängen S der Flipflop 41; 42. Der Ausgang Q des Flipflop 41 ist an den Takteingang T des Flipflop 42 gelegt. Der invertierte Ausgang Q ist mit dem eigenen D-Eingang verbunden. DerTakteingang T des Flipflop 41 ist an den ersten Ausgang 30 des Taktgenerators 29 angeschlossen. Die Reseteingänge R beider Flipflop 41; 42 liegen über einen Widerstand W2 an der Betriebsspannung Ug an. Der Ausgang Q des Flipflop 42 repräsentiert den Ausgang 45 der Ausfallerkennungsschaltung 28. Die Funktionsweise der beschriebenen Schaltungsanordnung soll anhand der Impulsdiagramme (Fig.3 und 4) der Eingangsund Ausgangssignale der beiden Ausfallerkennungsschaltungen 27; 28 erläutert werden. Die Impulsamplituden sind wie üblich mit den Bezugszeichen der entsprechenden Ein- und Ausgänge belegt. Unter diesen sind in Klammern die Bezugszeichen der zugehörigen Bauelemente angegeben.Reseteingängen their upstream flip-flop 11; 12 linked. The output Q of the flip-flop 13-identical to the output 24 of the failure detection circuit 27 -is also connected to the count-up input C v of the counter 15 in connection. Its data output B is applied to a negator 44 via a solder bridge. The inverter output forms the output 25 of the counter 15. The reset input R of the counter 15 is connected via a pulse shortener 43 to the second output 31 of the clock generator 29. The pulse shortener 43, like the pulse shortener 9; 10 built. The failure detection circuit 28 is composed of two AND gates 39; 40 and two edge-triggered D flip-flop 41; 42, which functionally form a retriggerable monoflop. The two inputs A; B of the AN D gate 39 are connected to the outputs 19; 20 connected. The output of AND gate 39 is fed to the Α input of AND gate 40, to the B input of which a separate reset signal generated in the controller of the centrifuge is applied. The output of this gate 40 leads to the set inputs S of the flip-flop 41; 42. The output Q of the flip-flop 41 is connected to the clock input T of the flip-flop 42. The inverted output Q is connected to its own D input. The clock input T of the flip-flop 41 is connected to the first output 30 of the clock generator 29. The reset inputs R of both flip-flop 41; 42 are connected via a resistor W 2 to the operating voltage Ug. The output Q of the flip-flop 42 represents the output 45 of the failure detection circuit 28. The operation of the described circuitry is based on the timing diagrams (Figures 3 and 4) of the input and output signals of the two failure detection circuits 27; 28 will be explained. The pulse amplitudes are occupied as usual with the reference numerals of the corresponding inputs and outputs. Among these, the reference numerals of the associated components are given in parentheses.

Betrachtet werden vier funktionstypische Betriebszustände a); b); c); d). Im Betriebszustand a) wird der normale Betrieb ohne Impulsausfälle oder Störimpulse gezeigt. Die Zustände bi); b2) veranschaulichen Impulsausfälle auf einen der beiden Abtastkanäle, deren Anzahl unter einer durch die Lötbrücke des Zählers 15 festgelegten Höchstzahl pro Zeiteinheit T2 bleibt. Der Zustand c) verdeutlicht einen Impulsausfall, der diese Höchstzahl überschreitet. Der Zustand d) (Fig. 4) stellt den statischen Impulsausfall auf beiden Abtastkanälen dar.Four typical operating states are considered: a); b); c); d). In operating condition a) normal operation is shown without pulse failures or glitches. The states bi); b 2 ) illustrate pulse failures on one of the two scanning channels, the number of which remains below a set by the solder bridge of the counter 15 maximum number per unit time T 2 . State c) illustrates a pulse failure that exceeds this maximum number. State d) (Figure 4) represents the static pulse failure on both scan channels.

Die in den Abtaststufen 5; 6 erzeugten und in den Impulsformern 7; 8 in Rechteckform gebrachten Drehimpulsfolgen 17; 18 werdenden Impulsverkürzem 9; 10 zugeführt, wo aus den Rechteckimpulsen mit dem Tastverhältnis 1:1 Low-Impulse 19; 20 mit einer Breite von etwa 30 ns, beginnend mit der LH-Flanke der Rechteckimpulse, gebildet werden.The in the sampling stages 5; 6 generated and in the pulse shapers 7; 8 in angular shape angular momentum sequences 17; 18 expectant pulse shortener 9; 10 fed, where from the rectangular pulses with the duty cycle 1: 1 low-impulses 19; 20 are formed with a width of about 30 ns, starting with the LH edge of the rectangular pulses.

Ausgehend davon, daß der erste Impuls 19 des ersten Kanals eher als der erste Impuls 20 des zweiten Kanals gebildet wird, entsteht folgender Funktionsablauf:Assuming that the first pulse 19 of the first channel is formed rather than the first pulse 20 of the second channel, the following functional sequence arises:

Die Ausfallerkennungsschaltung 27 definiert sich durch die Rückführung der Q-Ausgänge 23 und 24 auf die jeweiligen Reseteingänge R selbst. Dadurch liegen die Ausgänge 21; 22 auf L-Pegel und 23; 24 auf Η-Pegel. Durch den L-Pegel des ersten Impulses der Impulsfolge am Ausgang 19 liegt am Reseteingang R des Flipflop 12 für die Dauer des Impulses L-Pegel an, und Ausgang 22 würde auf L-Pegel gesetzt. Mit der LH-Flanke des gleichen Impulses wird über den Takteingang T der Flipflop 11 am Ausgang 21 auf H gestellt. Dieselbe LH-Flanke bewirkt am Flipflop 13 keine Veränderung aufgrund des L-Pegels am D-Eingang, da der Flipflop 11 noch nicht geschaltet ist. Mit dem L-Pegel des anschließend folgenden Impulses 20 wird der Flipflop 11 wieder rückgesetzt und der Q-Ausgang 21 hat wieder L-Pegel. Die LH-Flanke desselben Impulses schaltet über den Takteingang T den Flipflop 12 auf Η-Pegel. Hierdurch wird der Flipflop 14 nicht beeinflußt, weil an seinem D-Eingang zum Zeitpunkt der LH-Flanke noch L-Pegel anlag. Dieser Vorgang wiederholt sich bei abwechselnd eintreffenden Impulsen 18; 20.The failure detection circuit 27 is defined by the return of the Q outputs 23 and 24 to the respective reset inputs R itself. Thus, the outputs 21; 22 at L level and 23; 24 at Η level. Due to the L level of the first pulse of the pulse train at the output 19 is at the reset input R of the flip-flop 12 for the duration of the pulse L-level, and output 22 is set to L level. With the LH edge of the same pulse, the flip-flop 11 is set to H at the output 21 via the clock input T. The same LH edge causes the flip-flop 13 no change due to the L-level at the D input, since the flip-flop 11 is not yet switched. With the L level of the following pulse 20, the flip-flop 11 is reset and the Q output 21 has L level again. The LH edge of the same pulse switches over the clock input T the flip-flop 12 to Η level. As a result, the flip-flop 14 is not affected because at its D input at the time of the LH edge still applied L level. This process is repeated with alternating incoming pulses 18; 20th

Die Summe der Impulse 19; 20, die vom AND-Gatter 39 gebildet wird, gelangt über das AND-Gatter 40 an die Setzeingänge S der Flipflop 41; 42. Sie hält die Flipflop an deren Q-Ausgängen ständig auf Η-Pegel. Der am Takteingang T des Flipflop 41 anliegende Zeittakt 30, dessen Frequenz klein gegenüber der Frequenz der Impulssumme ist, kippt den Flipflop 41 mit seiner LH-Flanke zeitweilig um. Es wird aber durch den nächsten Impuls am Setzeingang S wieder zurückgekippt, wobei derselbe Impuls den Flipflop 42 ebenfalls setzt, so daß sich sein Q-Pegel nicht ändert. Fallen die Impulse 19; 20 beider Abtastkanäle aus (Fig.4d), werden die Flipflop 41; 42 nicht mehr gesetzt. Spätestens nach der Zeit T2 wird der Flipflop 41 und nach der Zeit 2 T2 auch der Flipflop 42 gekippt. Am Q-Ausgang 45 tritt ein L-Pegel auf, der über den Abschaltkreis 16 den Antriebsmotor 3 außer Betrieb setzt.The sum of the pulses 19; 20, which is formed by the AND gate 39, passes through the AND gate 40 to the set inputs S of the flip-flop 41; 42. It keeps the flip flop at its Q outputs constantly at Η level. The time at the clock input T of the flip-flop 41 clock 30, whose frequency is small compared to the frequency of the pulse sum, tilts the flip-flop 41 with its LH edge temporarily. However, it is tilted back again by the next pulse at the set input S, with the same pulse also setting the flipflop 42 so that its Q level does not change. Fall the pulses 19; 20 both scan channels (Figure 4d), the flip-flop 41; 42 not set anymore. At the latest after the time T 2 , the flip-flop 41 and after the time 2 T 2 and the flip-flop 42 is tilted. At the Q output 45, an L level occurs which sets the drive motor 3 out of operation via the shutdown circuit 16.

Fällt im zweiten Abtastkanal 6; 8; 10 ein Impuls 20 aus (Fig. 3 bi), so wird der vorher durch die LH-Flanke des Impulses 19 gekippte Flipflop 11 nicht zurückgesetzt. Ebenso verbleibt der Flipflop 12 auf L-Pegel. Der nächste Impuls 19 am Takteingang T bewirkt ein kurzzeitiges Kippen des Flipflop 13 auf L-Pegel, weil ersieh über die Rückkopplung auf seinen Reseteingang R selbst wieder auf Η-Pegel setzt. Mit demselben Signal wird der Flipflop 11 auf L-Pegel zurückgesetzt. Der wiedereintreffende nächste Impuls 20 bringt den Flipflop 12 auf Η-Pegel. Der L-Impu Is 24 gelangt zum Vorwärtszähleingang Cv des Zählers 15. Die Datenausgänge A, B, C, D geben Impulse nach dem Untersetzungsverhältnis 1,2,4,8 ab. Der Ausgang B z.B. gibt nur bei jedem zweiten Impuls 24 innerhalb der Taktzeit T2 ein L-Signal, das nach Negation am Ausgang 25 erscheint (Fig.3c). Das Rücksetzen des Zählers 15 erfolgt durch kurze Impulse, die der Impulsverkürzer 43 aus dem Takt T2 ableitet.Falls in the second scanning channel 6; 8th; 10 a pulse 20 off (Fig. 3 bi), so the previously flipped by the LH edge of the pulse 19 flip-flop 11 is not reset. Likewise, the flip-flop 12 remains at L level. The next pulse 19 at the clock input T causes a momentary tilting of the flip-flop 13 to L-level, because it sets itself via the feedback on its reset input R itself back to Η level. With the same signal, the flip-flop 11 is reset to L level. The re-entering next pulse 20 brings the flip-flop 12 to Η level. The L-pulse Is 24 reaches the count-up input C v of the counter 15. The data outputs A, B, C, D output pulses according to the reduction ratio 1,2,4,8. The output B, for example, gives only at every second pulse 24 within the cycle time T 2 an L signal which appears after negation at the output 25 (Fig.3c). The resetting of the counter 15 is effected by short pulses which the pulse shortener 43 derives from the clock T 2 .

Fälltim ersten Abtastkanal 5; 7; 9 ein Impuls 19 aus, Fig.3b2, so bleibt der Q-Ausgang 21 des Flipflop 11 auf L-Pegel. Der anschließend erscheinende Impuls 20 schaltet den Flipflop 14 kurzzeitig auf L-Pegel, weil er sich selbst wieder zurücksetzt. Gleichzeitig wird der Flipflop 12 auf L gesetzt und der Flipflop 13 kurzzeitig auf L geschaltet. Dieser L-Impuls 24 gelangt zwar zum Zähler 15, bewirkt aber ebenso wie im Fail 3bi, keinen L-lmpuls25.Precipitated in the first scanning channel 5; 7; 9 a pulse 19 off, Fig.3b 2 , the Q output 21 of the flip-flop 11 remains at L level. The subsequently appearing pulse 20 switches the flip-flop 14 briefly to L level, because he resets himself. At the same time, the flip-flop 12 is set to L and the flip-flop 13 is switched to L for a short time. Although this L-pulse 24 passes to the counter 15, but causes as in Fail 3bi, no L-pulse 25.

Fallen aber auch die folgenden Impulse 19 aus (Fig.3c), so bleibt der Flipflop 11 auf L-Pegel. Bei jedem Impuls 20 wiederholen sich die im Betriebszustand 3b2 geschilderten Vorgänge. Es werden fortlaufend L-Impulse 24 erzeugt, wovon die ersten beiden innerhalb der Taktzeit T2 anfallenden Impulse einen L-Impuls 25 verursachen, der über den Abschaltkreis 16 den Antriebsmotor außer Betrieb setzt.However, if the following pulses 19 also fail (FIG. 3c), then the flip-flop 11 remains at the L level. With each pulse 20, the operations described in operating state 3b 2 are repeated. L-pulses 24 are generated continuously, of which the first two pulses occurring within the cycle time T 2 cause an L-pulse 25 which sets the drive motor out of operation via the switch-off circuit 16.

Im beschriebenen Ausführungsbeispiel sind die Impulse 17; 18 um 90" zueinander phasenverschoben. Es treten Folgefrequenzen bis 480Hz auf. Die Zeittakte betragen Ti = 6s und T2 = 0,6s.In the described embodiment, the pulses 17; 18 are phase-shifted by 90 ° to each other, repetition frequencies of up to 480 Hz occur, and the timings are Ti = 6 s and T 2 = 0.6 s.

Claims (5)

1. Schaltungsanordnung zur Zuverlässigkeitsüberwachung von Drehzahlimpulsen für zwei Überdrehzahl-Schutzschaltungen mit einem Taktgenerator und einem Monoflop, dadurch gekennzeichnet, daß den Impulsformen (7,8) jeder Schutzschaltung je ein lmpulsverkürzer (9,10) nachgeschaltet ist, jedem lmpulsverkürzer (9,10) eine Hintereinanderschaltung aus einem ersten (11,12) und einem zweiten (13,14) flankengetriggerten D-Flipflop zugeordnet ist, wobei ihre _ Eingänge dieTakteingänge (T) der Flipflop (11,13,12,14) sind und ihr Ausgang (24) der Ausgang (Q) eines der beiden zweiten Flipflop (13) ist, die Ausgänge (21,22) der ersten Flipflop (11,12) mit den D-Eingängen der zweiten Flipflop (13,14) verbunden sind, die Setzeingänge (S) und die D-Eingänge(D) der beiden ersten Flipflop (11,12) sowie der Setzeingang (S) eines zweiten Flipflop (14) über einen Widerstand (W1) an eine Betriebsspannung (U6) gelegt sind, der Setzeingang (S) des anderen zweiten Flipflop (13) mit dem Ausgang (Q) des erstgenannten zweiten Flipflop (14) in Verbindung steht, die Ausgänge (Q) der zweiten Flipflop (13,14) mit ihren Reseteingängen (R) und über AND-Gatter (37,38) mit den Reseteingängen (R) der ihnen vorgeschalteten ersten Flipflop (11,12) verknüpft sind, die zweiten Eingänge (A) dieser AND-Gatter (37,38) jeweils an den Ausgang (20,19) des anderen Impulsverkürzers (10,9) gelegt sind und beiden Impulsverkürzern (9,10) gemeinsam eine aus zwei AND-Gattern (39,40) und dem Monoflop (41,42) bestehende Hintereinanderschaltung zugeordnet ist, wobei an dem zweiten Eingang (B) des zweiten AN D-Gatters (40) ein separates Resetsignal (RS) anliegt und der Monoflop (41,42) retriggerbar ausgeführt ist.1. Circuit arrangement for reliability monitoring of speed pulses for two overspeed protection circuits with a clock generator and a monoflop, characterized in that the pulse forms (7,8) each protection circuit is followed by a pulse shortener (9,10), each pulse shortener (9,10) is associated with a series connection of a first (11, 12) and a second (13, 14) edge-triggered D flip-flop, their inputs being the clock inputs (T) of the flip-flop (11, 13, 12, 14) and their output (24 ) the output (Q) of one of the two second flip-flops (13), the outputs (21, 22) of the first flip-flop (11, 12) are connected to the D inputs of the second flip-flop (13, 14), the set inputs ( S) and the D inputs (D) of the two first flip-flops (11,12) and the set input (S) of a second flip-flop (14) via a resistor (W 1 ) to an operating voltage (U 6 ) are set, the set input (S) of the other second flip-flop (13) to the output (Q ) of the first-mentioned second flip-flop (14), the outputs (Q) of the second flip-flop (13, 14) with their reset inputs (R) and via AND gates (37, 38) with the reset inputs (R) of the circuits upstream of them the second inputs (A) of these AND gates (37, 38) are respectively connected to the output (20, 19) of the other pulse shortener (10, 9) and to both pulse shorteners (9, 10) is jointly assigned a two AND gates (39,40) and the monoflop (41,42) existing series connection, wherein at the second input (B) of the second AN D gate (40) has a separate reset signal (RS) is applied and the monoflop (41,42) is carried out retriggerable. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die lmpulsverkürzer (9,10) aus einem NAND-Gatter (34,36), einem in eine der beiden Eingangsleitungen eingefügten Negator (33,35) und einem dieser Eingang (B) mit Masse verbindenden Kondensator (C1, C2) aufgebaut sind.2. A circuit arrangement as claimed in Claim 1, characterized in that the pulse shortener (9, 10) comprises a NAND gate (34, 36), an integrator (33, 35) inserted into one of the two input lines, and one of these inputs (B) Ground connecting capacitor (C 1 , C 2 ) are constructed. 3. Schaltungsanordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß der retriggerbare Monoflop aus zwei flankengetriggerten D-Flipflop (41,42) zusammengesetzt ist, wobei der Ausgang (Q) des ersten Flipflop (41) an den Takteingang (T) des zweiten Flipflop (42) geführt ist, die Setzeingänge (S) beider Flipflop (41,42) mit dem Ausgang des zweiten AND-Gatters (40) verknüpft sind, den Takteingang (T) des ersten Flipflop (41) mit dem ersten Ausgang (30) des Taktgebers (29) in Verbindung steht, der invertierte Ausgang (Q) des ersten Flipflop (41) an seinen D-Eingang rückgeführt ist und beide Reseteingänge (R) über einen Widerstand (W2) an die Betriebsspannung (Ub) anliegen.3. The circuit arrangement according to claim 1 and 2, characterized in that the retriggerable monoflop is composed of two edge-triggered D flip-flop (41,42), wherein the output (Q) of the first flip-flop (41) to the clock input (T) of the second Flipflop (42) is guided, the set inputs (S) of both flip-flops (41,42) are connected to the output of the second AND gate (40), the clock input (T) of the first flip-flop (41) to the first output (30 ) of the clock (29) is in communication, the inverted output (Q) of the first flip-flop (41) is fed back to its D input and both Reseteingänge (R) via a resistor (W 2 ) to the operating voltage (Ub). 4. Schaltungsanordnung nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß an den Ausgang (24) der ersten Ausfallerkennungsschaltung (27) ein Zähler(15) mitmehreren Datenausgängen (A, B,C,D) angeschlossen ist, wobei der Reseteingang (R) des Zählers (15) über einen lmpulsverkürzer (43) gleicher Ausführung wie die anderen lmpulsverkürzer (9,10) an den zweiten Ausgang (31) des Taktgenerators (29) angeschlossen ist und die Datenausgänge (A, B, C, D) wahlweise über einen Negator (44) an den Ausgang (25) des Zählers (15) geführt sind.4. Circuit arrangement according to Claims 1 to 3, characterized in that a counter (15) with several data outputs (A, B, C, D) is connected to the output (24) of the first failure detection circuit (27), the reset input (R) being connected of the counter (15) is connected to the second output (31) of the clock generator (29) via a pulse shortener (43) of the same design as the other pulse shorteners (9, 10) and the data outputs (A, B, C, D) optionally via a negator (44) to the output (25) of the counter (15) are guided. 5. Schaltungsanordnung nach Anspruch 1-4, dadurch gekennzeichnet, daß die Ausgänge (25,45) der Ausfallerkennungsschaltungen (27, 28) an die Eingänge des mit den beiden Überdrehzahl-Schutzschaltungen gemeinsamen Abschaltkreises (16) geführt sind.5. Circuit arrangement according to claim 1-4, characterized in that the outputs (25,45) of the failure detection circuits (27, 28) are guided to the inputs of the common with the two overspeed protection circuits Abschaltkreises (16).
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