CZ302549B6 - Zapojení pro rychlou modifikaci konfiguracního obsahu obvodu osazených hradlovými poli pripojenými prímo ke komunikacnímu rozhraní pocítace - Google Patents

Abstract

Je rešeno zapojení pro rychlou modifikaci konfiguracního obsahu obvodu osazených hradlovými poli (1) pripojenými prímo ke komunikacnímu rozhraní hot-plug nebo hot-swap nadrízeného systému, vetšinou pocítace (6). Toto hradlové pole (1) je opatreno prvním komunikacním rozhraním (10) a konfiguracním rozhraním (11) s funkcí druhého komunikacního rozhraní. Dále zapojení obsahuje pamet flash (4) a pomocnou pamet (5) typu RAM, jejichž výstupy jsou pripojeny ke konfiguracnímu rozhraní (11) hradlového pole (1) pres rídicí obvod (3). Rídicí obvod (3) je na svém vstupu tvoren radicem (34) pameti flash a radicem (35) pomocné pameti (5) typu RAM obousmerne propojenými s radicem (30) rídicího obvodu. Na jeden vstup radice (30) rídicího obvodu (3) je pripojen detektor (31) zapnutí, na druhý vstup je pripojen selektor (37) konfigurace a jeho výstup je obousmerne propojen jednak pres radic (32) komunikacního rozhraní rídicího obvodu (3) a jednak pres radic (33) konfiguracního rozhraní rídicího obvodu (3) s multiplexorem (36). Výstup multiplexoru (36) je výstupem rídicího obvodu (3). Hradlové pole (1), rídicí obvod (3), pamet flash (4) a pomocná pamet (5) typu RAM jsou navzájem propojeny.

Description

Oblast techniky

Předkládané řešení se týká modulů a zařízení osazených obvody FPGA nebo FPOA přímo připojených na komunikační rozhraní typu hot-plug a hot-swap jako je například rozhraní typu ethemet, sběrnice PCI, PCI-e. Jedná se tedy o oblast programovatelného hardware, telekomunikační techniky a služeb.

Dosavadní stav techniky

V současné době existují dvě řešení pro nahrávání konfiguračního obsahu do obvodů FPGA nebo FPOA připojených k rozhraním typu hot-plug a hot-swap.

V prvním případě je konfigurační obsah do obvodu FPGA či FPOA nahrán přes další obvod rozhraní. Nevýhodou tohoto řešení je, že obvod FPGA respektive FPOA není připojen přímo, ale přes další obvod. To má negativní dopad na složitost obvodového řešení, plošného spoje, spotřebu a samotnou integritu dat při komunikaci pres obvod rozhraní.

Ve druhém případě je obvod přímo připojen ke komunikačnímu rozhraní, a to přes vnitřní komunikační strukturu integrovanou v obvodu FPGA nebo FPOA. Toto řešení eliminuje nevýhody výše uvedeného prvního řešení, ale pro nahrání konfiguračního obsahuje potřeba, aby část obvodu, která je přímo připojená ke komunikačnímu rozhraní typu hot-swap nebo hot-plug zůstala funkční, protože se přes ni nahrávají data do zbývající části obvodu FPGA respektive FPOA, tedy logicky není možné právě tuto část obvodu konfigurovat. Tuto funkcionalitu dnešní obvody FPGA a FPOA bez dalších pomocných obvodů rozhraní neumožňují. Navíc při použití této metody není možné změnit funkci části obvodu přímo připojené na rozhraní a tím modifikovat funkcionalitu tohoto rozhraní. Je tedy nezbytné nahrát nový obsah do paměti flash, kteráje připojená k obvodu FPGA či FPOA a provést restart modulu potažmo celého výpočetního systému. Tato operace je časově velmi náročná a může trvat i několik minut.

Podstata vynálezu

Výše uvedené nedostatky odstraňuje použití řídicího obvodu a pomocné paměti pro nahrávaný obsah. Je vytvořeno zapojení pro rychlou modifikaci obsahu obvodů osazených hradlovými poli připojenými přímo ke komunikačnímu rozhraní počítače. Hradlové pole je zde opatřeno prvním komunikačním rozhraním a konfiguračním rozhraním s funkcí druhého komunikačního rozhraní. Zapojení dále obsahuje paměť flash. Podstatou nového řešení je přidání pomocné paměti typu RAM a řídicího obvodu, přičemž výstupy paměti flash a pomocné paměti typu RAM jsou připojeny ke konfiguračnímu rozhraní hradlového pole přes řídicí obvod. Tento řídicí obvod je na svém vstupu tvořen řadičem paměti flash a řadičem pomocné paměti typu RAM obousměrně propojenými s řadičem řídicího obvodu. Na jeden vstup řadiče řídicího obvodu je připojen detektor zapnutí a na jeho druhý vstup je připojen selektor konfigurace. Výstup řadiče řídicího obvodu je obousměrně propojen jednak přes řadič komunikačního rozhraní řídicího obvodu a jednak přes řadič konfiguračního rozhraní řídicího obvodu s multiplexorem. Výstup multiplexoru je zároveň výstupem řídicího obvodu. Hradlové pole, řídicí obvod, paměť flash a pomocná paměť typu RAM jsou navzájem propojeny.

Ve výhodném provedení je uvedené zapojení vytvořeno na přídavné kartě připojitelné ke komunikačnímu rozhraní.

- 1 CZ 302549 B6

Výhodou tohoto řešení je velmi rychlá změna konfiguračního obsahu umožňující rychlou změnu funkcionality obvodu FPGA nebo FPOA. Řídicí obvod v tomto zapojení obstarává přesné časování celé sekvence nezbytné pro nahrání obsahu do obvodu FPGA nebo FPOA.

Přehled obrázku na výkrese

Podstata nového řešení je dále vysvětlena a popsána na základě připojeného výkresu, který znázorňuje blokové schéma zařízení. Jde o schéma skutečného zařízení, která je v současné době ío v testovacím provozu.

Příklady provedení vynálezu i5 U uváděného příkladného provedení je použit jako hradlové pole 1 obvod FPGA řady VIRTEX 5 firmy XILINX. Na přiloženém výkrese je vyznačeno obvodové řešení celého vynálezu. Hradlové pole 1, představované zde obvodem FPGA, je přímo připojeno ke komunikačnímu rozhraní 2 hot-plug nebo hot-swap nadřízeného systému, ve většině případů počítače 6, zde na sběrnici PCI-e, a to pomocí prvního komunikačního rozhraní 10. K hradlovému poli ]_je dále přes konfi20 gurační rozhraní 11 s funkcí druhého komunikačního rozhraní obousměrně připojen řídicí obvod 3, k němuž je opět obousměrně připojena paměť flash 4 a pomocná paměť 5 typu RAM. Řídicí obvod 3 je na svém vstupu tvořen řadičem 34 paměti flash 4 propojeným s řadičem 30 řídicího obvodu 3 a dále řadičem 35 pomocné paměti 5 typu RAM propojeným rovněž s řadičem 30 řídicího obvodu 3. Najeden vstup řadiče 30 řídicího obvodu 3 je připojen detektor 3J_ zapnutí a na jeho druhý vstup je připojen selektor 37 konfigurace. Výstup řadiče 30 řídicího obvodu 3 je obousměrně propojen jednak přes řadič 32 komunikačního rozhraní řídicího obvodu 3 a jedna přes řadič 33 konfiguračního rozhraní řídicího obvodu 3 s multíplexorem 36. Výstup multiplexoru 36 je výstupem řídicího obvodu 3 a je připojen ke konfiguračnímu rozhraní 11 hradlového pole 1. Hradlové pole 1, řídicí obvod 3, paměť flash 4 a pomocná paměť 5 typu RAM jsou tedy navzájem propojeny.

Hlavní důraz je u uvedených řadičů kladen na jejich rychlost, proto jsou obvykle konstruovány na bázi hradlových polí jako je FPGA, CPLD nebo zákaznických obvodů.

Ve výhodném provedení je celé zapojení vytvořeno na přídavné kartě, která se připojuje ke komunikačnímu rozhraní 2 hot-plug nebo hot-swap počítače 6.

Uvedené zapojení je s výhodou použito v počítačích třídy PC, aje vestavitelné do standardní či průmyslové počítačové skříně.

41)

Paměť flash 4 slouží k uložení a nahrání konfiguračního obsahu FPGA tvořícího v daném příkladě řídicí obvod 3, který poté zajistí nahrání prvotního obsahu do hradlového pole 1 při startu systému po zapnutí napájecího napětí. Do hradlového pole 1 je takto nahrán prvotní obsah, který slouží ke komunikaci hradlového pole 1 s hostitelským počítačem 6 přes komunikační rozhraní 2 hot-plug nebo hot-swap počítače 6, tedy zde přes sběrnici PCI-e.

Při nahrání nového konfiguračního obsahu z nadřízeného systému, tedy z hostitelského počítače 6, do hradlového pole f je tento obsah prvně nahrán přes komunikačního rozhraní 2 hot-plug nebo hot-swap 2 počítače 6, přes hradlové pole i, multiplexor 36, řadič 32 komunikačního roz50 hraní řídicího obvodu 3, řadič 30 řídicího obvodu 3 a řadič 35 pomocné paměti řídicího obvodu 3 do pomocné paměti 5 typu RAM. Poté je hradlového pole 1 odpojeno od komunikačního rozhraní 2 hot-plug nebo hot-swap počítače 6 a řídicí obvod 3 provede přes řadič 35 pomocné paměti 5 typu RAM, řadič 30 řídicího obvodu 3 a řadič 33 konfiguračního rozhraní řídicího obvodu 3 nahrání obsahu z pomocné paměti 5 typu RAM do hradlového pole 1. Nakonec je hradlové pole i opět připojeno ke komunikačnímu rozhraní 2 počítače 6, tedy v daném příkladě ke sběrnici PCI-e.

Řadičem 30 řídicího obvodu 3 je v našem případě obvodová realizace stavového automatu, který na základě informací ze vstupu řídí funkce daného zařízení, to znamená, že umožňuje s daným zařízením komunikovat a konvertuje data na formát akceptovatelný daným zařízením.

Hlavním prvkem řídicího obvodu 3 je řadič 30, který zajišťuje řízení a komunikaci jednotlivých bloku řídicího obvodu 3. Po připojení napájecího napětí je na základě informací z detektoru napájecího zapnutí 3_L nahrána konfigurace dle se lektoru 37 konfigurace do řídicího obvodu 3 zpaměti flash 4 prvotní konfigurace řídicího obvodu 3. Řadič 30 sleduje komunikační rozhraní 33 a na základě informací, které z něj dostává řídí komunikaci mezi jednotlivými bloky řídicího obvodu 3, to je mezi řadičem 32 komunikačního rozhraní řídicího obvodu 3, řadičem 33 mezi řadičem 32 komunikačního rozhraní řídicího obvodu 3, řadičem 33 konfiguračního rozhraní řídicího obvodu 3, řadičem 34 paměti flash 4, řadičem 35 pomocné paměti 5 typu RAM a multiplexorem 36. Zároveň převádí data do formátu akceptovatelných daným zařízením, tedy hradlovým polem i, pamětí flash 4 a pomocnou paměti 5 typu RAM.

Průmyslová využitelnost

Toto řešení je průmyslově využitelné na přídavných kartách do počítačů třídy PC určených pro akceleraci algoritmů. Ve srovnání s běžně používanými řešeními umožňuje mnohonásobně zrychlit nahrání nového obsahu do obvodu hradlového pole jako je obvod FPGA nebo FPOA a tím výrazně zrychlit vývoj akcelerovaných algoritmů.

Claims (2)

1. PATENTOVÉ NÁROKY

   1. Zapojení pro rychlou modifikaci konfiguračního obsahu obvodů osazených hradlovými poli připojenými přímo ke komunikačnímu rozhraní hot-plug nebo hot-swap nadřízeného systému, většinou počítače, kde toto hradlové pole je opatřeno prvním komunikačním rozhraním a konfiguračním rozhraním s funkcí druhého komunikačního rozhraní a dále toto zapojení obsahuje paměť flash, vyznačující se tím, že obsahuje pomocnou paměť (5) typu RAM, jejíž výstup je spolu s výstupem paměti flash (4) připojen ke konfiguračnímu rozhraní (11) hradlového pole (1) přes řídicí obvod (3), který je na svém vstupu tvořen řadičem (34) paměti flash a řadičem (35) pomocné paměti (5) typu RAM obousměrně propojenými s řadičem (30) řídicího obvodu (3), na jehož jeden vstup je připojen detektor (31) zapnutí, na druhý vstup je připojen selektor (37) konfigurace a výstup řadiče (30) řídicího obvodu (3) je obousměrně propojen jednak přes řadič (32) komunikačního rozhraní řídicího obvodu (3) a jednak přes řadič (33) konfiguračního rozhraní řídicího obvodu (3) s multiplexorem (36), jehož výstup je výstupem řídicího obvodu (3), přičemž hradlové pole (1), řídicí obvod (3), paměť flash (4) a pomocná paměť (5) typu RAM jsou navzájem propojeny.
2. 2. Zapojení podle nároku 1, vyznačující se tím, že je vytvořeno na přídavné kartě připojitelné ke komunikačnímu rozhraní (2) počítače (6).