CS276197B6

CS276197B6 - Zapojenie bezpečného logického obvodu

Info

Publication number: CS276197B6
Application number: CS904370A
Authority: CS
Inventors: Karol Ing Rastocny
Original assignee: Vysoka Skola Dopravy Spojov
Priority date: 1990-09-10
Filing date: 1990-09-10
Publication date: 1992-04-15
Also published as: CS437090A3

Abstract

Bezpečný logický obvod realizuje funk ciu logického súčinu alebo súčtu v závislos ti od zapojenia bloku napafových deličov (2), ktorý tvoří základ zapojenia. Prvý vstup (21) bloku napafových deličov (2) je přepojený s prvým výstupem (11) generátora (1), ktoré ho druhý výstup je přepojený s druhým výstu- pom (25) bloku napafových deličov (2) a s třetím výstupom (33) výstupného obvodu (3), čo zároveň tvoří spoločnú vstupno-výstupnú svorku (46) zapojenia. Vstup (12) generátora (1) a druhý vstup (32) výstupného obvodu (3) sú navzájom přepojené a tvoria tretiu vstup- nú svorku (43) zapojenia. Prvý výstup (24) bloku napafových deličov (2) je přepojený s prvým vstupom (31) výstupného obvodu (3). Druhý a třetí vstup (22, 23) bloku napátových deličov (2) tvoří prvú a druhé vstupnú svorku (41, 42) zapojenia. Prvý a druhý výstup (34, 35ď_výstupného obvodu (3) tvoří prvú a druhu výstupná ESřorku (44, 45) zapojenia.

Description

Vynález sa týká problematiky špeciálnych logických obvodov. Rieši zapojenie bezpečného súčinového a súčtového logického obvodu, ktoré vyhovuje požiadavkám zabezpečovacej techniky v železničnej dopravě.

V železničnej zabezpečovacej technike často vyžadujeme, aby u obvodov realizujúcich logickú funkciu nedošlo při vzniku uvažovanej poruchy k zmene logickej funkcie resp. vyžadujeme, aby sa každá uvažovaná porucha prejavila vopred definovaným spůsobom, ktorý vedie k bezpečnému stavu zariadenia. Pře realizáciu takýchto obvodov zviazaných logickou funkciou sa v súčastnosti najčastejšie používají! špeciálne konstruované elektromechanické relé, feritotranzistorové členy, bezpečné logické obvody s optoelektronickými prvkami, připadne elektronické obvody so špeciálnou funkčnou kontrolou. Špeciálne elektromechanické relé pre zabezpečovaciu techniku majú oproti elektronickým bezkontaktným prvkom menšiu dobu životnosti, sú priestorovo, materiálovo a energeticky náročné. Feritotranzistorové členy nie sú jednoducho zlučitelné s modernými elektronickými obvodmi. Bezpečné logické členy s optoelektronickými prvkami sú príkonovo náročné a pracujú s nízkým odstupem signálov medzi útovňou log. 0 a log. 1. Elektronické obvody so špeciálnou funkčnou kontrolou nemajú univerzálně použitie a sú často obvodovo zložité aj při realizácii jednoduchých funkcií.

Hoře uvedené nedostatky rieši zapojenie bezpečného logického obvodu, ktorého podstata je v tom, že prvý výstup generátora je připojený na prvý vstup bloku napáťových deličov, prvý výstup bloku napaťových deličov je připojený na prvý vstup výstupného obvodu, prvá vstupná svorka bezpečného logického obvodu je připojená na druhý vstup bloku napaťových deličov, druhá vstupná svorka bezpečného logického obvodu je připojená na třetí vstup bloku napaťových deličov, tretia vstupná.svorka bezpečného logického obvodu je připojená na prvý vstup generátora a druhý vstup výstupného obvodu, prvá výstupná svorka bezpečného logického obvodu je připojená na prvý výstup výstupného obvodu, druhá výstupná svorka bezpečného logického obvodu je připojená na druhý výstup výstupného obvodu, společná vstupno-výstupná svorka bezpečného logického obvodu je připojená na druhý výstup generátora, ďalej na druhý výstup bloku napaťových deličov a třetí výstup výstupného obvodu. Bezpečný logický obvod realizuje funkciu logického súčinu v zapojení, ktorého podstata je v tom, že prvý vstup bloku napaťových deličov je připojený na prvý vstúp prvého dynamického napáťového deliča, druhý vstup bloku napaťových deličov je připojený na druhý vstup prvého dynamického napáťového deliča, prvý výstup prvého dynamického napáťového deliča je připojený na prvý vstup druhého dynamického napáťového deliča, třetí vstup bloku napaťových deličov je připojený na druhý vstup druhého dynamického napáťového deliča, prvý výstup bloku napaťových deličov je připojený na prvý výstup druhého dynamického napáťového deliča, druhý výstup bloku napaťových deličov je připojený na druhý výstup prvého dynamického napáťového deliča a na druhý výstup druhého dynamického napáťového deliča. Logický bezpečný obvod realizuje funkciu logického súčtu v zapojení, ktorého podstata je v tom, že prvý vstup bloku napaťových deličov je připojený na prvý vstup prvého dynamického napáťového deliča a na prvý vstup druhého dynamického napáťového deliča, druhý vstup bloku napaťových deličov je připojený na druhý vstup prvého dynamického napáťového deliča, třetí vstup bloku napáťových deličov je připojený na druhý vstup druhého dynamického napáťového deliča, prvý výstup bloku napáťových deličov je připojený na prvý výstup prvého dynamického napáťového deliča a prvý výstup druhého dynamického napáťovélro deliča, druhý výstup bloku napáťových deličov je připojený na druhý výstup prvého dynamického napáťového deliča a na druhý výstup druhého dynamického napáťového deliča; Základ-zapojenia bezpečného logického obvodu tvoří dynamický napáťový-dělič, ktorého . podstata je v—tom, že prvý vstup dynamického napáťového deliča- je cez prvý rezistor připojený na bázu prvého-tranzistora, druhý vstup dynamického napáťového deliča je-cez druhý rezistor připojený na prvý uzol, pričom prvý uzóTje ešte připojený na kolektor prvého tranzistora, ďalej je^ cez prvú diodu připojený na druhý uzol a cez třetí rezistor na bázu druhého-tranzistora,rpričom druhý uzol je ďalej cez štvrtý rezistor připojený na štvrtý uzol a cez prvý kondenzátor na třetí uzol, k tretiemu uzlu je ešte připojený emitor prvého tranzistora, ďalej emitor druhého tranzistora a druhý výstup dynamického napáťového deliča, pričom na štvrtý uzol je ešte připojený kolektor druhého tranzistora a prvý výstup

CS 276 197 B6 2 dynamického napáťového deliča. Bezpečný logický obvod sa vyznačuje malým príkonom logických vstupov, dobrou reprodukovatelnosťou, nenáročnosťou na nastavenie a možnosťou pripojenia na ITL logiku. Požadovaná bezpečnost je zaistená dynamickým režimom práce zapojenia. Vzhladom k použitým prvkom má zapojenie dobré předpoklady pre případná integráciu.

Na obr. 1 je bloková schéma bezpečného logického obvodu, na obr. 2 je zapojenie dynamických napáťových deličov v bloku napáťových deličov pre realizáciu funkcie logického súčinu, na obr. 3 je zapojenie dynamických napáťových deličov v bloku napáťových deličov pře realizáciu funkcie logického sáčtu a na obr. 4 je zapojenie dynamického napáťového deliča.

Bezpečný logický obvod podía blokovej schémy zobrazenej na obr. 1 je zapojený tak, že prvý výstup 11 generátora 1 je připojený na prvý vstup 21 bloku napáťových deličov 2, prvý výstup 24 bloku napáťových deličov £ je‘připojený na prvý vstup 31 výstupného obvodu £, prvá vstupná svorka 41 bezpečného logického obvodu je připojená na druhý vstup 22 bloku napáťových deličov £, druhá vstupná svorka 42 bezpečného logického obvodu je připojená na třetí vstup 23 bloku napáťových deličov £, tretia vstupná svorka 43 bezpečného logického obvodu je připojená na prvý vstup 12 generátora £ a druhý vstup 32 výstupného obvodu £, prvá výstupná svorka 44 bezpečného logického obvodu je připojená na prvý výstup 34 výstupného obvodu £, druhá výstupná svorka 45 bezpečného logického obvodu je připojená na druhý výstup 35, výstupného obvodu £, společná vstupno-výstupná svorka 46 bezpečného logického obvodu je připojená na druhý výstup 13 generátora £, ďalej na druhý výstup 25 bloku napáťových deličov £ a třetí výstup 33 výstupného obvodu £. Na obr. 2 je zobrazené preppjenie dynamických napáťových deličov £ v bloku napáťových deličov £ pře realizáciu funkcie logického súčinu, podía ktorého je prvý vstup 21 bloku napáťových deličov £ připojený na prvý vstup 51 prvého dynamického napáťového deliča 5, druhý vstup ££ bloku napáťových deličov £ je připojený na druhý vstup 52 prvého dynamického napáťového deliča £, prvý výstup 54 prvého napáťového dynamického deliča £ je připojený na prvý vstup 51 druhého dynamického napáťového deliča £, třetí vstup 23 bloku napáťových deličov £ je připojený na druhý vstup 52 druhého dynamického napáťového deliča £, prvý výstup 24 bloku napáťových deličov £ je připojený na prvý výstup 54 druhého dynamického napáťového deliča £, druhý výstup 25 bloku napáťových deličov £ je připojený na druhý výstup 53 prvého dynamického napáťového deliča 5 a na druhý výstup 53 druhého dynamického napáťového deliča £. Na obr. 3 je zobrazené prepojenie dynamických napáťových deličov £ v bloku napáťových deličov £ pře realizáciu funkce logického súčtu, podía ktorého je prvý vstup £1 bloku napáťových deličov £ připojený na prvý vstup 51 prvého dynamického napáťového deliča £ a na prvý vstup 51 druhého dynamického napaťového deliča £, druhý vstup ££ bloku napáťových deličov £ je připojený na druhý vstup 52 prvého dynamického napáťového deliča £, třetí vstup 23 bloku napáťových deličov £ je připojený na druhý vstup 52 druhého dynamického napáťového deliča £, prvý výstup 24 bloku napáťových deličov £ je připojený na prvý výstup 54 prvého dynamického napáťového deliča £ a prvý výstup 54 druhého dynamického napáťového deliča. £, druhý výstup 25 bloku napáťových deličov £ je připojený na druhý, výstup 53 prvého dynamického napáťového deliča £ a na druhý výstup 53 druhého dynamického napáťového deliča £. Na obr. 4 Je zobrazené zapojenie dynamického napáťového deliča £, kde prvý vstup 51 dynamického napáťovéfto dělič? £ je cez prvý rezistor 510 připojený na bázu prvého tranzistora 511, druhý vstup 52 dynamického napáťového deliča £ je cez druhý rezistor 512 připojený na prvý uzol 501, pričom prvý uzol 501 je ešte připojený na kolektor prvého tranzistora 511. ďalej je cez prvú,diodu 51Ť připojený na druhý^sg^ uzol 502 a cez třetí rezistor 514 na bázu druhého tranzistora 517, pričom druhý uzol 502----je ďalej cez štvrtý rezistor 516 připojený na štvrtý uzol 504 a cez prvý kondenzátor 515 ~ na tretí-uzol 503, k tretiemu uzlu 503 je ešte připojený emitor prvého tranzistora 511. '__ Ďalej emitor druhého tranzistora 517 a druhý výstup'£3 dynamického napáťového deliča £, <

pričom na štvrtý uzol 504 je ešte připojený kolektor druhého² tranzistora 517 a prvý výstup 54 dynamického napáťového deliča £. Základ bezpečného logického obvodu zobrazeného na obr. 1 tvoří dynamický napáťový dělič znázorněný na obr. 4. Na jeho vstup 51 je privádzaný obdížnikový signál z generátora £ alebo z predchádzajúceho dynamického napáťového deliča £. Na

CS 276 197 86 vstup 52 sa pripája statický signál. Tranzistory 511 a 517 pracujú navzájem inverzně a v spínacom režime. Ak tranzistor 511 nevedie, je zopnutý tranzistor 517 a cez diodu 513 dochádza k nabíjaniu kondenzátora 515 na hodnotu napatia, ktorá závisí od frekvencie a striedy obdížnikového signálu privádzaného na vstup 51, velkosti napatia na vstupe 52. časovej konstanty nabíjacieho obvodu a od velkostí hodnůt rezistorov 512, 514 a 516. Počas tejto doby je na výstupoch 54, 53 napatie rovné úbytku napatia medzi kolektorom a emitorom' zopnutého tranzistora 517. Toto napatie je nepostačujíce na zopnutie vstupného tranzistora nasledujúceho stupňa. V době, keň je tranzistor 511 zopnutý, nevedie tranzistor 517 a napatie z kondenzátora 515 pósobí na výstup 54. Len za předpokladu správnej činnosti obvodu a dostatečné velkého napatia na vstupe 52 (minimálně požadovaná hodnota tohto napatia sa dá nastavit rezistormi 512, 514, £16) dochádza k transformácii dynamického signálu zo vstupu 51 na výstup £4. V případe refazcového zapojenia dynamických napaťových deličov £ v bloku napaťových deličov £, podlá obr. 2, realizuje bezpečný logický obvod funkciu logického súčinu. Na vstup 51 prvého napaťového deliča £ je nepřetržíte privádzaný obdížnikový signál z generátora £. Výstup 54 posledného dynamického napaťového deliča £ v reťazci je připojený na vstup 31 výstupného obvodu £. Výstupný obvod £ zosilňuje dynamický signál privádzaný na jeho vstup 31 (dynamický výstup 35) a premieňa ho na statický signál (statický výstup 34). Musí byť realizovaný tak, aby sa nemohol v důsledku uvažovanej poruchy objaviť na výstupoch 34, 35 signál významu log. 1 (tj. dynamický signál na výstupe 35 alebo statický signál o úrovni log. 1 na výstupe 34), ak na vstupe 31 nie je dynamický signál. Na výstupných svorkách £4, 45 je signál významu log. 1 len vtedy, ak celý obvod pracuje správné a na obidvoch vstupných svorkách 41 a 42 je signál o úrovni log. 1. V případe paralelného zapojenia dynamických napaťových deličov £ v bloku napaťových deličov 2, podlá obr. 3, realizuje bezpečný logický obvod funkciu logického súčtu. Na vstup 51 prvého aj druhého napaťového deliča £ je privádzaný nepřetržíte obdížnikový signál z generátora £. Na vstup 31 výstupného obvodu £ je připojený výstup 54 prvého aj druhého napaťového deliča £. Na výstupných svorkách 44, 45 je signál významu log. 1 len vtedy, ak celý obvod pracuje správné a aspoň na jednej zo vstupných svoriek 41, 42 je signál o úrovni log. 1. Zapojenie generátora £ a výstupného obvodu £ je všeobecne známe a preto ich nepopisujem.

Bezpečný logický obvod je možné predovšetkým použit’ v obvodoch železničnej zabezpečovacej techniky, ktorých činnosť je popísaná logickou funkciou. Samotný dynamický napěťový dělič je možné použiť aj ako úrovňový napěťový člen.

Claims

PATENTOVÉ NÁROKY

1. Zapojenie bezpečného logického obvodu je vyznačené tým, že prvý výstup (11) generátora (1) je připojený na prvý vstup (21) bloku napaťových deličov (2), prvý výstup (24) bloku napaťových deličov.(2) je připojený na prvý vstup (31) výstupného obvodu (3), prvá vstupná svorka (41) bezpečného logického obvodu je připojená na druhý vstup (22) bloku napaťových deličov (2), druhá vstupná svorka (42) bezpečného logického obvodu je připojená na třetí vstup (23) bloku napaťových deličov (2), tretia v5Ftupná~skorka (43) bezpečného logického obvodu je připojená na prvý vstup (12) generátora (1) a druhý vstup (32) výstupného obvodu (3), prvá výstupná svorka (44) bezpečného logického obvodu je — připojená na prvý výstup (34) výstupného obvodu (3), druhá výstupná svorka (45) bezpečného logického obvodu je připojená na druhý výstup (35) výstupné!® obvodu—(3), spoločná vstupno^výstupná svorka (46) bezpečného logického obvodu je připojená na druhý Výstup _ (13) generátora (1), Sálej na druhý výstup (25) bloku napaťových deličov (2) a třetí “ výstup—(33) výstupného obvodu (3). — __ _ -...

2. Zapojenie dynamických napaťových deličov v bloku napěťových deličovtak, že bezpečný logický obvod podlá bodu 1 plní funkciu logického súčinu, je vyznačené tým, že prvý vstup (21) bloku napaťových deličov (2) je připojený na prvý vstup.(51) prvého dynamic

CS 276 197 B6 kého napaťového deliča (5), druhý vstup (22) bloku napaťových deličov (2) je připojený na druhý vstup (52) prvého dynamického napaťového deliča (5), prvý výstup (54) prvého napaťového dynamického deliča (5) je připojený na prvý vstup (51) druhého dynamického napaťového deliča (5), třetí vstup (23) bloku napaťových deličov (2) je připojený na druhý vstup (52) druhého dynamického napaťového deliča (5), prvý výstup (24) bloku napaťových deličov (2) je připojený na prvý výstup (54) druhého dynamického napaťového deliča (5), druhý výstup (25) bloku napaťových deličov (2) je připojený na druhý výstup (53) prvého dynamického napaťového deliča (5) a na druhý výstup (53) druhého dynamického napaťového deliča (5).

3. Zapojenie dynamických napaťových deličov v bloku napěťových deličov tak, že bezpečný logický obvod podlá bodu 1 plní funkciu logického súčtu, je vyznačené tým, že prvý vstup (21) bloku napaťových deličov (2) je připojený na prvý vstup (51) prvého dynamického napěťového deliča (5) a na prvý vstup (51) druhého dynamického napaťového deliča (5), druhý vstup (22) bloku napaťových deličov (2) je připojený na druhý vstup (52) prvého dynamického napěťového deliča (5), třetí vstup (23) bloku napěťových deličov (2) je připojený na druhý vstup (52) druhého dynamického napaťového deliča (5), prvý výstup (24) bioku napaťových deličov (2) je připojený na prvý výstup (54) prvého dynamického napěťového deliča (5) a prvý výstup (54) druhého dynamického napaťového deliča (5), druhý výstup (25) bloku napěťových deličov (2) je připojený na druhý výstup (53) prvého dynamického napaťového deliča (5) a na druhý výstup (53) druhého dynamického napaťového deliča (5).

4. Zapojenie dynamického napěťového deliča, který je súčasťou bezpečného logického obvodu podlá bodu 1, je vyznačené tým, že prvý vstup (51) dynamického napěťového deliča (5) je cez prvý rezistor (510) připojený na bázu prvého tranzistora (511), druhý vstup (52) dynamického napaťového deliča (5) je cez druhý rezistor (512) připojený na prvý uzol (501), pričom prvý uzol (501) je ešte připojený na kolektor prvého tranzistora (511), Balej je cez prvé diodu (513) připojený na druhý uzol (502) a cez třetí rezistor (514) na bázu druhého tranzistora (517), pričom druhý uzol (502) je áalej cez štvrtý rezistor (516) připojený na štvrtý uzol (504) a cez prvý kondenzátor (515) na třetí uzol (503), k tretiemu uzlu (503) je ešte připojený emitor prvého tranzistora (511), áalej emitor druhé• ho tranzistora (517) a druhý výstup (53) dynamického napěťového deliča (5), pričom na štvrtý uzol (504) je ešte připojený kolektor druhého tranzistora (517) a prvý výstup (54) dynamického napaťového deliča (5).