CS266973B1 - Connection for external stores' control modulus - Google Patents
Connection for external stores' control modulus Download PDFInfo
- Publication number
- CS266973B1 CS266973B1 CS878996A CS899687A CS266973B1 CS 266973 B1 CS266973 B1 CS 266973B1 CS 878996 A CS878996 A CS 878996A CS 899687 A CS899687 A CS 899687A CS 266973 B1 CS266973 B1 CS 266973B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- block
- input
- buffer
- inputs
- output
- Prior art date
Links
- 230000015654 memory Effects 0.000 claims abstract description 88
- 230000005540 biological transmission Effects 0.000 claims abstract description 10
- 230000002457 bidirectional effect Effects 0.000 claims description 8
- 238000012546 transfer Methods 0.000 claims description 6
- QEBNVGLWXKVRJR-UHFFFAOYSA-N 2-(4,5-dimethyl-1,3-diselenol-2-ylidene)-5,6-dihydro-[1,3]dithiolo[4,5-b][1,4]dithiine Chemical compound [Se]1C(C)=C(C)[Se]C1=C1SC(SCCS2)=C2S1 QEBNVGLWXKVRJR-UHFFFAOYSA-N 0.000 claims 1
- 230000008520 organization Effects 0.000 abstract description 2
- 230000006870 function Effects 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000013518 transcription Methods 0.000 description 1
- 230000035897 transcription Effects 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
Zapojenie riadiaceho modulu vonkajších pamStí umožňuje pripájať malé pevné diskové pamSti k číslicovým počítačom so systémovou zbernicou Spoločná zbernica. Organizácia blokov a dát na disku je v riadiacom module určovaná mikroprogramovo. Zapojenie umožňuje vykonávat súčasný přenos blokov dát medzi operačnou pamSťou počítača, riadiacim modulom a diskovou parnatou.Connection of control module external memory allows you to connect small hard drives memory to digital system computers bus Common bus. Block organization and data on the disk is determined in the control module firmware. Connection allows perform simultaneous transmission of data blocks between operating memory of the computer, the control module and disk steam.
Description
Vynález sa týká zapojenia riadiaceho modulu vonkajších pamMtí pre pripojenie malých pevných diskových pamStí na systémovú zbernicu Spoločná zbernica číslicového počítače.The present invention relates to the connection of an external memory control module for connecting small hard disk drives to a common bus system bus.
Doteraz známe zapojenia riadiacich modulov diskových památí neumožňovali pripojenie malých pevných diskových pamStí na systémovú zbernicu Spoločná zbernica číslicového počítač a.Hitherto known connections of disk memory control modules did not allow the connection of small hard disk memories to the system bus Common bus of a digital computer a.
Vyžšie uvedené nedostatky odstraňuje zapojenie podlá vynálezu, ktorého podstata je v tom, že výstupy bloku pamSti mikroprogramu sú spojené so vstupmi bloku aritmeticko-logickej jednotky, zatial čo výstupy bloku památi mikroprogramu sú spojené so vstupmi bloku výběru podmienky, pričom výstupy bloku pamSti mikroprogramu sú spojené so vstupmi bloku dekódera riadiacich signálov, zatial čo výstupy bloku pamSti mikroprogramu sú spojené so vstupmi bloku riadenia mikroprogramu, pričom výstupy bloku aritmeticko-logickej jednotky sú spojené so vstupmi bloku výstupných dát a tiež so vstupmi bloku adresy operačnej památi a dalej tiež so vstupmi bloku riadenia mikroprogramu a tiež so vstupmi bloku výběru podmienky, a dalej tiež so vstupmi bloku adresy vyrovnávacej parnáti mikroprogramu a tiež so vstupmi bloku adresy vyrovnávacej památi disku a dalej tiež so vstupmi bloku počtu slov a tiež so vstupom vstupného registra vyrovnávacej parnáti a dalej tiež so vstupmi bloku riadenia disku, zatial čo výstupy bloku dekódera riadiacich signálov sú spojené so vstupom bloku výstupných dát a tiež so vstupom bloku adresy operačnej památi a dalej tiež so vstupom bloku riadenia mikroprogramu a tiež so vstupmi bloku riadenia styku s počítačem, dalej tiež so vstupom bloku počtu slov a tiež so vstupom bloku adresy vyrovnávacej památi disku a dalej tiež so vstupom bloku adresy vyrovnávacej památi mikroprogramu a tiež so vstupmi bloku riadenia vyrovnávacej památi a dalej tiež so vstupom vstupného registra vyrovnávacej památi a tiež so vstupom bloku riadenia disku, zatial čo vstupy bloku aritmeticko-logickej jednotky sú spojené s výstupmi bloku vstupných dát a tiež s výstupmi bloku stavových signálov a dalej tiež s výstupmi bloku památi mikroprogramu a tiež s výstupmi výstupného registra vyrovnávacej památi, pričom výstupy bloku dekódera riadiacich signálov sú spojené so vstupom bloku vstupných dát a tiež so vstupom bloku stavových signálov a dalej tiež so vstupom bloku památi mikroprogramu a tiež so vstupom výstupného registra vyrovnávacej památi, zatial čo vstupy bloku stavových signálov sú spojené s výstupmi bloku dekódera adresy a tiež s výstupmi bloku riadenia styku s počítačům a dalej tiež s výstupmi bloku riadenia disku a tiež s výstupom bloku kontroly dát a dalej tiež s výstupom bloku počtu slov, pričom výstup bloku dekódera adresy je spojený so vstupom bloku výběru podmienky, zatial čo výstup bloku výběru podmienky je spojený so vstupom bloku riadenia mikroprogramu, pričom výstupy bloku aritmeticko-logickej jednotky sú spojené so vstupmi bloku výběru podmienky, zatial čo výstup bloku výběru podmienky je spojený so vstupom bloku aritmeticko-logickej jednotky, pričom výstupy bloku riadenia mikroprogramu sú spojené so vstupmi bloku památi mikroprogramu, zatial čo výstupy bloku riadenia styku s počítačom sú spojené so vstupom bloku adresy operačnej památi a tiež so vstupom bloku výstupných dát a dalej tiež so vstupom bloku vstupných dát, pričom výstupy bloku výstupných dát sú spojené so vstupmi bloku styku s počítačom, zatial čo výstupy bloku adresy operačnej památi sú spojené so vstupmi bloku styku s počítačom, pričom výstup bloku adresy operačnej památi je spojený so vstupom bloku styku s počítačom, zatial čo vstupy bloku dekódera adresy sú spojené s výstupmi bloku styku s počítačom, pričom vstup bloku dekódera adresy je spojený s výstupom bloku styku s počítačom, zatial čo oboj směrné vstupy bloku riadenia styku s počítačom sú spojené s oboj směrnými vstupmi bloku styku s počítačom, pričom vstupy bloku vstupných dát sú spojené s výstupmi bloku styku s počítačom, zatial čo výstupy bloku počtu slov sú spojené so vstupmi bloku riadenia dát a tiež sú spojené so vstupmi bloku posuvného registra, pričom výstupy bloku počtu slov sú spojené so vstupmi bloku riadenia dát, zatial čo výstup bloku riadenia dát je spojený so vstupom vyrovnávacieho registra čítaných dát a tiež so vstupom bloku počtu slov a dalej tiež so vstupom bloku riadenia vyrovnávacej památi, pričom výstup bloku riadenia dát je spojený so vstupom bloku posuvného registra a tiež so vstupom bloku počtu slov, a dalej tiež so vstupom bloku riadenia vyrovnávacej památi, zatial čo výstupy bloku riadenia dát sú spojené so vstupmi bloku kontroly dát, pričom výstup bloku riadenia vyrovnávacej památi je spojený so vstupom bloku adresy vyrovnávacej památi mikroprogramu a tiež so vstupomThe above-mentioned drawbacks are eliminated by the circuit according to the invention, the essence of which is that the outputs of the firmware block are connected to the inputs of the arithmetic logic unit block, while the outputs of the firmware block are connected to the inputs of the condition selection block, the outputs of the firmware block being connected. with the inputs of the control signal decoder block, while the outputs of the firmware block are connected to the inputs of the firmware control block, the outputs of the arithmetic logic unit block being connected to the inputs of the output data block and also to the inputs of the RAM address block and microprogram and also with the inputs of the condition selection block, and also with the inputs of the address block of the microprogram buffer and also with the inputs of the address block of the disk buffer and also with the inputs of the word count block and also with the input of the input register disk management, while the output The ups of the control signal decoder block are connected to the input of the output data block and also to the input of the RAM address block and also to the input of the firmware control block and also to the inputs of the computer contact control block, also to the word count block input and also to the block input disk buffer addresses and also with the input of the firmware buffer address block and also with the buffer control block inputs and also with the buffer input register input and also with the disk control block input, while the arithmetic-logic unit block inputs are connected to the outputs of the input data block and also the outputs of the status signal block and also the outputs of the firmware memory block and also the outputs of the buffer output register, the outputs of the control signal decoder block being connected to the input of the input data block and also to the input of the status signal block also with microprogram memory block input and also with about the input of the buffer output register, while the inputs of the status signal block are connected to the outputs of the address decoder block and also to the outputs of the computer contact control block and also to the disk control block outputs and also to the data control block output and also to the block output number of words, the output of the address decoder block being connected to the input of the condition selection block, while the output of the condition selection block being connected to the input of the firmware control block, the outputs of the arithmetic logic unit block being connected to the inputs of the condition selection block condition is connected to the input of the arithmetic-logic unit block, the outputs of the microprogram control block being connected to the inputs of the microprogram memory block, while the outputs of the computer contact control block are connected to the input of the RAM address block and also to the input of the output data block. with the input of the input data block, the outputs of the output data block with ú connected to the inputs of the computer contact block, while the outputs of the RAM address block are connected to the inputs of the computer contact block, the outputs of the RAM address block being connected to the inputs of the computer contact block, while the inputs of the address decoder block are connected to the outputs computer contact block, wherein the input of the address decoder block is connected to the output of the computer contact block, while both directional inputs of the computer contact control block are connected to both directional inputs of the computer contact block, the inputs of the input data block being connected to the block outputs contact with the computer, while the word count block outputs are connected to the data control block inputs and also connected to the shift register block inputs, the word count block outputs being connected to the data control block inputs, while the data control block output is connected to the data control block input. buffer register of read data and also with the input of the word count block and also with the input of the buffer control block, pr the output of the data control block is connected to the input of the shift register block and also to the input of the word count block, and also to the input of the buffer control block, while the outputs of the data control block are connected to the inputs of the data control block, the output of the buffer control block is connected to the input of the address block of the firmware buffer and also to the input
CS 266 973 Bl 3 bloku adresy vyrovnávacej pamSti disku, zatial čo výstupy bloku riadenia vyrovnávacej pamSti sú spojené so vstupmi bloku vyrovnávacej pamSti, pričom výstupy bloku riadenia vyrovnávacej pamSti sú spojené so vstupom vstupného registra vyrovnávacej pamSti a tiež so vstupom vyrovnávacieho registra čítaných dát, zatial čo výstupy bloku riadenia vyrovnávacej pamSti sú spojené so vstupom vyrovnávacieho registra zapisovaných dát a tiež so vstupom výstupného registra vyrovnávacej pamSti, pričom výstup bloku riadenia vyrovnávacej pamSti je spojený so vstupom bloku výběru adresy, zatial čo výstupy bloku adresy vyrovnávacej pamSti mikroprogramu sú spojené so vstupmi bloku výběru adresy, pričom výstupy bloku adresy vyrovnávacej pamSti disku sú spojené so vstupmi bloku výběru adresy, pričom výstupy bloku výběru adresy sú spojené so vstupmi bloku vyrovnávacej pamSti, zatial čo oboj směrné vstupy bloku vyrovnávacej pamSti sú spojené s výstupmi vstupného registra vyrovnávacej pamSti a tiež so vstupmi vyrovnávacieho registra zapisovaných dát a Sálej tiež s výstupmi vyrovnávacieho registra čítaných dát a tiež so vstupmi výstupného registra vyrovnávacej pamSti, pričom výstupy vyrovnávacieho registra zapisovaných dát sú spojené so vstupmi bloku posuvného registra, zatial čo výstupy bloku posuvného registra sú spojené so vstupmi vyrovnávacieho registra čítaných dát, pričom oboj směrné vstupy bloku posuvného registra sú spojené s oboj směrnými vstupmi bloku dekódovania dát, zatial čo výstup bloku posuvného registra je spojený so vstupom bloku kontroly dát, pričom výstup bloku kontroly dát je spojený so vstupom bloku kódovania dát, zatial čo výstup bloku riadenia disku je spojený so vstupom bloku kódovania dát, pričom vstupy bloku riadenia disku sú spojené s výstupmi bloku styku s diskom, pričom výstupy bloku riadenia disku sú spojené so vstupmi bloku styku s diskom, zatial čo výstupy bloku kódovania dát sú spojené so vstupmi bloku styku s diskom, pričom vstupy bloku kódovania dát sú spojené s výstupmi bloku styku s diskom.CS 266 973 B1 3 of the disk buffer address block, while the outputs of the buffer control block are connected to the inputs of the buffer block, the outputs of the buffer control block being connected to the input of the input buffer register and also to the input of the read data buffer. wherein the outputs of the buffer control block are connected to the input of the write register buffer and also to the input of the buffer output register, the output of the buffer control block being connected to the input of the address selection block, while the outputs of the firmware buffer address block are connected to the block inputs the outputs of the address selection block are connected to the inputs of the address selection block, the outputs of the address selection block being connected to the inputs of the buffer block, while the two directional inputs of the buffer block are connected to the outputs of the buffer input register. The inputs of the read data buffer register as well as the read data buffer register outputs and also the buffer output register inputs, the write data buffer register outputs being connected to the shift register block inputs, while the shift register block outputs are connected to the buffer register inputs. the two directional inputs of the shift register block are connected to the two directional inputs of the data decoding block, while the output of the shift register block is connected to the input of the data control block, the output of the data control block being connected to the input of the data coding block. the output of the disk control block is connected to the input of the data coding block, the inputs of the disk control block being connected to the outputs of the disk contact block, the outputs of the disk control block being connected to the inputs of the disk contact block, while the outputs of the data coding block are connected to the inputs block of contact with the disk, the inputs of the block being coded The data are connected to the outputs of the disk contact block.
Výhodou zapojenia podlá tohoto vynálezu je možnost pripájania malých pevných diskových pamSti s róznymi kapacitami k počítačom so systémovou zbernicou Spoločná zbernica bez zmien v zapojení. Tejto výhody je dosiahnuté tým, že organizácia blokov na disku je v riadiacom module určovaná mikroprogramovo. Ďalšou výhodou tohoto vynálezu je, že přenosy blokov dát medzi operačnou pamSťou počítača a blokom vyrovnávacej pamSti a zároveň medzi blokom vyrovnávacej pamSti a diskovou parnatou sú vykonávané autonomně. Toho je dosiahnuté tým, že pri přenose blokov dát s operačnou pamSťou je realizovaná autonómna súčinnost bloku arítmeticko-logickej jednotky s blokom riadenia vyrovnávacej pamSti a blokom riadenia styku s počítačom. Pri přenose bloku dát s diskovou pamStou je to dosiahnuté realizováním autonómnej súčinnosti bloku riadenia dát s blokom počtu slov.The advantage of the connection according to the invention is the possibility of connecting small hard disk memories with different capacities to computers with the system bus Common bus without changes in the connection. This advantage is achieved in that the organization of the blocks on the disk is determined microprogrammatically in the control module. Another advantage of the present invention is that the transfers of data blocks between the computer's operating memory and the buffer block and at the same time between the buffer block and the disk steam are performed autonomously. This is achieved in that during the transmission of the data blocks with the operational memory, the autonomous interaction of the arithmetic-logic unit block with the buffer control block and the computer contact control block is realized. When transferring a data block with a disk memory, this is achieved by realizing an autonomous interaction of the data control block with the word count block.
Na priloženom výkrese obr. 1 je zobrazená celková bloková schéma zapojenia podlá tohoto vynálezu.In the accompanying drawing FIG. 1 is an overall block diagram of a circuit according to the present invention.
Příklad konkrétnéj realizácie vynálezu je riešenie podlá obr. 1, vyznačujúce sa tým, že výstupy 9C bloku 2 pamSti mikroprogramu sú spojené so vstupmi A12 bloku 12 aritmeticko-logickej jednotky, zatial čo výstupy 9B bloku 9 parnati mikroprogramu sú spojené so vstupmi A10 bloku 10 výběru podmienky, pričom výstupy 9D bloku 9 pamSti mikroprogramu sú spojené so vstupmi All bloku 11 dekódera riadiacich signálov, zatial čo výstupy 9A bloku 9 pamSti mikroprogramu sú spojené so vstupmi D7 bloku 7 riadenia mikroprogramu, pričom výstupy 12B bloku 12 aritmeticko-logickej jednotky sú spojené so vstupmi A2 bloku 2 výstupných dát a tiež so vstupmi A3 bloku 2 adresy operačnej pamSti a dalej tiež so vstupmi B7 bloku 2 riadenia mikroprogramu a tiež so vstupmi CIO bloku 10 výběru podmienky a dalej tiež so vstupmi B14 bloku 14 adresy vyrovnávacej pamSti mikroprogramu a tiež so vstupmi B15 bloku 15 adresy vyrovnávacej pamSti disku a dalej tiež so vstupmi D16 bloku 16 počtu slov a tiež so vstupom C20 vstupného registra 20 vyrovnávacej pamSti a dalej tiež so vstupmi B25 bloku 25 riadenia disku, zatial čo výstupy 11A bloku 11 dekódera riadiacich signálov sú spojené so vstupom B2 bloku 2 výstupných dát a tiež so vstupom B3 bloku 2 adresy operačnej pamSti a dalej tiež so vstupom A7 bloku 2 riadenia mikroprogramu a tiež so vstupmi B5 bloku 2 riadenia styku s počítačom a dalej tiež so vstupom C16 bloku 16 počtu slov a tiež so vstupom A15 bloku 15 adresy vyrovnávacej pamSti disku a dalej tiež so vstupom AI 4 bloku 14 adresy vyrovnávacej pamSti mikroprogramu a tiež so vstupmi C13 bloku 13 riadenia vyrovnávacejAn example of a specific embodiment of the invention is the solution according to FIG. 1, characterized in that the outputs 9C of the firmware block 2 are connected to the inputs A12 of the arithmetic logic unit block 12, while the outputs 9B of the firmware block 9 are connected to the inputs A10 of the condition selection block 10, the outputs 9D of the firmware block 9. are connected to the inputs All of the control signal decoder block 11, while the outputs 9A of the firmware memory block 9A are connected to the inputs D7 of the firmware control block 7, the outputs 12B of the arithmetic logic unit block 12 being connected to the A2 inputs of the output data block 2 and also to inputs A3 of the operating memory address block 2 and further also with the inputs B7 of the firmware control block 2 and also with the inputs CIO of the condition selection block 10 and further also with the inputs B14 of the firmware buffer address block 14 and also with the inputs B15 of the disk buffer address block 15 and further also with the inputs D16 of the word count block 16 and also with the input C20 of the input register 20 of the buffer memory and further also with the inputs B2 5 of the disk control block 25, while the outputs 11A of the control signal decoder block 11 are connected to the input B2 of the output data block 2 and also to the input B3 of the RAM address block 2 and further also to the input A7 of the firmware control block 2 and also to the inputs B5 of the control. 2 computer contact control and also with input C16 of word count block 16 and also with input A15 of disk buffer address block 15 and also with input AI 4 of block 14 of firmware buffer address and also with inputs C13 of buffer control block 13
CS 266 973 BlCS 266 973 Bl
I pamSti a člalej tiež so vstupom B20 vstupného registra 20 vyrovnávacej pamSti a tiež so vstupom A2£ bloku 25 riadenia disku, zatial čo vstupy C12 bloku 12 aritmeticko-logickej jednotky sú spojené s výstupmi 6A bloku 2 vstupných dát a tiež s výstupmi 8A bloku 8 stavových signálov a dalej tiež s výstupmi 9E bloku 2 pamSti mikroprogramu a tiež s výstupmi 2£A výstupného registra 24 vyrovnávacej pamSti, pričom výstupy 11B bloku 11 dekódera riadiacich signálov sú spojené so vstupom B6 bloku 2 vstupných dát a tiež so vstupom A8 bloku 2 stavových signálov a Sálej tiež so vstupom A9 bloku 2 pamSti mikroprogramu a tiež so vstupom A24 výstupného registra 24 vyrovnávacej pamSti, zatial čo vstupy B8 bloku 2 stavových signálov sú spojené s výstupmi 4B bloku £ dekódera adresy a tiež s výstupmi 5B bloku £ riadenia styku s počítačem a Sálej tiež s výstupmi 25A bloku 25 riadenia disku a tiež s výstupom 27B bloku 27 kontroly dát a Sálej tiež s výstupom 16C bloku 16 počtu slov, pričom výstup 4A bloku £ dekódera adresy je spojený so vstupom BIO bloku 10 výběru podmienky, zatial čo výstup 10A bloku 10 výběru podmienky je spojený so vstupom C7 bloku 2 riadenia mikroprogramu, pričom výstupy 12A bloku 12 aritmeticko-logickej jednotky sú spojené so vstupmi D10 bloku 10 výběru podmienky, zatial čo výstup 10B bloku 10 výběru podmienky je spojený so vstupom B12 bloku 12 aritmeticko-logickej jednotky, pričom výstupy 7A bloku 2 riadenia mikroprogramu sú spojené so vstupmi B9 bloku £ pamSti mikroprogramu, zatial čo výstupy £A bloku £ riadenia styku s počítačem sú spojené so vstupom C3 bloku £ adresy operačnej pamSti a tiež so vstupom C2 bloku £ výstupných dát a dalej tiež so vstupom C6 bloku £ vstupných dát, pričom výstupy 2A výstupných dát sú spojené so vstupmi Al bloku £ styku s počítačem, zatial čo výstupy 3B bloku £ adresy operačnej pamSti sú spojené so vstupmi B1 bloku £ styku s počítačem, pričom výstup 3A bloku £ adresy operačnej pamSti je spojený so vstupom Cl bloku 2 styku s počítačem, zatial čo vstupy B£ bloku £ dekódera adresy sú spojené s výstupmi 1A bloku 2 styku s počítačem, pričom vstup A£ bloku £ dekódera adresy je spojený s výstupom 1B bloku 2 styku s počítačem, zatial čo oboj směrné vstupy A5 bloku £ riadenia styku s počítačem sú spojené s obojsmernými vstupmi Dl bloku 2 styku s počítačem, pričom vstupy A6 bloku £ vstupných dát sú spojené s výstupmi 1C bloku 2 styku s počítačem, zatial čo výstupy 16A bloku 16 počtu slov sú spojené so vstupmi B19 bloku 19 riadenia dát a tiež se vstupmi B22 bloku 22 posuvného registra, pričom výstupy 16B bloku 16 počtu slov sú spojené so vstupmi A19 bloku 19 riadenia dát, zatial čo výstup 19A bloku 19 riadenia dát je spojený so vstupom A23 vyrovnávacieho registra 23 čítaných dát a tiež so vstupom B16 bloku 16 počtu slov a dalej tiež so vstupom B13 bloku 13 riadenia vyrovnávacej pamSti, pričom výstup 19B bloku 19 riadenia dát je spojený so vstupom A22 bloku 22 posuvného registra a tiež so vstupom A16 bloku 16 počtu slov a dalej tiež so vstupom A13 bloku 13 riadenia vyrovnávacej pamSti, zatial čo výstupy 19C bloku 19 riadenia dát sú spojené so vstupmi A27 bloku 27 kontroly dát, pričom výstup 13A bloku 13 riadenia vyrovnávacej pamSti je spojený so vstupom C14 bloku 14 adresy vyrovnávacej pamSti mikroprogramu a tiež so vstupom C15 bloku 15 adresy vyrovnávacej pamSti disku, zatial čo výstupy 13B bloku 13 riadenia vyrovnávacej pamSti sú spojené so vstupmi A17 bloku 17 vyrovnávacej pamSti, pričom výstupy 13C bloku 13 riadenia vyrovnávacej pamSti sú spojené so.vstupom A20 výstupného registra 20 vyrovnávacej pamSti a tiež so vstupom B23 vyrovnávacieho registra 23 čítaných dát, zatial čo výstupy 13D bloku 13 riadenia vyrovnávacej pamSti sú spojené so vstupom A21 vyrovnávacieho registra 21 zapisovaných dát a tiež so vstupom B24 výstupného registra 24 vyrovnávacej pamSti, pričom výstupy 13E bloku 13 riadenia vyrovnávacej pamSti je spojený so vstupom C18 bloku 18 výběru adresy, zatial čo výstupy 14A bloku 14 adresy vyrovnávacej pamSti mikroprogramu sú spojené so vstupmi B18 bloku 18 výběru adresy, pričom výstupy 15A bloku 15 adresy vyrovnávacej pamSti disku sú spojené so vstupmi A18 bloku 18 výběru adresy, pričom výstupy 18A bloku 18 výběru adresy sú spojené so vstupmi C17 bloku 17 vyrovnávacej pamSti, zatial čo oboj směrné vstupy B17 bloku 17 vyrovnávacej pamSti sú spojené s výstupmi 20A vstupného registra 20 vyrovnávacej pamSti a tiež so vstupmi B21 vyrovnávacieho registra 21 zapisovaných dát a dalej tiež s výstupmi 23A vyrovnávacieho registra 23 čítaných dát a tiež so vstupmi C24 výstupného registra 24 vyrovnávacej pamSti, pričom výstupy 21A vyrovnávacieho registra 21 zapisovaných dát sú spojené so vstupmi C22 bloku 22 posuvného registra, zatial čo výstupy 22B bloku 22 posuvného registra sú spojené so vstupmi C23 vyrovnávacieho registra 23 čítaných dát, pričom obojsmerné vstupy D22 bloku 22 posuvného registra sú spojené s obojsmernými vstupmi A26 bloku 26 kódovania dát, zatial čo výstup 22A bloku 22 posuvného registra jeAlso with the input B20 of the buffer input register 20 and also with the input A2E of the disk control block 25, while the inputs C12 of the arithmetic logic unit block 12 are connected to the outputs 6A of the input data block 2 and also to the outputs 8A of the block 8. status signals and also with the outputs 9E of the firmware memory block 2 and also with the outputs 2A of the buffer output register 24, the outputs 11B of the control signal decoder block 11 being connected to the input B6 of the input data block 2 and also to the input A8 of the status signal block 2. also with the input A9 of the firmware memory block 2 and also with the input A24 of the buffer output register 24, while the inputs B8 of the status signal block 2 are connected to the outputs 4B of the address decoder block and also to the outputs 5B of the computer contact control block and Sale also with the outputs 25A of the disk control block 25 and also with the output 27B of the data control block 27 and Sale also with the output 16C of the word count block 16, the output 4A of the block e the address decoder is connected to the input BIO of the condition selection block 10, while the output 10A of the condition selection block 10 is connected to the input C7 of the firmware control block 2, the outputs 12A of the arithmetic logic unit block 12 being connected to the inputs D10 of the condition selection block 10. wherein the output 10B of the condition selection block 10 is connected to the input B12 of the arithmetic logic unit block 12, the outputs 7A of the firmware control block 2 being connected to the inputs B9 of the firmware memory block B9, while the outputs 7A of the computer interface control block 6 are connected to input C3 of the block £ of the address of the operational memory and also with the input C2 of the block £ of the output data and further also with the input C6 of the block £ of the input data, the outputs 2A of the output data being connected to the inputs A1 of the block £ in contact with the computer of the operating memory are connected to the inputs B1 of the computer contact block £, the output 3A of the operating memory address block £ being connected to the input C1 of the computer contact block 2, from wherein the inputs B e of the address decoder block E are connected to the outputs 1A of the computer contact block 1, the input A e of the address decoder block 1 being connected to the output 1B of the computer contact block 2, while both directional inputs A5 of the contact control block are connected to the bidirectional inputs D1 of the computer contact block 2, the inputs A6 of the input data block 6 being connected to the outputs 1C of the computer contact block 2, while the outputs 16A of the word count block 16 are connected to the inputs B19 of the data control block 19 and also with the inputs B22 of the shift register block 22, the outputs 16B of the word count block 16 being connected to the inputs A19 of the data control block 19, while the output 19A of the data control block 19 is connected to the input A23 of the read data buffer 23 and also to the input B16 of the block 16. the number of words and further also to the input B13 of the buffer control block 13, the output 19B of the data control block 19 being connected to the input A22 of the shift register block 22 and also to the input A16 of the word count block 16 and further also with the input A13 of the buffer control block 13, while the outputs 19C of the data control block 19 are connected to the inputs A27 of the data control block 27, the output 13A of the buffer control block 13 being connected to the input C14 of the firmware buffer address block 14 and also to input C15 of the disk buffer address block 15, while the outputs 13B of the buffer control block 13 are connected to the inputs A17 of the buffer block 17, while the outputs 13C of the buffer control block 13 are connected to the input A20 of the buffer output register 20 and also to input B23 of the read data buffer 23, while the outputs 13D of the buffer control block 13 are connected to the A21 input of the write data buffer 21 and also to the input B24 of the buffer output register 24, the outputs 13E of the buffer control block 13 being connected to the input C18 of the address selection block 18, while the outputs 14A of the address block 14 compensate the outputs of the firmware block are connected to the inputs B18 of the address selection block 18, the outputs 15A of the address buffer 15 of the disk buffer being connected to the inputs A18 of the address selection block 18, the outputs 18A of the address selection block 18 being connected to the inputs C17 of the buffer block 17. both directional inputs B17 of the buffer block 17 are connected to the outputs 20A of the buffer input register 20 and also to the inputs B21 of the written data buffer 21 and also to the outputs 23A of the read data buffer 23 and also to the inputs C24 of the buffer output register 24. wherein the outputs 21A of the write register buffer 21 are connected to the inputs C22 of the shift register block 22, while the outputs 22B of the shift register block 22 are connected to the inputs C23 of the read data buffer 23, the bidirectional inputs D22 of the shift register block 22 being connected to bidirectional inputs A26 of block 26 of data coding, while output 22A of block 2 2 of the shift register is
CS 266 973 Bl spojený so vstupom B27 bloku 27 kontroly dát, pričom výstup 27A bloku 27 kontroly dát je spojený so vstupom D26 bloku 26 kódovania dát, zatial čo výstup 25B bloku 25 riadenia disku je spojený so vstupom B26 bloku 26 kódovania dát, pričom vstupy C25 bloku 25 riadenia disku sú spojené s výstupmi 28B bloku 28 styku s diskom, pričom výstupy 25C bloku 25 riadenia disku sú spojené so vstupmi B28 bloku 28 styku s diskom, zatial čo výstupy 26A bloku 26 kódovania dát sú spojené so vstupmi A28 bloku 28 styku s diskom, pričom vstupy C26 bloku 26 kódovania dát sú spojené s výstupmi 28A bloku 28 styku s diskom.CS 266 973 B1 is connected to input B27 of data control block 27, wherein output 27A of data control block 27 is connected to input D26 of data coding block 26, while output 25B of disk control block 25 is connected to input B26 of data coding block 26, the inputs C25 of the disk control block 25 are connected to the outputs 28B of the disk contact block 28, the outputs 25C of the disk control block 25 are connected to the inputs B28 of the disk contact block 28, while the outputs 26A of the data coding block 26 are connected to the inputs A28 of the contact block 28. with the disk, the inputs C26 of the data encoding block 26 being connected to the outputs 28A of the disk contact block 28.
Funkcia zapojenia podlá tohoto vynálezu je nasledovná: Adresné linky systémovéj zbernice sú cez výstup 1A bloku 1 styku s počítačom přivedené na vstup B4 bloku 2 dekódera adresy, kde sú porovnávané ,s danou adresou riadiaceho modulu. Platnost adresných liniek v riadiacom module je potvrdzovaná signálom zo systémovej zbernice, ktorý cez výstup 1B bloku 2 styku s počítačom je přivedený na vstup A4 bloku 2 dekódera adresy, kde spósobí vyhodnotenie zhody prijatej adresy s danou adresou riadiaceho modulu. Na základe dekódovania adresy riadiaceho modulu sa na výstupe 4A bloku 2 dekódera adresy vygeneruje signál, ktorý je cez vstup BIO bloku 10 výběru podmienky, v ktorom na základe riadiacich výstupov 9B bloku 2 pamSti mikroprogramu přivedených na vstupy A10 bloku 10 výběru podmienky, důjde k jeho výběru a cez výstup 10A bloku 10 výběru podmienky je takto vybratá podmienka přivedená na vstup C7 bloku 2 riadenia mikroprogramu, pričom na výstupe 7A bloku 2 riadenia mikroprogramu sa vygeneruje nasledujúca adresa mikroprogramu, ktorá je přivedená na vstup B9 bloku 2 památi mikroprogramu, od ktorej sa začne vykonávat obslužná rutina požadovaná zo strany systémovej zbernice. Nasledujúca adresa mikroprogramu sa vygeneruje v závislosti od inštrukcie a adresy privedenej na vstupy D7 bloku 2 riadenia mikroprogramu z výstupov 9A bloku 9 památi mikroprogramu.The circuit function according to the invention is as follows: The address lines of the system bus are fed via the output 1A of the computer contact block 1 to the input B4 of the address decoder block 2, where they are compared, with the given address of the control module. The validity of the address lines in the control module is confirmed by a signal from the system bus, which via the output 1B of the computer contact block 2 is fed to the input A4 of the address decoder block 2, where it causes evaluation of the received address with the given control module address. Based on the addressing of the control module address, a signal is generated at the output 4A of the address decoder block 2, which is via the input BIO of the condition selection block 10. selection and via the output 10A of the condition selection block 10, the condition thus selected is applied to the input C7 of the firmware control block 2, the following firmware address being generated at the output 7A of the firmware control block 2, which is applied to the input B9 of the firmware memory block 2. it starts executing the service routine required by the system bus. The next firmware address is generated depending on the instruction and address applied to the inputs D7 of the firmware control block 2 from the outputs 9A of the firmware memory block 9.
Na danej adrese mikroprogramu sa na výstupech 9D bloku 2 pamati mikroprogramu vygenerujú signály, ktoré sú přivedené na vstupy All bloku 11 dekódera riadiacich signálov, kde sa vygeneruje riadiaci signál, ktorý cez výstup 11B bloku 11 dekódera riadiacich signálov je přivedený na vstup A8 bloku 2 stavových signálov, kde spósobí, že výstupné signály 4B bloku 2 dekódera adresy určujúce adresu systémových registrov riadiaceho modulu přivedené na vstupy B8 bloku 2 stavových signálov, akó aj výstupný signál 5B bloku 2 riadenia styku s počítačom, určujúci operáciu čítanie alebo zápis dát systémového registra riadiaceho modulu přivedeného na vstupy B8 bloku 2 stavových signálov, sú vyhradlované na výstup 8A bloku 2 stavových signálov odkial sú přivedené na vstupy C12 bloku 12 aritmeticko-logickej jednotky 12. V bloku 12 aritmeticko-logickej jednotky sa vypočítá nasledujúca adresa pre mikroprogram, ktorá je cez výstupy 12B bloku 12 aritmeticko-logickej jednotky přivedená na vstupy B7 bloku 2 riadenia mikroprogramu.At a given firmware address, signals are generated at the outputs 9D of block 2 of the firmware memory, which are fed to the inputs All of block 11 of the control signal decoder, where a control signal is generated signals, where the output signals 4B of the address decoder block 2 determining the address of the control module system registers are applied to the inputs B8 of the status signal block 2 as well as the output signal 5B of the computer contact control block 2 determining the operation of reading or writing control system system register data applied to the inputs B8 of the status signal block 2 are reserved for the output 8A of the status signal block 2 from where they are supplied to the inputs C12 of the arithmetic logic unit block 12. The following address for the firmware is calculated in block 12 of the arithmetic logic unit. 12B of block 12 of the arithmetic-logic unit fed to the inputs B7 of block 2 ri firmware.
V případe, že zo strany systémovej zbernice je požadovaná operácia čítania systémového registra, potom na výstupoch 7A bloku 2 riadenia mikroprogramu přepojených so vstupmi B9 bloku 2 pamSti mikroprogramu sa vygeneruje adresa, na ktorej výstupy 9C bloku 2 památi mikroprogramu spojené so vstupmi AI2 bloku 12 aritmeticko-logickej jednotky, vygenerujú inštrukciu a adresu požadovaného systémového registra, ktorý je súčasťou bloku 12 aritmeticko-logickej jednotky. Obsah požadovaného systémového registra je z výstupu 12B bloku 12 aritmeticko-logickej jednotky přivedený na vstup A2 bloku 2 výstupných dát, pričom signálmi vygenerovanými na výstupoch 11A bloku 11 dekódera riadiacich signálov, ktorý je spojený so vstupmi B2 bloku 2 výstupných dát, je tento obsah odpamataný a zároveň vyhradlovaný cez výstup 2A bloku 2 výstupných dát, ktorý je spojený so vstupom AI bloku 2 s počítačom na systémovú zbernicu, pričom na výstupe 11A bloku 11 dekódera riadiacich signálov, ktorý je spojený so vstupom B5 bloku 2 riadenia styku s počítačom sa vygeneruje signál, ktorý cez výstup A5 bloku 2 riadenia styku s počítačom spojený s’o vstupom Dl bloku 2 styku s počítačom potvrdí platnosť vyslaných dát na systémovej zbernici.In case a system register reading operation is required from the system bus, then an address is generated at the outputs 7A of the firmware control block 2 connected to the inputs B9 of the firmware memory block 2. -logic unit, generate an instruction and the address of the required system register, which is part of block 12 of the arithmetic-logic unit. The content of the required system register is fed from the output 12B of the block 12 of the arithmetic-logic unit to the input A2 of the output data block 2, while the signals generated at the outputs 11A of the control signal decoder block 11 connected to the inputs B2 of the output data block 2 while vyhradlovaný through the outlet 2A by using 2 output data of which is connected to the input Al of block 2 to the computer the system bus, wherein the output 11A of the housing 11, a decoder control signal that is connected to the input B5 by using two control contact with the computer generates a signal , which via the output A5 of the computer contact control block 2 connected to the input D1 of the computer contact block 2 confirms the validity of the transmitted data on the system bus.
Podobná funkcia je pri operácii zápis dát do systémového registra s tým rozdielom, že dáta přivedené zo systémovej zbernice sú cez výstupy 1C bloku 2 styku s počítačom přivedené na vstupy A6 bloku 2 vstupných dát, pričom signálmi vygenerovanými na výstupe 11BA similar function is in the operation of writing data to the system register, with the difference that the data fed from the system bus are fed via the outputs 1C of the computer contact block 2 to the inputs A6 of the input data block 2, with the signals generated at the output 11B
CS 266 973 Bl bloku 11 dekódera riadiacich signálov, ktorý je spojený so vstupom B6 bloku 6 vstupných dát sú dáta odpamátané a zároveň vyhradlované cez výstup 6A bloku 6 vstupných dát, ktorý je spojený so vstupom C12 bloku 12 aritmeticko-logickej jednotky, odkial sú zapísané do požadovaného systémového registra v bloku.12 aritmeticko-logickej jednotky.CS 266 973 B1 of the control signal decoder block 11, which is connected to the input B6 of the input data block 6, the data is memorized and reserved via the output 6A of the input data block 6, which is connected to the input C12 of the arithmetic logic unit block 12, from where it is written. to the required system register in block.12 of the arithmetic-logic unit.
Jednotlivé bity systémových registrov je možné testovat a podlá ich stavu vytvárať podmienku pre vetvenie adresy mikroprogramu. To je dosiahnuté tým, že výstupy 12B bloku 12 aritmeticko-logickej jednotky sú spojené so vstupmi CIO bloku Π) výběru podmienky, pričom testovanie požadovaného bitu sa vykoná pomocou riadiacich výstupov 9B bloku 2 památi mikroprogramu, ktoré sú přivedené na vstupy A10 bloku 10 výběru podmienky, pričom stav testovaného bitu sa prenesie na výstup 10A bloku 10 výběru podmienky, ktorý je spojený so vstupom C7 bloku 2 riadenia mikroprogramu, ktorý v súčinnosti s adresou generovanou na danej adrese mikroprogramu privedenej z výstupov 9A bloku 9 pamSti mikroprogramu vytvoří nasledujúcu adresu mikroprogramu, ktorá je z výstupu TA bloku 2 riadenia mikroprogramu, přivedená na vstupy B9 bloku 2 pamati mikroprogramu.The individual bits of the system registers can be tested and, depending on their status, create a condition for branching the firmware address. This is achieved by the outputs 12B of block 12 of the arithmetic-logic unit being connected to the inputs CIO of block condition selection, the required bit being tested by control outputs 9B of block 2 of the firmware memory which are fed to inputs A10 of condition selection block 10. , the state of the test bit is transmitted to the output 10A of the condition selection block 10, which is connected to the input C7 of the firmware control block 2, which in cooperation with the address generated at the given firmware address supplied from the outputs 9A of the firmware block 9 is from the output TA of block 2 of the firmware control, fed to the inputs B9 of block 2 of the firmware memory.
Pri vykonávaní aritmeticko-logických operácií sú nulový výsledok operácie a informácia o přenose do vyššieho rádu taktiež použité pre generovanie podmienky vetvenia adresy mikroprogramu. To je dosiahnuté tým, že výstupy 12A bloku 12 aritmeticko-logickej jednotky charakterizujúce tieto operácie sú přivedené na vstupy D10 bloku 10 výběru podmienky, kde sú na základe riadiacich výstupov 9B bloku 9 památi mikroprogramu přivedených na vstupy Alp bloku 10 výběru podmienky testované, pričom stav testovaného výsledku operácie sa prenesie na výstup 10A bloku 10 výběru podmienky, ktorý je spojený so vstupom C7 bloku 2 riadenia mikroprogramu, pričom výsledky aritmeticko-logických operácií můžu byť využité pre Salšie aritmeticko-logické operácie, čo je dosiahnuté tým, že na základe riadiacich výstupov 9B parnáti mikroprogramu přivedených na vstupy A10 bloku 10 výběru podmienky sa vyberie jeden z výsledkov operácie, ktorý sa prenesie na výstup 10B bloku 10 výběru podmienky spojeného so vstupom B12 bloku 12 aritmeticko-logickej jednotky.When performing arithmetic-logic operations, the zero result of the operation and the higher order transfer information are also used to generate the branch condition of the firmware address. This is achieved by the outputs 12A of the arithmetic logic unit block 12 characterizing these operations being fed to the inputs D10 of the condition selection block 10, where based on the control outputs 9B of block 9 the firmware applied to the inputs Alp of the condition selection block of the tested operation result is transferred to the output 10A of the condition selection block 10, which is connected to the input C7 of the firmware control block 2, and the results of arithmetic-logic operations can be used for more arithmetic-logic operations, which is achieved by 9B, the firmware parameters applied to the inputs A10 of the condition selection block 10 select one of the results of the operation, which is transmitted to the output 10B of the condition selection block 10 associated with the input B12 of the arithmetic logic unit block 12.
Pri vykonávaní aritmeticko-logických operácií s konštantou, je táto získávaná z mikroprogramového riadenia tým, že na danej adrese mikroprogramu určenej výstupmi 7A bloku 2 riadenia mikroprogamu, ktoré sú spojené so vstupmi B9 bloku 9 památi mikroprogramu sú na výstupech 9D bloku 9 pamati mikroprogram generované signály přivedené na vstup All bloku 11 dekódera riadiacich signálov, kde sa na výstupe 11B bloku 11 dekódera riadiacich signálov, ktorý je spojený so vstupom A9 bloku 2 pamati mikroprogramu vygeneruje signál, ktorý požadovanú konštantu vyhradluje cez výstup 9E bloku 2 pamati mikroprogramu na vstup C12 bloku 12 aritmeticko-logickej jednotky.When performing arithmetic-logic operations with a constant, this is obtained from the firmware control by generating signals generated at the outputs 9D of block 9 of the firmware memory at the given firmware address determined by the outputs 7A of the firmware control block 2, which are connected to the inputs B9 of the firmware memory block 9D. fed to the input All of the control signal decoder block 11, where a signal is generated at the output 11B of the control signal decoder block 11, which is connected to the input A9 of the microprogram memory block 2, which reserves the required constant via the output 9E of the microprogram memory block 2 to the C12 input of the block 12. arithmetic-logic unit.
Pri komunikácii eiadiaceho modulu s diskovou pamaťou sú výstupy 12B bloku 12 aritmeticko-logickej jednotky spojené so vstupmi B25 bloku 25 riadenia disku, na ktorých sa generujú riadiace signály pre disk, ktoré sú riadiacim signálom z výstupu 11A bloku 11 dekódera riadiacich signálov přivedeným na vstup A25 bloku 25 riadenia disku odpamátané a z výstupu 25C bloku 25 riadenia disku spojené so vstupom B28 bloku 28 styku s diskom vyslané do diskové j pamati. Stavové a chybové signály vybratej diskovéj pamati sú z výstupu 28B bloku 28. styku s diskom připojené na vstup C25 bloku 25 riadenia disku, z ktorého sú cez výstupy 25A bloku 25 riadenia disku přivedené na vstup B8 bloku 2 stavových signálov a riadiacim signálom z výstupu 11B bloku 11 dekódera riadiacich signálov, ktorý je spojený so vstupom A8 bloku 2 stavových signálov vyslané cez výstup 8A bloku 2 stavových signálov na vstup C12 bloku 12 aritmeticko-logickej jednotky, pričom stavový signál z diskovej památi potvrdzujúci vybratie adresovanej diskovej pamati je zároveň z výstupu 25B bloku 25 riadenia disku připojený na vstup B26 bloku 26 kódovania dát, v ktorom zabezpečuje elektrické pripojenie dátového kanála vybratej diskovej pamati.In communication of the control module with the disk memory, the outputs 12B of the arithmetic logic unit block 12 are connected to the inputs B25 of the disk control block 25, on which control signals for the disk are generated. of the disk control block 25 from the output 25C of the disk control block 25 connected to the input B28 of the disk contact block 28 sent to the disk memory. The status and error signals of the selected disk memory are connected from the output 28B of the disk contact block 28 to the input C25 of the disk control block 25, from which they are fed via the outputs 25A of the disk control block 25 to the input B8 of the status signal block 2 and the control signal from the output 11B. block 11 of the control signal decoder, which is connected to the input A8 of the status signal block 2 sent via the output 8A of the status signal block 2 to the input C12 of the arithmetic logic unit block 12, the status signal from the disk memory confirming the selection of the addressed disk memory a disk control block 25 connected to the input B26 of the data encoding block 26, in which it provides an electrical connection of a data channel of the selected disk memory.
Ak sa má vykonat zápis dát do vybratej diskovej pamati, blok 2 pamati mikroprogramu zabezpečí, že adresa operačněj pamati počítača, z ktorej majú byť dáta odpamátané v diskovej památi a ktorá je počítačom zadaná v systémovom registri je z výstupu 12B bloku 12 aritmeIf data is to be written to the selected disk memory, the firmware memory block 2 ensures that the address of the computer's operational memory from which the data is to be stored in the disk memory and which is entered by the computer in the system register is from output 12B of block 12 arithm
CS 266 973 Bl ticko-logickej jednotky přivedená na vstup A3 bloku 2 adresy operačněj pamSti a odpamStaná signálom, ktorý je generovaný na výstupe 11A bloku 11 dekódera riadiacich signálov spojený so vstupom B3 bloku 2 adresy operačnej pamati a zároveň so vstupom B5 bloku 5 riadenia styku s počítačom, v dósledku ktorého blok J5 riadenia styku s počítačom zabezpečí získanie riadenia nad systémovou zbernicou a výstupným signálom 5A bloku riadenia styku s počítačom, ktorý je spojený so vstupom C3 bloku 3 adresy operačnej pamati vyšle na systémová zbernicu cez výstupy 3B bloku 2 adresy operačnej pamati, ktoré sú spojené so vstupmi.Bl bloku _! styku s počítačom adresu operačnej pamSti počitača a súčasne směr přenosu cez výstup 3A bloku 2 adresy operačnej pamSti spojeného so vstupom Cl bloku 1. styku s počítačom. Blok dát z operačnej pamSti bude postupné odpamStovaný v bloku 17 vyrovnávacej pamSti od adresy, ktorá je určená blokom 14 adresy vyrovnávacej pamSti mikroprogramu. Táto adresa je určená blokom 9 pamSti mikroprogramu, pričom výstupy 12B bloku 12 aritmeticko-logickej jednotky sú spojené so vstupmi B14 bloku 14 adresy vyrovnávacej pamSti mikroprogramu, z ktorých je adresa odpamStaná riadiacim signálom vygenerovaným na výstupe 11A bloku 11 dekódera riadiacich signálov a přivedený na vstup AI4 bloku 14 adresy vyrovnávacej pamSti mikroprogramu. Ak dáta z operačnej pamSti sú systémovou zbernicou potvrdené, vygeneruje sa signál na výstupe 5A bloku 5 riadenia styku s počítačom, ktorý je spojený so vstupom C6 bloku 6^ vstupných dát, ktorým sú dáta odpamStané z výstupu 1C bloku 1. s počítačom, ktorý je spojený so vstupom A6 bloku 6^ vstupných dát, pričom na výstupe 5B bloku 5_ riadenia styku s počítačom spojeného so vstupom B8 bloku jí stavových signálov je vygenerovaný signál, ktorým je blok 2 pamati mikroprogramu informovaný o tom, že dátové slovo je odpamStané v bloku 6 vstupných dát, pričom je na výstupe 11B bloku 11 dekódera riadiacich signálov spojeného so vstupom B6 bloku 6^ vstupných dát vygenerovaný signál, ktorým sú vyslané dáta na výstup 6A bloku 6 vstupných dát spojeného so vstupom C12 bloku 12 aritmeticko-logickej jednotky, ktoré sú cez výstup 12B bloku 12 aritmeticko-logickej jednotky spojeného so vstupom C20 vstupného registra 20 vyrovnávacej pamSti odpamStané riadiacim signálom z výstupu 11A bloku 11 dekódera riadiacich signálov spojeného so vstupom B20 vstupného registra 20 vyrovnávacej pamSti a súčasne so vstupom C13 bloku 13 riadenia vyrovnávacej pamati. Blok 13 riadenia vyrovnávacej pamati zabezpečí cez výstup 13E bloku 13 riadenia vyrovnávacej pamati spojeného so vstupom C18 bloku 18 výběru adresy, vybratie adresy tak, že na výstupe 18A bloku 18 výběru adresy spojeného so vstupmi C17 bloku 17 vyrovnávacej pamati sa objaví adresa bloku 14 adresy vyrovnávacej pamati mikroprogramu, pričom výstupný signál 13C bloku 13 riadenia vyrovnávacej pamati spojený so vstupným signálom A20 vstupného registra 20 vyrovnávacej pamati vyhradluje dáta cez výstupy 20A vstupného registra 20 vyrovnávacej pamSti na vstupy B17 bloku 17 vyrovnávacej pamati, ktoré sa na danú adresu zapíšu signálom z výstupu 13B bloku 13 riadenia vyrovnávacej pamSti spojeného so vstupom A17 bloku 17 vyrovnávacej pamati. Po zápise dát do bloku 17 vyrovnávacej pamati je cez výstup 13A bloku 13 riadenia vyrovnávacej pamati spojeného so vstupom C14 bloku 14 adresy vyrovnávacej pamati mikroprogramu zvýšený obsah bloku 14 adresy vyrovnávacej pamati.CS 266 973 The logic-logic unit is fed to the input A3 of block 2 of the RAM address 2 and removed by a signal generated at the output 11A of block 11 of the control signal decoder connected to input B3 of block 2 of the RAM address 2 and at the same time to input B5 of block 5 of contact control with the computer, as a result of which the computer contact control block J5 ensures the acquisition of control over the system bus and the output signal 5A of the computer contact control block which is connected to the C3 input 3 of the RAM address 3 sends to the system bus via the 3B outputs 3B memories that are associated with the inputs.Bl block _! contact with the computer the address of the operational memory of the computer and at the same time the direction of transmission through the output 3A of block 2 of the address of the operational memory connected to the input C1 of the block 1 of contact with the computer. The block of data from the operating memory will be sequentially demoted in the block 17 of the buffer from the address determined by the block 14 of the address of the firmware buffer. This address is determined by the firmware memory block 9, the outputs 12B of the arithmetic logic unit block 12 being connected to the inputs B14 of the firmware buffer address block 14, from which the address is removed by a control signal generated at the output 11A of the control signal decoder block 11 and fed to the input. AI4 of block 14 of the firmware buffer address. If the data from the operating memory is confirmed by the system bus, a signal is generated at the output 5A of the computer contact control block 5, which is connected to the input C6 of the input data block 6, by which the data is read from the output 1C of block 1. connected to the input A6 of the input data block 6, wherein a signal is generated at the output 5B of the computer contact control block 5 connected to the input B8 of the status signal block, by which the firmware memory block 2 is informed that the data word is stored in block 6. at the output 11B of the control signal decoder block 11 connected to the input B6 of the input data block 6, a signal is generated by which data is sent to the output 6A of the input data block 6 connected to the input C12 of the arithmetic logic unit block 12. the output 12B of the block 12 of the arithmetic-logic unit connected to the input C20 of the input register 20 of the buffer memory removed from the control signal from the output 11A of the block 11 of the decoder controls associated with input B20 of buffer input register 20 and simultaneously with input C13 of buffer control block 13. The buffer control block 13 provides, via the output 13E of the buffer control block 13 connected to the input C18 of the address selection block 18, the address selection so that the address of the buffer address block 14 appears at the output 18A of the address selection block 18 connected to the C17 inputs of the buffer block 17. the output signal 13C of the buffer control block 13 connected to the input signal A20 of the buffer input register 20 reserves data via the outputs 20A of the buffer input register 20 to the inputs B17 of the buffer block 17, which are written to the address by the signal from the output 13B. block 13 of buffer control connected to input A17 of block 17 of buffer. After writing the data to the buffer block 17, the contents of the buffer address block 14 are increased via the output 13A of the buffer control block 13 connected to the input C14 of the firmware buffer address block 14.
Dáta odpamatané v bloku 17 vyrovnávacej pamati sú autonomně prenášané do diskovej pamati tým spósobom, že blok 9 pamati mikroprogramu prostredníctvom výstupu 12B bloku 12 aritmeticko-logickej jednotky spojeného so vstupmi B15 bloku 15 adresy vyrovnávacej pamati disku nastaví adresu, ktorá sa odpamatá riadiacim signálom nastaveným na výstupe 11A bloku 11 dekódera riadiacich signálov spojeného so vstupom AI5 bloku 15 adresy vyrovnávacej pamati disku a súčasne spojeným so vstupom C13 bloku 13 riadenia vyrovnávacej pamati, ktorý cez výstup 13E bloku 13 riadenia vyrovnávacej pamati spojeného so vstupom C18 bloku 18 výběru adresy zabezpečí výběr adresy bloku 15 adresy vyrovnávacej pamSti disku, ktorý je přivedený cez výstupy 18A bloku 18 výběru adresy na vstupy C17 bloku 17 vyrovnávacej pamati a zároveň cez výstup 13B bloku 13 riadenia vyrovnávacej pamati spojeného so vstupom AI7 bloku 17 vyrovnávacej pamati je obsaj z danej adresy přivedený cez výstupy B17 bloku 17 vyrovnávacej pamSti na vstupy B21 vyrovnávacieho registra 21 zapisovaných dát kde je odpamStaný prepisovacím signálom přivedeným z výstupu L3D bloku 13 riadenia vyrovnávacej pamSti na vstup A21 vyrovnávacieho registra 21 zapisovaných dát. Počet slov, ktoré sa majú preniest do diskovej pamSti a povel pre zápis dát, z výstupu 12B bloku 12 aritmeticko-logickej jednotky připojeného na vstup D16 bloku 16 počtu slov sú odpamatané riadiacim signálom z výtupu 11A blokuThe data stored in the buffer block 17 is autonomously transferred to the disk memory in such a way that the firmware memory block 9 sets the address to be remembered by the control signal set to by the output 12B of the arithmetic logic unit block 12 connected to the inputs B15 of the disk buffer address block 15. the output 11A of block 11 of the control signal decoder connected to the input AI5 of the disk buffer address block 15 and simultaneously connected to the input C13 of the buffer control block 13, which via the output 13E of the buffer control block 13 connected to the input C18 of the address selection block 18 15 of the disk buffer address, which is fed via the outputs 18A of the address selection block 18 to the inputs C17 of the buffer block 17 and at the same time via the output 13B of the buffer control block 13 connected to the AI7 input of the buffer block 17. block 17 of the buffer on vs tup B21 of the write data buffer 21 where it is memorized by the overwrite signal supplied from the output L3D of the buffer control block 13 to the input A21 of the write data buffer 21. The number of words to be transferred to the disk memory and the data write command from the output 12B of the block 12 of the arithmetic-logic unit connected to the input D16 of the word count block 16 are memorized by the control signal from the block output 11A.
CS 266 973 Bl dekódera riadiacich signálov spojeného so vstupom C16 bloku 1,6 počtu slov. Odpamataním povelu je cez výstup 16A bloku 16 počtu slov spojeného so vstupom B22 povolená činnost bloku 22 posuvného registra a súčasne spojeného so vstupom B19 je povolená činnost bloku 19 riadenia dát. Cez výstup 19B bloku 19 riadenia dát spojeného so vstupom A22 bloku 22 posuvného registra je riadený přepis dát z výstupu 21A vyrovnávacieho registra 21 zapisovaných dát spojeného so vstupom C22 do vloku 22 posuvného registra. Zároveň výstupom 19B bloku 19 riadenia dát spojeným so vstupom AI3 bloku .13 riadenia vyrovnávacej pamati je vyžiadaný cyklus prepísania dát z bloku 17 vyrovnávacej pamati do vyrovnávacieho registra 21 zapisovaných dát, pričom po každom přepise dát je zvýšená adresa bloku 15 adresy vyrovnávacej pamati disku cez výstup 13A bloku 13 riadenia vyrovnávacej pamati spojeného so vstupom C15 bloku 15 adresy vyrovnávacej pamati disku. Zároveň výstupom 19B bloku 19 riadenia dát spojeného so vstupom AI6 je zvyšovaný obsah bloku 16 počtu slov. Cez obojsmerný výstup D22 bloku 22 posuvného registra sú dáta sériovo vysielané na vstup A26 bloku 26 kódovania dát, v ktorom sú kódované metodou modifikovanéj frekvenčněj modulácie, odkial sú vysielané do diskovej pamati cez výstup 26A bloku 26 kódovania dát spojeného so vstupom A28 bloku 28 styku s diskom. Zároveň sú sériovo vysielané dáta cez výstup 22A bloku 22 posuvného registra přivedené na vstup B27 bloku 27 kontroly dát, kde sú dáta delené polynómom, ktorý má vlastnost, že dokáže detekovat chybu a zároveň opravit chybový zhluk bloku dát.CS 266 973 B1 of a control signal decoder connected to the input C16 of the block 1.6 of words. By removing the command, the operation of the shift register block 22 is allowed via the output 16A of the word count block 16 connected to the input B22 and the operation of the data control block 19 is allowed simultaneously connected to the input B19. Via the output 19B of the data control block 19 connected to the input A22 of the shift register block 22, the transcription of data from the output 21A of the write register buffer 21 connected to the input C22 to the shift register insert 22 is controlled. At the same time, the output 19B of the data control block 19 connected to the input AI3 of the buffer control block 13 requests a cycle of overwriting the data from the buffer block 17 to the data register buffer 21, the address of the disk buffer address block 15 being increased after each data overwrite via the output. 13A of the buffer control block 13 connected to the input C15 of the disk buffer address block 15. At the same time, the output 19B of the data control block 19 connected to the input AI6 increases the content of the word count block 16. Via the bidirectional output D22 of the shift register block 22, data is serially transmitted to the input A26 of the data coding block 26, in which it is coded by a modified frequency modulation method, from where it is transmitted to the disk memory disk. At the same time, the serial data transmitted via the output 22A of the shift register block 22 is fed to the input B27 of the data control block 27, where the data is divided by a polynomial which has the property of detecting an error and correcting a data block error.
Zvyšok po delení je z výstupu 27A bloku 27 kontroly dát vyslaný sériovo na vstup D26 bloku 26 kódovania dát, odkial je vyslaný do diskovej pamati. Vysielanie zvyšku je v bloku 27 kontroly dát riadené signálom přivedeným z výstupu 19C bloku 19 riadenia dát spojeného so vstupom A27 bloku 27 kontroly dát. Činnost bloku 19 riadenia dát je ukončená přenesením slov, počet ktorých bol nastavený v bloku 16 počtu slov. Ukončenie činnosti bloku 19 riadenia dát je hlášené stavovým signálom na výstupe 16C bloku 16 počtu slov, ktorý je spojený so vstupom B8 bloku ji stavových signálov. Pri čítaní dát z diskovej pamati je do bloku 16 počtu slov zadaný povel pre čítanie a zároveň počet slov, ktoré majú byt přenesené z diskovej pamati, čím sa povolí činnost bloku 19 tiadenia dát a bloku 22 posuvného registra. Taktiež je do bloku 15 adresy vyrovnávacej pamati disku nastavená adresa, od ktorej budú dáta čítané z diskovej pamati ukládané do bloku 17 vyrovnávacej pamati. Kódované dáta metodou modifikovanéj frekvenčnej modulácie z diskovej pamati prichádzajú z výstupu 28A bloku 28 styku s diskom na vstup C26 bloku 26 kódovania dát, kde dochádza k dekódovaniu dát.The remainder after division is sent in series from the output 27A of the data control block 27 to the input D26 of the data encoding block 26, from where it is sent to the disk memory. The transmission of the remainder in the data control block 27 is controlled by a signal supplied from the output 19C of the data control block 19 connected to the input A27 of the data control block 27. The operation of the data control block 19 is terminated by the transmission of words, the number of which has been set in the word count block 16. The termination of the operation of the data control block 19 is signaled by a status signal at the output 16C of the word count block 16, which is connected to the input B8 of the status signal block. When reading data from the disk memory, a read command is entered in the word count block 16 and at the same time the number of words to be transferred from the disk memory, thereby enabling the operation of the data sorting block 19 and the shift register block 22. Also, an address is set in the disk buffer address block 15 from which data read from the disk memory will be stored in the buffer block 17. The coded data by the modified frequency modulation method from the disk memory comes from the output 28A of the disk contact block 28 to the input C26 of the data coding block 26, where the data is decoded.
Dekódované dáta sú z oboj směrného výstupu A26 bloku 26 kódovania dát přivedené cez vstup D22 do bloku 22 posuvného registra, odkial sú po sformovaní do slova přivedené cez výstupy 22B bloku 22 posuvného tegistra na vstupy C23 vyrovnávacieho registra 23 čítaných dát, kde sú odpamátané signálom z výstupu 19A bloku 19 riadenia dát přivedeného na vstup A23 vyrovnávacieho registra 23 čítaných dát. Zároveň s odpamataním dát je cez výstup 19A bloku 19 riadenia dát přivedená na vstup B13 bloku 13 riadenia vyrovnávacej pamati žiadosť o odpamatanie dát z vyrovnávacieho registra 23 čítaných dát do bloku 17 vyrovnávacej pamati. Túto operáciu zabezpečí blok 13 riadenia vyrovnávacej pamati, ktorý pre blok 17 vyrovnávacej pamati vyberie adresu z bloku 15 adresy vyrovnávacej pamati disku a cez výstup 13C bloku 13 riadenia vyrovnávacej pamati spojeného so vstupom B23 vyrovnávacieho registra 23 čítaných dát vyhradluje dáta cez výstup 23A na vstup B17 bloku 17 vyrovnávacej pamati, v ktorom dójde k ich odpamataniu signálom přivedeným z výstupu 13B bloku 13 riadenia vyrovnávacej pamati na vstup A17 bloku 17 vyrovnávacej pamati.The decoded data is fed from the two directional outputs A26 of the data coding block 26 via the input D22 to the shift register block 22, from where it is fed through word outputs via the outputs 22B of the shift register block 22 to the C23 inputs 23 of the read data buffer 23. the output 19A of the data control block 19 applied to the input A23 of the read data buffer 23. Simultaneously with the data memorization, a request to memorize data from the data read buffer 23 is fed to the input B13 of the buffer control block 19 via the output 19A of the data control block 19 to the buffer block 17. This operation is provided by a buffer control block 13, which selects an address for the buffer block 17 from the disk buffer address block 15 and reserves data via the output 2323 of the read data buffer 23 via the output 13C of the read data buffer block 23 to the input B17. block 17 of the buffer, in which they are memorized by the signal supplied from the output 13B of the block 13 of the buffer control to the input A17 of the block 17 of the buffer.
Po odpamataní dát sa zvýši obsah bloku 16 počtu slov signálom přivedeným z výstupu 19A bloku 19 riadenia dát na vstup B16 bloku 16 počtu slov. Zároveň blok 13 riadenia vyrovnávacej pamati cez výstup 13A zabezpečí zvýšenie obsahu bloku 15 adresy vyrovnávacej pamati disku cez vstup C15. Dekódované dáta sú zároveň z výstupu 22A bloku 22 posuvného registra přivedené na vstup B27 kontroly dát, v ktorom sa vykoná kontrola správnosti prečítania bloku dát z disku. Táto kontrola je vyhodnotená na konci čítaného bloku dát signálom, ktorý je přivedený z výstupu 19C bloku 19 riadenia dát na vstup A27 bloku 27 kontroly dát, pričom vyhodnotená chyba je z výstupu 27B bloku 27 kontroly dát přivedená na vstup B8 bloku jiAfter the data is memorized, the contents of the word count block 16 are increased by the signal supplied from the output 19A of the data control block 19 to the input B16 of the word count block 16. At the same time, the buffer control block 13 via the output 13A ensures that the contents of the disk buffer address block 15 are increased via the input C15. At the same time, the decoded data is fed from the output 22A of the shift register block 22 to the data check input B27, in which a check of the correct reading of the data block from the disk is performed. This check is evaluated at the end of the read data block by a signal which is fed from the output 19C of the data control block 19 to the input A27 of the data control block 27, the evaluated error being from the output 27B of the data control block 27 fed to the input B8 of the block.
CS 266 973 Bl stavových signálov. Ukončenie činnosti bloku 19 riadenia dát je rovnaké ako pri zápise dát.CS 266 973 B1 status signals. The termination of the data control block 19 is the same as when writing data.
Přenos dát odpamátaných v bloku 17 vyrovnávacej památi do operačněj památi počítača sa uskutočňuje tým spósobom, že v bloku 14 adresy vyrovnávacej památi mikroprogramu sa nastaví počiatočná adresa pre blok 17 vyrovnávacej památi, od ktoréj sa začne uskutočňovať přenos dát. Počiatočná adresa sa nastaví riadiacim signálom přivedeným z výstupu 11A bloku 11 dekódera riadiacich signálov na vstup AI4 bloku 14 adresy vyrovnávacej památi mikroprogramu, ktorý je taktiež přivedený na vstup C13 bloku 13 riadenia vyrovnávacej památi, kterým je vyvolaná žiadosť o přenos dát z bloku 17 vyrovnávacej památi do výstupného registra 24 vyrovnávacej památi. Na základe tejto žiadosti blok 13 riadenia vyrovnávacej památi vyberie pre blok 17 vyrovnávacej památi adresu určenú blokom 14 adresy vyrovnávacej památi mikroprogramu a zabezpečí vyslanie dát cez oboj směrný výstup B17 bloku 17 vyrovnávacej památi na vstup C24 výstupného registra 24 vyrovnávacej památi, kde sú odpamátané signálom přivedeným z výstupu 13D bloku 13 riadenia vyrovnávacej památi na vstup B24 výstupného registra 24 vyrovnávacej památi. Signálom přivedeným z výstupu 11B bloku 11 dekódera riadiacich signálov na vstup A24 výstupného registra 24 vyrovnávacej památi sú odpamátané dáta vyhradlované cez výstup 24A a sú přivedené na vstup C12 bloku 12 aritmeticko-logickej jednotky, odkial sú cez výstup 12B přivedené na vstup A2 bloku 2 výstupných dát, kde sú odpamátané signálom přivedeným z výstupu 11A bloku 11 dekódera riadiacich signálov na vstup B2 bloku £ výstupných dát. Po nastavení adresy operačněj památi a smere přenosu v bloku 3 adresy operačnej památi a po získaní riadenia blokom J> riadenia styku s počítačom sú dáta z bloku 2 výstupných dát, ako aj adresa operačnej památi z bloku 2 adresy operačnej památi vyslané do počítača signálom přivedeným z výstupu 5A bloku 5 riadenia styku s počítačom na vstup C3 bloku 2 adresy operačnej památi a taktiež na vstup C2 bloku 2 výstupných dát.The transfer of the data memorized in the buffer block 17 to the computer's operating memory is performed in such a way that the starting address for the buffer block 17 is set in the block 14 of the firmware buffer address, from which the data transfer starts. The start address is set by a control signal fed from the output 11A of the control signal decoder block 11 to the AI4 input of the firmware buffer address block 14, which is also fed to the C13 input of the buffer control block 13, which invokes a data transfer request from the buffer block 17. to the output register 24 of the buffer. Based on this request, the buffer control block 13 selects for the buffer block 17 the address determined by the firmware buffer address block 14 and sends data via both directional output B17 of the buffer block 17 to the C24 input of the buffer output register 24 where they are memorized by the signal input. from the output 13D of the buffer control block 13 to the input B24 of the buffer output register 24. The signal supplied from the output 11B of the control signal decoder block 11 to the input A24 of the output register 24 of the buffer memory remembers the data reserved via the output 24A and is fed to the input C12 of the block 12 of the arithmetic logic unit. where they are memorized by a signal fed from the output 11A of the control signal decoder block 11 to the input B2 of the output data block. After setting the RAM address and transmission direction in the RAM address block 3 and obtaining control by the computer contact control block J>, the data from the output data block 2 as well as the RAM address from the RAM address block 2 are sent to the computer by the signal input from the output 5A of the computer contact control block 5 to the input C3 of the block 2 of the address of the operational memory and also to the input C2 of the block 2 of output data.
Zapojenie riadiaceho modulu vonkajších památi je použité v riadiacej jednotke malých diskových památi typu Winchester (RJ MDP-W) pre počítače rady SMEP so systémovou zbernicou Spoločná zbernica. ·The connection of the external memory control module is used in the Winchester small disk memory controller (RJ MDP-W) for SMEP computers with the Common Bus system bus. ·
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS878996A CS266973B1 (en) | 1987-12-09 | 1987-12-09 | Connection for external stores' control modulus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS878996A CS266973B1 (en) | 1987-12-09 | 1987-12-09 | Connection for external stores' control modulus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS899687A1 CS899687A1 (en) | 1989-05-12 |
| CS266973B1 true CS266973B1 (en) | 1990-01-12 |
Family
ID=5441248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS878996A CS266973B1 (en) | 1987-12-09 | 1987-12-09 | Connection for external stores' control modulus |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS266973B1 (en) |
-
1987
- 1987-12-09 CS CS878996A patent/CS266973B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS899687A1 (en) | 1989-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6075941A (en) | Microcomputer | |
| US4253147A (en) | Memory unit with pipelined cycle of operations | |
| US4930070A (en) | Interrupt control method for multiprocessor system | |
| KR100319331B1 (en) | Bus control device and bus control method | |
| HU176777B (en) | Device for reducing instruction execution time in computer of indirect addressed data memory | |
| JPS619734A (en) | Processor control system | |
| JPH1153306A (en) | Data processor, external storage device, data processing system and data transmission method | |
| US4467454A (en) | High-speed external memory system | |
| CA1065477A (en) | Computer to tape deck interface | |
| US4339795A (en) | Microcontroller for controlling byte transfers between two external interfaces | |
| CS266973B1 (en) | Connection for external stores' control modulus | |
| US4339796A (en) | System for generating a plurality of different addresses for a working memory of a microcontroller during execution of certain instructions | |
| JP2004046891A (en) | Data processing system, data processor, external device, and data transmission method | |
| JP3241034B2 (en) | External storage device | |
| SU1278871A1 (en) | Interface for linking microprocessor peripheral equipment with input-output channel of electronic computer | |
| KR0154470B1 (en) | Circuit for interfacing between auxiliary processor and external device | |
| JPH0413840Y2 (en) | ||
| US5048020A (en) | Electronic disk subsystem | |
| KR930005709B1 (en) | PLC's rack address line multi-function system | |
| JPH01156856A (en) | Data transfer and control system | |
| SU1476490A2 (en) | Unit for translating expression into polish inverse notation | |
| SU962899A1 (en) | Device for interfacing digital computer with peripheral units | |
| JPH086890A (en) | I / O control system | |
| JPS6145359A (en) | Information processor | |
| JP2524620B2 (en) | Input / output control method |