CS266973B1 - Connection of the external memory control module - Google Patents

Connection of the external memory control module Download PDF

Info

Publication number
CS266973B1
CS266973B1 CS878996A CS899687A CS266973B1 CS 266973 B1 CS266973 B1 CS 266973B1 CS 878996 A CS878996 A CS 878996A CS 899687 A CS899687 A CS 899687A CS 266973 B1 CS266973 B1 CS 266973B1
Authority
CS
Czechoslovakia
Prior art keywords
block
input
buffer
inputs
output
Prior art date
Application number
CS878996A
Other languages
Czech (cs)
Slovak (sk)
Other versions
CS899687A1 (en
Inventor
Dusan Ing Ockaik
Tibor Ing Vinohradsky
Original Assignee
Dusan Ing Ockaik
Tibor Ing Vinohradsky
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dusan Ing Ockaik, Tibor Ing Vinohradsky filed Critical Dusan Ing Ockaik
Priority to CS878996A priority Critical patent/CS266973B1/en
Publication of CS899687A1 publication Critical patent/CS899687A1/en
Publication of CS266973B1 publication Critical patent/CS266973B1/en

Links

Landscapes

  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

Zapojenie riadiaceho modulu vonkajších pamStí umožňuje pripájať malé pevné diskové pamSti k číslicovým počítačom so systémovou zbernicou Spoločná zbernica. Organizácia blokov a dát na disku je v riadiacom module určovaná mikroprogramovo. Zapojenie umožňuje vykonávat súčasný přenos blokov dát medzi operačnou pamSťou počítača, riadiacim modulom a diskovou parnatou.The connection of the external memory control module allows small hard disk memories to be connected to digital computers with a system bus Common bus. The organization of blocks and data on the disk is determined by microprogramming in the control module. The connection allows simultaneous transfer of data blocks between the computer's operating memory, the control module and the disk array.

Description

2 CS 266 973 B12 CS 266 973 B1

Vynález sa týká zapojenia riadiaceho modulu vonkajších pamSti pre pripojenie malých pev-ných diskových pamSti na systémovú zbernicu Spoločná zbernica číslicového počítače.BACKGROUND OF THE INVENTION The present invention relates to the connection of an external memory control module for connecting small fixed disk memories to a system bus Common bus of a digital computer.

Doteraz známe zapojenia riadiacich modulov diskových pamSti neumožňovali pripojeniemalých pevných diskových pamSti na systémovú zbernicu Spoločná zbernica číslicového počí-tač a.Previously known disk drive control module connections did not allow connected hard disk drives to the system bus Common bus of the digital computer.

Vyžšie uvedené nedostatky odstraňuje zapojenie podlá vynálezu, ktorého podstata jev tom, že výstupy bloku pamSti mikroprogramu sú spojené so vstupmi bloku aritmeticko-logickejjednotky, zatial čo výstupy bloku pamSti mikroprogramu sú spojené so vstupmi bloku výběrupodmienky, pričom výstupy bloku pamSti mikroprogramu sú spojené so vstupmi bloku dekóderariadiacich signálov, zatial čo výstupy bloku pamSti mikroprogramu sú spojené so vstupmibloku riadenia mikroprogramu, pričom výstupy bloku aritmeticko-logickej jednotky sú spojenéso vstupmi bloku výstupných dát a tiež so vstupmi bloku adresy operačnej pamSti a dalejtiež so vstupmi bloku riadenia mikroprogramu a tiež so vstupmi bloku výběru podmienky,a dalej tiež so vstupmi bloku adresy vyrovnávacej pamSti mikroprogramu a tiež so vstupmibloku adresy vyrovnávacej pamSti disku a dalej tiež so vstupmi bloku počtu slov a tiežso vstupom vstupného registra vyrovnávacej pamSti a dalej tiež so vstupmi bloku riadeniadisku, zatial čo výstupy bloku dekódera riadiacich signálov sú spojené so vstupom blokuvýstupných dát a tiež so vstupom bloku adresy operačnej pamSti a dalej tiež so vstupombloku riadenia mikroprogramu a tiež so vstupmi bloku riadenia styku s počítačom, dalejtiež so vstupom bloku počtu slov a tiež so vstupom bloku adresy vyrovnávacej pamSti diskua dalej tiež so vstupom bloku adresy vyrovnávacej pamSti mikroprogramu a tiež so vstupmibloku riadenia vyrovnávacej pamSti a dalej tiež so vstupom vstupného registra vyrovnávacejpamSti a tiež so vstupom bloku riadenia disku, zatial čo vstupy bloku aritmeticko-logickejjednotky sú spojené s výstupmi bloku vstupných dát a tiež s výstupmi bloku stavových signá-lov a dalej tiež s výstupmi bloku pamSti mikroprogramu a tiež s výstupmi výstupného registravyrovnávacej pamSti, pričom výstupy bloku dekódera riadiacich signálov sú spojené so vstupombloku vstupných dát a tiež so vstupom bloku stavových signálov a dalej tiež so vstupombloku pamSti mikroprogramu a tiež so vstupom výstupného registra vyrovnávacej pamSti, zatialčo vstupy bloku stavových signálov sú spojené s výstupmi bloku dekódera adresy a tiež s vý-stupmi bloku riadenia styku s počítačom a dalej tiež s výstupmi bloku riadenia disku atiež s výstupom bloku kontroly dát a dalej tiež s výstupom bloku počtu slov, pričom výstupbloku dekódera adresy je spojený so vstupom bloku výběru podmienky, zatial čo výstup blokuvýběru podmienky je spojený so vstupom bloku riadenia mikroprogramu, pričom výstupy blokuaritmeticko-logickej jednotky sú spojené so vstupmi bloku výběru podmienky, zatial čo výstupbloku výběru podmienky je spojený so vstupom bloku aritmeticko-logickej jednotky, pričomvýstupy bloku riadenia mikroprogramu sú spojené so vstupmi bloku pamSti mikroprogramu,zatial čo výstupy bloku riadenia styku s počítačom sú spojené so vstupom bloku adresy operač-nej pamSti a tiež so vstupom bloku výstupných dát a dalej tiež so vstupom bloku vstupnýchdát, pričom výstupy bloku výstupných dát sú spojené so vstupmi bloku styku s počítačom,zatial čo výstupy bloku adresy operačnej pamSti sú spojené so vstupmi bloku styku s počíta-čom, pričom výstup bloku adresy operačnej pamSti je spojený so vstupom bloku styku s počíta-čom, zatial čo vstupy bloku dekódera adresy sú spojené s výstupmi bloku styku s počítačom,pričom vstup bloku dekódera adresy je spojený s výstupom bloku styku s počítačom, zatialčo oboj směrné vstupy bloku riadenia styku s počítačom sú spojené s oboj směrnými vstupmibloku styku s počítačom, pričom vstupy bloku vstupných dát sú spojené s výstupmi blokustyku s počítačom, zatial čo výstupy bloku počtu slov sú spojené so vstupmi bloku riadeniadát a tiež sú spojené so vstupmi bloku posuvného registra, pričom výstupy bloku počtu slovsú spojené so vstupmi bloku riadenia dát, zatial čo výstup bloku riadenia dát je spojenýso vstupom vyrovnávacieho registra čítaných dát a tiež so vstupom bloku počtu slov a dalejtiež so vstupom bloku riadenia vyrovnávacej pamSti, pričom výstup bloku riadenia dát jespojený so vstupom bloku posuvného registra a tiež so vstupom bloku počtu slov, a dalejtiež so vstupom bloku riadenia vyrovnávacej pamSti, zatial čo výstupy bloku riadenia dátsú spojené so vstupmi bloku kontroly dát, pričom výstup bloku riadenia vyrovnávacej pamStije spojený so vstupom bloku adresy vyrovnávacej pamSti mikroprogramu a tiež so vstupom CS 266 973 Bl 3 bloku adresy vyrovnávacej pamSti disku, zatial čo výstupy bloku riadenia vyrovnávacej pamStisú spojené so vstupmi bloku vyrovnávacej pamSti, pričom výstupy bloku riadenia vyrovnávacejpamSti sú spojené so vstupom vstupného registra vyrovnávacej pamSti a tiež so vstupom vyrov-návacieho registra čítaných dát, zatial čo výstupy bloku riadenia vyrovnávacej pamSti súspojené so vstupom vyrovnávacieho registra zapisovaných dát a tiež so vstupom výstupnéhoregistra vyrovnávacej pamSti, pričom výstup bloku riadenia vyrovnávacej pamSti je spojenýso vstupom bloku výběru adresy, zatial čo výstupy bloku adresy vyrovnávacej pamSti mikropro-gramu sú spojené so vstupmi bloku výběru adresy, pričom výstupy bloku adresy vyrovnávacejpamSti disku sú spojené so vstupmi bloku výběru adresy, pričom výstupy bloku výběru adresysú spojené so vstupmi bloku vyrovnávacej pamSti, zatial čo oboj směrné vstupy bloku vyrovná-vacej pamSti sú spojené s výstupmi vstupného registra vyrovnávacej pamSti a tiež so vstupmivyrovnávacieho registra zapisovaných dát a Sálej tiež s výstupmi vyrovnávacieho registračítaných dát a tiež so vstupmi výstupného registra vyrovnávacej pamSti, pričom výstupyvyrovnávacieho registra zapisovaných dát sú spojené so vstupmi bloku posuvného registra,zatial čo výstupy bloku posuvného registra sú spojené so vstupmi vyrovnávacieho registračítaných dát, pričom oboj směrné vstupy bloku posuvného registra sú spojené s oboj směrnýmivstupmi bloku dekódovania dát, zatial čo výstup bloku posuvného registra je spojený sovstupom bloku kontroly dát, pričom výstup bloku kontroly dát je spojený so vstupom blokukódovania dát, zatial čo výstup bloku riadenia disku je spojený so vstupom bloku kódovaniadát, pričom vstupy bloku riadenia disku sú spojené s výstupmi bloku styku s diskom, pričomvýstupy bloku riadenia disku sú spojené so vstupmi bloku styku s diskom, zatial čo výstupybloku kódovania dát sú spojené so vstupmi bloku styku s diskom, pričom vstupy bloku kódo-vania dát sú spojené s výstupmi bloku styku s diskom. Výhodou zapojenia podlá tohoto vynálezu je možnost pripájania malých pevných diskovýchpamSti s róznymi kapacitami k počítačom so systémovou zbernicou Spoločná zbernica bez zmienv zapojení. Tejto výhody je dosiahnuté tým, že organizácia blokov na disku je v riadiacommodule určovaná mikroprogramovo. Ďalšou výhodou tohoto vynálezu je, že přenosy blokov dátmedzi operačnou pamSťou počítača a blokom vyrovnávacej pamSti a zároveň medzi blokom vyrov-návacej pamSti a diskovou pamStou sú vykonávané autonomně. Toho je dosiahnuté tým, že pripřenose blokov dát s operačnou pamStou je realizovaná autonómna súčinnost bloku aritmeticko--logickej jednotky s blokom riadenia vyrovnávacej pamSti a blokom riadenia styku s počítačom.Pri přenose bloku dát s diskovou pamStou je to dosiahnuté realizováním autonómnej súčinnostibloku riadenia dát s blokom počtu slov.The above drawbacks are eliminated by the teachings of the invention, the principle of which is that the outputs of the microprogram's memory block are coupled to the arithmetic-logic unit block inputs, while the outputs of the microprogram's memory block are connected to inputs of the selection block while the outputs of the microprogram's memory block are connected to the inputs of the block the decoder signals, while the outputs of the microprogram block memory are coupled to the microprogram control input, wherein the outputs of the arithmetic logic unit are coupled to the inputs of the output data block as well as to the inputs of the memory address block and further to the inputs of the microprogram block and also to the inputs of the selection block and also with the inputs of the microprogram cache memory address block as well as the disk buffer address entry input and also with the word count block inputs as well as the input of the buffer input register and also with input while the control signal block decoder outputs are coupled to the input data block input as well as the input memory block address input, and also to the microprogram control block input as well as the computer control block input inputs, as well as the word count block input as well as with input of the buffer buffer address block and also with the input of the buffer of the microprogram buffer and also with the buffer buffer input and also with input of the buffer register input and also with the input of the disk control block, while the inputs of the arithmetic logic unit are connected to the outputs a block of input data as well as with outputs of a block of status signals and also with outputs of a block of a memory of the microprogram and also with outputs of the output register buffer, wherein the outputs of the block of the decoder are connected to the input of the block of input data and also with input b and also with the input of the buffer output register, while the inputs of the block of the status signals are connected to the outputs of the block of the address decoder and also with the outputs of the block of the computer control contact and also with the outputs of the disc control block also with the output of the data control block and also with the output of the word count block, wherein the output of the address decoder block is connected to the input of the condition selection block, while the output of the condition selection block is connected to the input of the microprogram control block, the outputs of the block-logic unit being connected to the inputs the condition selection block while the condition selection block output is coupled to the arithmetic logic unit block input, while the microprogram control block outputs are coupled to the microprogram block memory inputs, while the computer control block output outputs are connected to the ope block input with the input of the output data block and also with the input of the input data block, the outputs of the output data block being connected to the inputs of the computer contact block, while the outputs of the operating memory address block are connected to the inputs of the computer contact block wherein the output of the memory address block is coupled to the input of the computer contact block, while the inputs of the block of the decoder are connected to the outputs of the computer contact, the input of the block of the address decoder being connected to the output of the computer contact, while both are the computer contact control block inputs are coupled to both the computer input contact block, the input data block inputs being connected to the computer block output while the word count block outputs are connected to the control block inputs and also connected to the shift register inputs taking outputs of a block of verb numbers associated with input the data control block, while the data control block output is coupled to the input of the read data buffer register and also to the input of the word count block and further to the buffer memory block input, the data control block output connected to the shift register block input as well as the block input the number of words, and further with the input of the buffer control block, while the outputs of the data control block are connected to inputs of the data control block, the output of the buffer control block being connected to the input of the address of the microprogram cache memory address and also the input CS 266 973 B1 of the address block the buffer buffer while the buffer buffer output outputs are coupled to the buffer block inputs, the buffer buffer output outputs being coupled to the buffer input register input and also to the read data buffer register, while the outputs of the buffer buffer are output to the buffer input register. to buffer the buffer associated with the input of the write data buffer and also with the output of the buffer buffer, wherein the output of the buffer control block is coupled to the input of the address selection block, while the outputs of the buffer of the microprogram address are connected to the inputs of the address selection block, wherein the disk buffer address address block outputs are coupled to the address selection block inputs, wherein the address selection block outputs are connected to the buffer block inputs, while both the buffer memory block input inputs are coupled to the buffer input register outputs and also to the write buffer entry entry data and also with the output of the buffered register data as well as with the inputs of the buffer output register, wherein the output of the buffered register of the recorded data is connected to the inputs of the shift register block. While the outputs of the shift register block are coupled to the register registration data inputs, both of the shift register block input inputs are coupled to both the data decoding block direction outputs, while the shift register output is coupled to the data control block output while the data control block output is coupled with data block coding input while the disc control block output is coupled to the coding block input, wherein the disc control block inputs are coupled to the disc contact block outputs, while the disc control block outputs are coupled to the disc contact block inputs while outputting the coding block are coupled to the disk block contact inputs, wherein the data block block inputs are coupled to the disk contact block outputs. An advantage of the connection according to the present invention is the possibility of connecting small hard disk drives with different capacities to system bus computers. This advantage is achieved by organizing the blocks on the disk in the control module determined by the firmware. It is a further advantage of the present invention that the block transmissions between the computer memory and the buffer block and between the buffer memory block and the disk memory are performed autonomously. This is achieved in that the autonomous interaction of the arithmetic-logic unit block with the buffer memory block and the computer contact control block is realized by the blocking of the operational memory blocks. When the block of data is transferred with the disk memory, this is accomplished by implementing an autonomous data control block. block of words.

Na priloženom výkrese obr. 1 je zobrazená celková bloková schéma zapojenia podlá tohotovynálezu. Příklad konkrétnéj realizácie vynálezu je riešenie podlá obr. 1, vyznačujúce sa tým,že výstupy 9C bloku 9^ pamSti mikroprogramu sú spojené so vstupmi A12 bloku 12 aritmeticko--logickej jednotky, zatial čo výstupy 9B bloku 9 pamSti mikroprogramu sú spojené so vstupmiAlO bloku 10 výběru podmienky, pričom výstupy 9D bloku 9 pamSti mikroprogramu sú spojenéso vstupmi All bloku 11 dekódera riadiacich signálov, zatial čo výstupy 9A bloku 9 pamStimikroprogramu sú spojené so vstupmi D7 bloku 7 riadenia mikroprogramu, pričom výstupy 12Bbloku 12 aritmeticko-logickej jednotky sú spojené so vstupmi A2 bloku 2 výstupných dáta tiež so vstupmi A3 bloku 2 adresy operačnej pamSti a Sálej tiež so vstupmi B7 bloku T_riadenia mikroprogramu a tiež so vstupmi CIO bloku 10 výběru podmienky a Sálej tiež sovstupmi B14 bloku 14 adresy vyrovnávacej pamSti mikroprogramu a tiež so vstupmi B15 bloku15 adresy vyrovnávacej pamSti disku a Sálej tiež so vstupmi D16 bloku 16 počtu slov a tiežso vstupom C20 vstupného registra 20 vyrovnávacej pamSti a Sálej tiež so vstupmi B25 bloku25 riadenia disku, zatial čo výstupy 11A bloku 11 dekódera riadiacich signálov sú spojenéso vstupom B2 bloku výstupných dát a tiež so vstupom B3- bloku 2 adresy operačnej pamStia Sálej tiež so vstupom A7 bloku 7_ riadenia mikroprogramu a tiež so vstupmi B5 blokuriadenia styku s počítačom a Sálej tiež so vstupom C16 bloku 16 počtu slov a tiež so vstupomA15 bloku 15 adresy vyrovnávacej pamSti disku a Sálej tiež so vstupom AI 4 bloku 14 adresy f vyrovnávacej pamSti mikroprogramu a tiež so vstupmi C13 bloku 13 riadenia vyrovnávacej 4 CS 266 973 B1In the accompanying drawing, FIG. 1 shows the overall circuit diagram of the present invention. An example of a particular embodiment of the invention is a solution according to Fig. 1, characterized in that the outputs 9C of the block 9 of the microprogram memory are connected to the inputs A12 of the block 12 of the arithmetic logic while the outputs 9B of the block 9 of the microprogram's memory are connected to the input 10 of the block 10 condition selection, wherein the outputs 9D of the microprogram memory 9D of the microprogram are connected by the inputs All of the control signal decoder block 11, while the outputs 9A of the program memory 9 are connected to the inputs D7 of the microprogram control block 7, the outputs 12B of the arithmetic logic unit 12 are connected to the inputs A2 block 2 of the output data also with inputs A3 of block 2 of the memory address address and also with inputs B7 of block T_ of the microprogram and also with inputs CIO of block 10 of selection condition and also of outputs B14 of block 14 of the address of microprogram cache and also with inputs B15 of block 15 of the address of buffer disk memory and also with D16 blo and 16 also with input C20 of cache entry register 20 and also with inputs B25 of disk control block 25, while outputs 11A of control signal decoder block 11 are coupled to input B2 of output data block and also with input B3- of memory address 2 of memory address Also, with input A7 of microprogram control block 7 and also with computer contact blocking input B5 and relay also with input C16 of word count block 16 and also with input A15 of disk buffer address block 15 and also with input AI 4 of address block 14 of buffer address f microprogram memory and also with C13 block 13 inputs of buffer control 4 CS 266 973 B1

I pamSti a dalej tiež so vstupom B20 vstupného registra 20 vyrovnávaoej pamSti a tiež sovstupom A25 bloku 25 riadenia disku, zatial čo vstupy C12 bloku 12 aritmeticko-logickejjednotky sú spojené s výstupmi 6A bloku £ vstupných dát a tiež s výstupmi 8A bloku 8 stavo-vých signálov a dalej tiež s výstupmi 9E bloku 2 pamSti mikroprogramu a tiež s výstupmi24A výstupného registra 24 vyrovnávacej pamSti, pričom výstupy 11B bloku 11 dekódera riadia-cich signálov sú spojené so vstupom B6 bloku £ vstupných dát a tiež so vstupom A8 bloku <3stavových signálov a dalej tiež so vstupom A9 bloku j) pamSti mikroprogramu a tiež so vstupomA24 výstupného registra 24 vyrovnávacej pamSti, zatial čo vstupy B8 bloku ji stavových sig-nálov sú spojené s výstupmi 4B bloku £ dekódera adresy a tiež s výstupmi 5B bloku ji riadeniastyku s počítačom a dalej tiež s výstupmi 25A bloku 25 riadenia disku a tiež s výstupom27B bloku 27 kontroly dát a dalej tiež s výstupom 16C bloku 16 počtu slov, pričom výstup4A bloku £ dekódera adresy je spojený so vstupom BIO bloku 10 výběru podmienky, zatialčo výstup 10A bloku 10 výběru podmienky je spojený so vstupom C7 bloku 2 riadenia mikropro-gramu, pričom výstupy 12A bloku 12 aritmeticko-logickej jednotky sú spojené so vstupmiD10 bloku 10 výběru podmienky, zatial čo výstup 10B bloku 10 výběru podmienky je spojenýso vstupom B12 bloku 12 aritmeticko-logickej jednotky, pričom výstupy 7A bloku 2 riadeniamikroprogramu sú spojené so vstupmi B9 bloku 2 pamSti mikroprogramu, zatial čo výstupy5A bloku 5 riadenia styku s počítačom sú spojené so vstupom C3 bloku 2 adresy operačnejpamati a tiež so vstupom C2 bloku 2 výstupných dát a dalej tiež so vstupom C6 bloku 2vstupných dát, pričom výstupy 2A výstupných dát sú spojené so vstupmi AI bloku 2 stykus počítačom, zatial čo výstupy 3B bloku 2 adresy operačnej pamati sú spojené so vstupmiB1 bloku 2 styku s počítačom, pričom výstup 3A bloku 2 adresy operačnej pamati je spojenýso vstupom Cl bloku 2 styku s počítačom, zatial čo vstupy B4 bloku 2 dekódera adresy súspojené s výstupmi 1A bloku 2 styku s počítačom, pričom vstup A4 bloku 4 dekódera adresyje spojený s výstupom 1B bloku 2 styku s počítačom, zatial čo oboj směrné vstupy A5 bloku5 riadenia styku s počítačom sú spojené s obojsmernými vstupmi Dl bloku 2 styku s počíta-čom, pričom vstupy A6 bloku vstupných dát sú spojené s výstupmi 1C bloku 2 styku s počí-tačom, zatial čo výstupy 16A bloku 16 počtu slov sú spojené so vstupmi B19 bloku 19 riadeniadát a tiež so vstupmi B22 bloku 22 posuvného registra, pričom výstupy 16B bloku 16 počtuslov sú spojené so vstupmi AI9 bloku 19 riadenia dát, zatial čo výstup 19A bloku 19 riadeniadát je spojený so vstupom A23 vyrovnávacieho registra 23 čítaných dát a tiež so vstupomB16 bloku 16 počtu slov a dalej tiež so vstupom B13 bloku 13 riadenia vyrovnávacej pamati,pričom výstup 19B bloku 19 riadenia dát je spojený so vstupom A22 bloku 22 posuvného registraa tiež so vstupom AI6 bloku 16 počtu slov a dalej tiež so vstupom AI3 bloku 13 riadeniavyrovnávacej pamSti, zatial čo výstupy 19C bloku 19 riadenia dát sú spojené so vstupmiA27 bloku 27 kontroly dát, pričom výstup 13A bloku 13 riadenia vyrovnávacej pamati je spoje-ný so vstupom C14 bloku 14 adresy vyrovnávacej pamati mikroprogramu a tiež so vstupom C15bloku 15 adresy vyrovnávacej pamati disku, zatial čo výstupy 13B bloku 13 riadenia vyrovná-vacej pamati sú spojené so vstupmi A17 bloku 17 vyrovnávacej pamati, pričom výstupy 13Cbloku 13 riadenia vyrovnávacej pamati sú spojené so.vstupom A20 výstupného registra 20 vyrov-návacej pamati a tiež so vstupom B23 vyrovnávacieho registra 23 čítaných dát, zatial čovýstupy 13D bloku 13 riadenia vyrovnávacej pamati sú spojené so vstupom A21 vyrovnávaciehoregistra 21 zapisovaných dát a tiež so vstupom B24 výstupného registra 24 vyrovnávacejpamati, pričom výstupy 13E bloku 13 riadenia vyrovnávacej pamati je spojený so vstupomC18 bloku 18 výběru adresy, zatial čo výstupy 14A bloku 14 adresy vyrovnávacej pamati mikro-programu sú spojené so vstupmi B18 bloku 18 výběru adresy, pričom výstupy 15A bloku 15 adresyvyrovnávacej pamati disku sú spojené so vstupmi A18 bloku 18 výběru adresy, pričom výstupy18A bloku 18 výběru adresy sú spojené so vstupmi C17 bloku 17 vyrovnávacej pamati, zatialčo oboj směrné vstupy B17 bloku 17 vyrovnávacej pamati sú spojené s výstupmi 20A vstupnéhoregistra 20 vyrovnávacej pamati a tiež so vstupmi B21 vyrovnávacieho registra 21 zapisovanýchdát a dalej tiež s výstupmi 23A vyrovnávacieho registra 23 čítaných dát a tiež so vstupmiC24 výstupného registra 24 vyrovnávacej pamati, pričom výstupy 21A vyrovnávacieho registra21 zapisovaných dát sú spojené so vstupmi C22 bloku 22 posuvného registra, zatial čo výstupy22B bloku 22 posuvného registra sú spojené so vstupmi C23 vyrovnávacieho registra 23 čítanýchdát, pričom obojsmerné vstupy D22 bloku 22 posuvného registra sú spojené s obojsmernýmivstupmi A26 bloku 26 kódovania dát, zatial čo výstup 22A bloku 22 posuvného registra je '•r CS 266 973 B1 spojený so vstupom B27 bloku 27 kontroly dát, pričom výstup 27A bloku 27 kontroly dát jespojený so vstupom D26 bloku 26 kódovania dát, zatial čo výstup 25B bloku 25 riadenia diskuje spojený so vstupom B26 bloku 26 kódovania dát, pričom vstupy C25 bloku 25 riadenia diskusú spojené s výstupmi 28B bloku 28 styku s diskom, pričom výstupy 25C bloku 25 riadeniadisku sú spojené so vstupmi B28 bloku 28 styku s diskom, zatial čo výstupy 26A bloku 26kódovania dát sú spojené so vstupmi A28 bloku 28 styku s diskom, pričom vstupy C26 bloku26 kódovania dát sú spojené s výstupmi 28A bloku 28 styku s diskom.And also with the input B20 of the register 20 of the buffer memory and also of the A25 of the disk control block 25, while the inputs C12 of the block 12 of the arithmetic logic are connected to the outputs 6A of the input data block 6A as well as the outputs 8A of the block 8 of the status controller. and also with outputs 9E of block 2 of the microprogramm memory and also with outputs 24A of the cache register 24, wherein outputs 11B of the control signal decoder block 11 are coupled to input block B6 of the input data block as well as the block input A8 of the <RTIgt; further also with the input A9 of the block 7 of the microprogram memory and also with the input A24 of the output register 24 of the buffer, while the inputs B8 of the block of the status signals are connected with the outputs 4B of the block of the address decoder and also with the outputs 5B of the block. further also with the outputs 25A of the disc control block 25 and also with the output 27B of the data control block 27 and also of the light control output 27B word number block 16C, the address block output 4A of the address decoder is coupled to input BIO block 10 of the condition selection while block 10A of condition selection block 10 is coupled to input C7 of microprocessor control block 2, with outputs 12A of arithmetic logic block 12A the units are coupled to the input 10 of the condition selection block 10, while the output 10B of the condition selection block 10 is connected to the input B12 of the arithmetic unit 12 block 12, while the outputs 7A of the program control block 2 are coupled to the inputs B9 of the block 2 of the memory of the microprogram, while the outputs 5A of the block 5 computer contact control is coupled to input C3 of address 2 of operation memory address as well as to input C2 of output data block 2 and further to input C6 of input data block 2, while outputs 2A of output data are coupled to inputs A1 of block 2 by the computer while outputs 3B of the block 2 of the memory address are connected to the input of the block 2 of the contact with the computer the output 3A of the memory address block 2 is coupled to the input C1 of the computer contact block 2, while the inputs B4 of the address decoder block 2 are coupled to the outputs 1A of the computer contact block 2, the input A4 of the address decoder block 4 being connected to the block output 1B 2 the computer contact while both the computer input control block A5 inputs are coupled to the computer two bidirectional inputs D1 of the computer contact block 2, while the input data block inputs A6 are connected to the computer outputs 1C of the computer contact block 2, while the computer contacting the block 2 outputs while that the word count block outputs 16A are coupled to inputs B19 of block 19 of the controller and also to inputs B22 of block register 22, wherein outputs 16B of block 16 are connected to inputs AI9 of data control block 19, while output 19A of block 19 is coupled with the input register A23 of the read data 23, as well as with the input of the word count block B16 16, and also with the input B13 of the 13 ria block the buffer 19, the output 19B of the data control block 19 is coupled to the input A22 of the shift register block 22 and also to the input AI6 of the word count block 16, and also with the input AI3 of the cache control 13, while the outputs 19C of the data control block 19 are associated with input 27 of the data control block 27, wherein the output 13A of the buffer control block 13 is coupled to the input C14 of the microprogram buffer address block 14 as well as the input C15 of the buffer buffer address 15, while the outputs 13B of the buffer control 13 are coupled to the inputs A17 of the buffer block 17, the outputs 13 of the buffer control unit 13 being connected to the input A20 of the output register 20 of the buffer memory and also to the input B23 of the read data buffer 23 while the outputs 13D of the buffer control unit 13 are connected with input A21 of the equalization register 21 of the recorded data and also with the input B24 of the buffer register register 24, wherein the outputs 13E of the buffer control block 13 are coupled to the input 18 of the address selection block 18, while the outputs 14A of the block 14 of the micro-program address are connected to the inputs B18 of the address selection block 18, the outputs 15A of the cache buffer address block 15 are coupled to the inputs A18 of the address selection block 18, the address selection outputs 18A of the buffer selection block 17 being coupled to the C17 blocks of the buffer block 17, while both the B17 blocking buffer 17 inputs are coupled to the input 20A outputs 20a of the buffer equalizer 20 memory and also with the inputs B21 of the buffer register 21 being written to and further also with the buffer data register outputs 23A 23 of the read data, as well as the input C24 of the buffer register 24, while the register data 21A of the written data is coupled to the inputs C22 of the block 22 of the sliding re the register, while the register register outputs 22B of the shift register 22 are coupled to inputs C23 of the register register 23, while the bidirectional inputs D22 of the shift register block 22 are coupled to the bidirectional inputs A26 of the data encryption block 26, while the output 22A of the shift register block 22 is &quot; 266 973 B1 coupled to input B27 of data control block 27, wherein output 27A of data control block 27 is coupled to input D26 of data encryption block 26 while output 25B of disk control block 25 is coupled to input B26 of data encryption block 26, while inputs C25 of block 25 the disc control outputs 28B of the block 28 of the block 28, wherein the discs 25C outputs 25C are coupled to the B28 block input 28 of the disc contact while the data coding block outputs 26A are coupled to the A28 block inputs 28 of the disc contact, the C26 inputs The data coding block 26 is coupled to the block outputs 28A of the block 28.

Funkcia zapojenia podlá tohoto vynálezu je nasledovná: Adresné linky systémovéj zbernicesú cez výstup 1A bloku 1 styku s počítačom přivedené na vstup B4 bloku i dekódera adresy,kde sú porovnávané ,s danou adresou riadiaceho modulu. Platnost adresných liniek v riadiacommodule je potvrdzovaná signálom zo systémovej zbernice, ktorý cez výstup 1B bloku 2 stykus počítačom je přivedený na vstup A4 bloku 2 dekódera adresy, kde spósobí vyhodnoteniezhody prijatej adresy s danou adresou riadiaceho modulu. Na základe dekódovania adresyriadiaceho modulu sa na výstupe 4A bloku dekódera adresy vygeneruje signál, ktorý jecez vstup BIO bloku 10 výběru podmienky, v ktorom na základe riadiacich výstupov 9B bloku2 pamSti mikroprogramu přivedených na vstupy A10 bloku 10 výběru podmienky, d&amp;jde k jehovýběru a cez výstup 10A bloku 10 výběru podmienky je takto vybratá podmienka přivedenána vstup C7 bloku 2 riadenia mikroprogramu, pričom na výstupe 7A bloku 7. riadenia mikropro-gramu sa vygeneruje nasledujúca adresa mikroprogramu, ktorá je přivedená na vstup B9 bloku2 pamSti mikroprogramu, od ktorej sa začne vykonávat obslužná rutina požadovaná zo stranysystémovej zbernice. Nasledujúca adresa mikroprogramu sa vygeneruje v závislosti od inštruk-cie a adresy privedenej na vstupy D7 bloku 7 riadenia mikroprogramu z výstupov 9A bloku2 pamSti mikroprogramu.The wiring function of the present invention is as follows: System bus address lines via computer contact block 1A output 1 to block input B4 and address decoder where they are compared to a given control module address. The address lines in the control module are validated by a signal from the system bus, which is output via the output 1B of the block 2 to the input A4 of the address decoder block 2, where it evaluates the match of the received address with the given address of the control module. Based on the decoding of the addressing module, a signal is generated at the output of the address decoder block 4A which outputs a BIO block of condition selection 10 in which, based on the microprogram memory block 9 control outputs 9B, applied to inputs A10 of the condition selection block 10, d and amp; the output 10A of the condition selection block 10 is the selected condition input C7 of the microprogram control block 2, the following microprogram address being generated at the output 7A of the microprocessor block 7, which is input to the B9 block of the memory2 of the microprogram from which to execute a handler required from the system bus side. The next microprogram address is generated depending on the instruction and address supplied to inputs D7 of the microprogram control block 7 from the outputs 9A of the microprogram's memory 2.

Na danej adrese mikroprogramu sa na výstupech 9D bloku 2 pamSti mikroprogramu vygeneru-jú signály, ktoré sú přivedené na vstupy All bloku 11 dekódera riadiacich signálov, kdesa vygeneruje riadiaci signál, ktorý cez výstup 11B bloku 11 dekódera riadiacich signálovje přivedený na vstup A8 bloku 2 stavových signálov, kde spósobí, že výstupné signály 4Bbloku 2 dekódera adresy určujúce adresu systémových registrov riadiaceho modulu přivedenéna vstupy B8 bloku 2 stavových signálov, akó aj výstupný signál 5B bloku 2 riadenia stykus počítačom, určujúci operáciu čítanie alebo zápis dát systémového registra riadiacehomodulu přivedeného na vstupy B8 bloku 2 stavových signálov, sú vyhradlované na výstup 8Abloku 2 stavových signálov odkial sú přivedené na vstupy C12 bloku 12 aritmeticko-logickejjednotky 12. v bloku 12 aritmeticko-logickej jednotky sa vypočítá nasledujúca adresa premikroprogram, ktorá je cez výstupy 12B bloku 12 aritmeticko-logickej jednotky přivedenána vstupy B7 bloku 2 riadenia mikroprogramu. V případe, že zo strany systémovej zbernice je požadovaná operácia čítania systémovéhoregistra, potom na výstupoch 7A bloku 2 riadenia mikroprogramu přepojených so vstupmi B9bloku 2 pamSti mikroprogramu sa vygeneruje adresa, na ktorej výstupy 9C bloku 2 pamStimikroprogramu spojené so vstupmi AI2 bloku 12 aritmeticko-logickej jednotky, vygenerujúinštrukciu a adresu požadovaného systémového registra, ktorý je súčasťou bloku 12 aritmetic-ko-logickej jednotky. Obsah požadovaného systémového registra je z výstupu 12B bloku 12aritmeticko-logickej jednotky přivedený na vstup A2 bloku 2 výstupných dát, pričom signálmivygenerovanými na výstupoch 11A bloku 11 dekódera riadiacich signálov, ktorý je spojenýso vstupmi B2 bloku 2 výstupných dát, je tento obsah odpamStaný a zároveň vyhradlovanýcez výstup 2A bloku 2 výstupných dát, ktorý je spojený so vstupom AI bloku 2 s počítačomna systémovú zbernicu, pričom na výstupe 11A bloku 11 dekódera riadiacich signálov, ktorýje spojený so vstupom B5 bloku 2 riadenia styku s počítačom sa vygeneruje signál, ktorýcez výstup A5 bloku 2 riadenia styku s počítačom spojený so vstupom Dl bloku 2 styku s po-čítačom potvrdí platnosť vyslaných dát na systémovej zbernici.At the given microprogram address, signals are generated at the outputs 9D of the block 2 of the microprogram memory, which are applied to the inputs A1 of the control signal decoder block 11, where it generates a control signal that is outputted to the A8 block 2 of the state signal block via the output 11B of the signal control decoder 11. signals, whereby the output signals 4B of the address decoder 2 determining the address of the system registers of the control module are inputted by the inputs B8 of the block 2 of the status signals, as well as the output signal 5B of the control panel 2 of the computer, determining the operation of reading or writing data of the system register of the control module applied to inputs B8 block 2 of the status signals, are allocated to the output 8A of the status signal 2 from where they are applied to the inputs C12 of the block 12 of the arithmetic logic unit 12. In the block 12 of the arithmetic-logic unit, the following premicroprogram address is calculated, which is through the outputs 12B of the block 12 arit the logic unit applied by inputs B7 of the microprogram control block 2. If a system register reading operation is required from the system bus side, an address is generated at the outputs of the microprogram control block 2 of the microprogram control block 2 with the inputs 9 of the microprogram memory 2, to which the memory blocks 9C block outputs 9C connected to the AI2 inputs of the block 12 of the arithmetic logic unit , generating an instruction and address of the desired system register that is part of the block 12 of the arithmetic co-logical unit. The content of the desired system register is output from the 12B block output 12B of the logic unit to input A2 of the output data block 2, wherein the signals generated at the outputs 11A of the control signal decoder block 11, which are coupled to the input blocks B2 of the output data block 2, are both discarded and reserved. output data block 2A output that is coupled to input AI of block 2 of the computer system bus, wherein a signal is generated at output 11A of the control signal decoder block 11 that is connected to input B5 of the computer contact control block 2, output A5 of block 2 the computer contact control coupled to the computer contact block D1 input 2 confirms the validity of the transmitted data on the system bus.

Podobná funkcia je pri operácii zápis dát do systémového registra s tým rozdielom,že dáta přivedené zo systémovej zbernice sú cez výstupy 1C bloku 2 styku s počítačom přive-dené na vstupy A6 bloku 2 vstupných dát, pričom signálmi vygenerovanými na výstupe 11B g CS 266 973 B1 bloku 11 dekódera riadiacioh signálov, ktorý je spojený so vstupom B6 bloku 6 vstupnýchdát sú dáta odpamStané a zároveň vyhradlované cez výstup 6A bloku 6 vstupných dát, ktorýje spojený so vstupom C12 bloku 12 aritmeticko-logickej jednotky, odkial sú zapísané dopožadovaného systémového registra v bloku.12 aritmeticko-logickej jednotky.A similar function is to write data to the system register in the operation, except that the data input from the system bus is fed through outputs 1C of the computer contact block 2 to inputs A6 of the block 2 of input data, with signals generated at output 11B g CS 266 973 B1 of the signal control decoder block 11, which is coupled to input B6 of input data block 6, is read-out and reserved at the input 6A of input data block 6, which is connected to input C12 of block 12 of the arithmetic-logic unit, from which the requested system register is written in the block .12 arithmetic logic unit.

Jednotlivé bity systémových registrov je možné testovat a podlá ich stavu vytváraťpodmienku pre vetvenie adresy mikroprogramu. To je dosiahnuté tým, že výstupy 12B bloku12 aritmeticko-logickej jednotky sú spojené so vstupmi CIO bloku 10 výběru podmienky, pri-čom testovanie požadovaného bitu sa vykoná pomocou riadiacich výstupov 9B bloku 2 pamStimikroprogramu, ktoré sú přivedené na vstupy A10 bloku 10 výběru podmienky, pričom stavtestovaného bitu sa prenesie na výstup 10A bloku 10 výběru podmienky, ktorý je spojenýso vstupom C7 bloku J_ riadenia mikroprogramu, ktorý v súčinnosti s adresou generovanouna danej adrese mikroprogramu privedenej z výstupov 9A bloku 9 pamSti mikroprogramu vytvořínasledujúcu adresu mikroprogramu, ktorá je z výstupu 7A bloku T_ riadenia mikroprogramu,přivedená na vstupy B9 bloku 9 pamSti mikroprogramu.It is possible to test individual bits of system registers and create a condition for branching of the firmware address according to their status. This is achieved by the outputs 12B of the arithmetic logic unit 12B being coupled to the inputs of the CIO block 10 of the condition selection, while testing the desired bit is performed by the control outputs 9B of the pamphimic block 2 that are applied to inputs A10 of the condition selection block 10, wherein the test bit is transmitted to output 10A of condition selection block 10, which is coupled to input C7 of the microprogram control block J, which, in conjunction with the address generated at a given address of the microprogram provided from block 9A of block 9 of the microprogram of memory, creates the following address of the microprogram which is from block output 7A Microprogram control T_ applied to inputs B9 of block 9 of the microSD memory.

Pri vykonávaní aritmeticko-logických operácií sú nulový výsledok operácie a informáciao přenose do vyššieho rádu taktiež použité pre generovanie podmienky vetvenia adresy mikro-programu. To je dosiahnuté tým, že výstupy 12A bloku 12 aritmeticko-logickej jednotky cha-rakterizujúce tieto operácie sú přivedené na vstupy D10 bloku 10 výběru podmienky, kdesú na základe riadiacich výstupov 9B bloku 9 pamSti mikroprogramu přivedených na vstupyAlp bloku 10 výběru podmienky testované, pričom stav testovaného výsledku operácie sa prene-sie na výstup 10A bloku 10 výběru podmienky, ktorý je spojený so vstupom C7 bloku 7_ riadeniamikroprogramu, pričom výsledky aritmeticko-logických operácií móžu byť využité pre Salšiearitmeticko-logické operácie, čo je dosiahnuté tým, že na základe riadiacich výstupov 9BpamSti mikroprogramu přivedených na vstupy A10 bloku 10 výběru podmienky sa vyberie jedenz výsledkov operácie, ktorý sa prenesie na výstup 10B bloku 10 výběru podmienky spojenéhoso vstupom B12 bloku 12 aritmeticko-logickej jednotky.When performing arithmetic-logic operations, the zero operation result and the higher order transfer information are also used to generate the micro-program address branching condition. This is achieved by the outputs 12A of block 12 of the arithmetic-logic unit characterizing these operations being applied to inputs D10 of block 10 of the selection condition where, based on control outputs 9B of block 9 of the microprogramm of the microprogram, applied to the inputs A1p of block 10 of the selection condition, the test result of the operation is transmitted to the output 10A of the condition selection block 10, which is connected to the input C7 of the control program block 7, the results of the arithmetic-logic operations may be used for the Salmonithmetic-logic operations, which is achieved by based on the control outputs One of the operation results is selected for the microprograms of the microprogramm inputted to the inputs A10 of the condition selection block 10 and transmitted to the output 10B of the condition selection block 10 connected to the input B12 of the block 12 of the arithmetic logic unit.

Pri vykonávaní aritmeticko-logických operácií s konštantou, je táto získávaná z mikropro-gramového riadenia tým, že na danej adrese mikroprogramu určenej výstupmi 7A bloku 2 riadeniamikroprogamu, ktoré sú spojené so vstupmi B9 bloku 9 pamSti mikroprogramu sú na výstupech9D bloku 9 pamSti mikroprogrmu generované signály přivedené na vstup All bloku 11 dekóderariadiacich signálov, kde sa na výstupe 11B bloku 11 dekódera riadiacich signálov, ktorýje spojený so vstupom A9 bloku 2 pamSti mikroprogramu vygeneruje signál, ktorý požadovanúkonštantu vyhradluje cez výstup 9E bloku 9_ pamSti mikroprogramu na vstup C12 bloku 12 aritme-ticko-logickej jednotky.When performing arithmetic-logic operations with a constant, this is obtained from the microprocessor control in that signals are generated at the outputs 9D of the memory 9 of the microprogram at the given address of the microprogram determined by the outputs of the microprocessor control block 2 that are connected to the inputs B9 of the block 9 of the microprogram memory. A signal is generated at the output 11B of the control signal decoder block 11, which is connected to the input A9 of the microprogram memory 2 of the microprogram, to allocate the desired constituent via the output 9E of the microprogram memory 9 of the microprogram to the input C12 of the block 12 of the arithmetic -logical unit.

Pri komunikácii eiadiaceho modulu s diskovou pamSťou sú výstupy 12B bloku 12 aritmetic-ko-logickej jednotky spojené so vstupmi B25 bloku 25 riadenia disku, na ktorých sa generujúriadiace signály pre disk, ktoré sú riadiacim signálom z výstupu 11A bloku 11 dekóderariadiacich signálov přivedeným na vstup A25 bloku 25 riadenia disku odpamStané a z výstupu25C bloku 25 riadenia disku spojené so vstupom B28 bloku 28 styku s diskom vyslané do disko-vé j pamSti. Stavové a chybové signály vybratej diskovéj pamSti sú z výstupu 28B bloku 28.styku s diskom připojené na vstup C25 bloku 25 riadenia disku, z ktorého sú cez výstupy25A bloku 25 riadenia disku přivedené na vstup B8 bloku 2 stavových signálov a riadiacimsignálom z výstupu 11B bloku 11 dekódera riadiacich signálov, ktorý je spojený so vstupomA8 bloku 2 stavových signálov vyslané cez výstup 8A bloku 2 stavových signálov na vstupC12 bloku 12 aritmeticko-logickej jednotky, pričom stavový signál z diskovej pamSti potvrdzu-júci vybratie adresovanej diskovej pamSti je zároveň z výstupu 25B bloku 25 riadenia diskupřipojený na vstup B26 bloku 26 kódovania dát, v ktorom zabezpečuje elektrické pripojeniedátového kanála vybratej diskovej pamSti.In the communication of the control module with the disk memory, the outputs 12B of the arithmetic logic unit 12B block 12 are connected to the inputs B25 of the disk control block 25 on which the control signals for the disk are generated, which are the control signal from the decoder 11 block output 11A supplied to the input A25 the disk control block 25 is removed from the disk management block 25C and coupled to the input B28 of the disk contact block 28 sent to the disk storage. The status and error signals of the selected disk memory are connected from the 28th block output 28B of the disk to the C25 input C25 of the disk control 25 from which the state control block input B8 is input to the B8 block input 25A and the control signal from block 11B output. a control signal decoder that is coupled to the A8 block of the status signal block 2 transmitted via the block 8 of the status signal block 2A to the input C12 of the block 12 of the arithmetic logic, wherein the status signal from the disc storage confirming the removal of the addressed disk storage is simultaneously from block 25B of block 25 control disk connected to input B26 of data encryption block 26, in which it provides an electrical connection channel of the selected disk storage.

Ak sa má vykonat zápis dát do vybratej diskovej pamSti, blok 2 pamati mikroprogramuzabezpečí, že adresa operačněj pamSti počítača, z ktoréj majú byť dáta odpamStané v diskovejpamSti a ktorá je počitačom zadaná v systémovom registri. je z výstupu 12B bloku 12 aritme- CS 266 973 B1 7 ticko-logickej jednotky přivedená na vstup A3 bloku _3 adresy operačněj pamSti a odpamStanásignálom, ktorý je generovaný na výstupe 11A bloku 11 dekódera riadiaoich signálov spojenýso vstupom B3 bloku 2 adresy operačnej pamSti a zároveň so vstupom B5 bloku 5 riadeniastyku s počítačom, v dósledku ktorého blok ji riadenia styku s počítačom zabezpečí získanieriadenia nad systémovou zbernicou a výstupným signálom 5A bloku ji riadenia styku s počítačom,ktorý je spojený so vstupom C3 bloku 3 adresy operačnej pamSti vyšle na systémová zbernicucez výstupy 3B bloku 2 adresy operačnej pamSti, ktoré sú spojené so vstupmi.Bl bloku _1styku s počítačom adresu operačnej pamSti počitača a súčasne směr přenosu cez výstup 3Abloku 2 adresy operačnej pamSti spojeného so vstupom Cl bloku 1. styku s počítačom. Blokdát z operačnej pamSti bude postupné odpamStovaný v bloku 17 vyrovnávacej pamSti od adresy,ktorá je určená blokom 14 adresy vyrovnávacej pamSti mikroprogramu. Táto adresa je určenáblokom 9 pamSti mikroprogramu, pričom výstupy 12B bloku 12 aritmeticko-logickej jednotkysú spojené so vstupmi B14 bloku 14 adresy vyrovnávacej pamSti mikroprogramu, z ktorýchje adresa odpamStaná riadiacim signálom vygenerovaným na výstupe 11A bloku 11 dekóderariadiacich signálov a přivedený na vstup AI4 bloku 14 adresy vyrovnávacej pamSti mikropro-gramu. Ak dáta z operačnej pamSti sú systémovou zbernicou potvrdené, vygeneruje sa signálna výstupe 5A bloku 5 riadenia styku s počítačom, ktorý je spojený so vstupom C6 bloku6^ vstupných dát, ktorým sú dáta odpamStané z výstupu 1C bloku 1_ s počítačom, ktorý je spoje-ný so vstupom A6 bloku Jo vstupných dát, pričom na výstupe 5B bloku 5_ riadenia styku s počíta-čom spojeného so vstupom B8 bloku jS stavových signálov je vygenerovaný signál, ktorým jeblok 2 pamSti mikroprogramu informovaný o tom, že dátové slovo je odpamStané v bloku 6vstupných dát, pričom je na výstupe 11B bloku 11 dekódera riadiacich signálov spojenéhoso vstupom B6 bloku ji vstupných dát vygenerovaný signál, ktorým sú vyslané dáta na výstup6A bloku 6 vstupných dát spojeného so vstupom C12 bloku 12 aritmeticko-logickej jednotky,ktoré sú cez výstup 12B bloku 12 aritmeticko-logickej jednotky spojeného so vstupom C20vstupného registra 20 vyrovnávacej pamSti odpamStané riadiacim signálom z výstupu 11Abloku 11 dekódera riadiacich signálov spojeného so vstupom B20 vstupného registra 20 vyrov-návacej pamSti a súčasne so vstupom C13 bloku 13 riadenia vyrovnávacej pamSti. Blok 13riadenia vyrovnávacej pamSti zabezpečí cez výstup 13E bloku 13 riadenia vyrovnávacej pa-mSti spojeného so vstupom C18 bloku 18 výběru adresy, vybratie adresy tak, že na výstupe18A bloku 18 výběru adresy spojeného so vstupmi C17 bloku 17 vyrovnávacej pamSti sa objavíadresa bloku 14 adresy vyrovnávacej pamSti mikroprogramu, pričom výstupný signál 13C bloku13 riadenia vyrovnávacej pamSti spojený so vstupným signálom A20 vstupného registra 20vyrovnávacej pamSti vyhradluje dáta cez výstupy 20A vstupného registra 20 vyrovnávacejpamSti na vstupy B17 bloku 17 vyrovnávacej pamSti, ktoré sa na danú adresu zapíšu signálomz výstupu 13B bloku 13 riadenia vyrovnávacej pamSti spojeného so vstupom A17 bloku 17 vy-rovnávacej pamati. Po zápise dát do bloku 17 vyrovnávacej pamati je cez výstup 13A bloku13 riadenia vyrovnávacej pamSti spojeného so vstupom C14 bloku 14 adresy vyrovnávacej pa-mSti mikroprogramu zvýšený obsah bloku 14 adresy vyrovnávacej pamSti. Dáta odpamStané v bloku 17 vyrovnávacej pamSti sú autonómne prenášané do diskovejpamSti tým spósobom, že blok 9 pamati mikroprogramu prostredníctvom výstupu 12B bloku 12aritmeticko-logickej jednotky spojeného so vstupmi B15 bloku 15 adresy vyrovnávacej pamStidisku nastaví adresu, ktorá sa odpamStá riadiacim signálom nastaveným na výstupe 11A bloku11 dekódera riadiacich signálov spojeného so vstupom AI5 bloku 15 adresy vyrovnávacej pamatidisku a súčasne spojeným so vstupom C13 bloku 13 riadenia vyrovnávacej pamSti, ktorý cezvýstup 13E bloku 13 riadenia vyrovnávacej pamati spojeného so vstupom C18 bloku 18 výběruadresy zabezpečí výběr adresy bloku 15 adresy vyrovnávacej pamSti disku, ktorý je přivedenýcez výstupy 18A bloku 18 výběru adresy na vstupy C17 bloku 17 vyrovnávacej pamati a zároveňcez výstup 13B bloku 13 riadenia vyrovnávacej pamSti spojeného so vstupom AI7 bloku 17vyrovnávacej pamSti je obsaj z danej adresy přivedený cez výstupy B17 bloku 17 vyrovnávacejpamSti na vstupy B21 vyrovnávacieho registra 21 zapisovaných dát kde je odpamStaný prepisova-cím signálom přivedeným z výstupu L3D bloku 13 riadenia vyrovnávacej pamSti na vstup A21vyrovnávacieho registra 21 zapisovaných dát. Počet slov, ktoré sa majú preniest do diskovejpamSti a povel pre zápis dát, z výstupu 12B bloku 12 aritmeticko-logickej jednotky připoje-ného na vstup D16 bloku 16 počtu slov sú odpamStané riadiacim signálom z výtupu 11A bloku 8 CS 266 973 B1 11 dekódera riadiacich signálov spojeného so vstupom G16 bloku 1.6 počtu slov. Odpamatanímpovelu je cez výstup 16A bloku 16 počtu slov spojeného so vstupom B22 povolená činnostbloku 22 posuvného registra a súčasne spojeného so vstupom B19 je povolená činnost bloku19 riadenia dát. Cez výstup 19B bloku 19 řiadenia dát spojeného so vstupom A22 bloku 22posuvného registra je riadený přepis dát z výstupu 21A vyrovnávaqieho registra 21 zapisova-ných dát spojeného so vstupom C22 do vloku 22 posuvného registra. Zároveň výstupom 19Bbloku 19 riadenia dát spojeným so vstupom AI3 bloku .13 riadenia vyrovnávacej pamati jevyžiadaný cyklus prepísania dát z bloku 17 vyrovnávacej pamati do vyrovnávacieho registra21 zapisovaných dát, pričom po každom přepise dát je zvýšená adresa bloku 15 adresy vyrov-návacej pamati disku cez výstup 13A bloku 13 riadenia vyrovnávacej pamati spojeného sovstupom C15 bloku 15 adresy vyrovnávacej pamati disku. Zároveň výstupom 19B bloku 19 riade-nia dát spojeného so vstupom AI6 je zvyšovaný obsah bloku 16 počtu slov. Cez obojsmernývýstup D22 bloku 22 posuvného registra sú dáta sériovo vysielané na vstup A26 bloku 26kódovania dát, v ktorom sú kódované metodou modifikovanéj frekvenčněj modulácie, odkialsú vysielané do diskovej pamati cez výstup 26A bloku 26 kódovania dát spojeného so vstupomA28 bloku 28 styku s diskom. Zároveň sú sériovo vysielané dáta cez výstup 22A bloku 22posuvného registra přivedené na vstup B27 bloku 27 kontroly dát, kde sú dáta delené polynó-mom, ktorý má vlastnost, že dokáže detekovat chybu a zároveň opravit chybový zhluk blokudát.If data is to be written to the selected disk memory, the microprogram memory block 2 ensures that the address of the operating memory of the computer from which the data is to be discarded in the disk memory and which is entered in the system register. the operating memory address 3 is transmitted from the output 12B of the arithmetic CS 266 973 B1 7 to the input A3 of the operational memory address and the signal is generated, which is generated at the output 11A of the control signal decoder block 11 connected to the input B3 of the operational address address block 2, and with the input B5 of the computer control 5 of block 5, the block of which the computer control contact provides the control over the system bus and the block output signal 5A, the computer contact control that is connected to the C3 memory 3 address block 3 outputs outputs to the system bus 3B of the block 2 of the address of the operating memory which are connected to the inputs B1 of the computer block of the address of the computer's operating memory and simultaneously the transmission direction through the output 3A of the address 2 of the memory address associated with the input C1 of the computer contact. Blocking from the RAM will be sequentially removed in block 17 of the buffer from the address specified by block 14 of the firmware cache. This address is determined by block 9 of the microprogram memory, wherein outputs 12B of block 12 of the arithmetic logic unit are coupled to inputs B14 of block 14 of the microprogram cache memory address, from which the address is driven by the control signal generated at the output 11A of block 11 of the decoder and fed to input AI4 of block 14 of the address microprocessor memory buffer. If the data from the operating memory is acknowledged by the system bus, a signal output 5A of the computer control contact block 5 is generated which is coupled to the input C6 of the input data block 6, which is the data from the output 1C of the block 1 to the computer that is connected with the input of block Y0 of input data, wherein a signal is generated at the output 5B of the computer control contact block 5 connected to the input B8 of the state signal block j, by which the 2 of the microprogram memory is informed that the data word is in the 6 input data block wherein a signal is generated at the output 11B of the control signal decoder 11 connected to the input B6 of the control signal input channel, which transmits data to the input 6A of the input data block 6 connected to the input C12 of the arithmetic-logic unit 12, which are arithmetic via the output 12B of the block 12 a logical unit coupled to the input C20 of the input buffer 20 of the buffer control signal from the control signal decoder output 11A connected to input register B20 of the alignment memory 20 and simultaneously with input C13 of the buffer control block 13. The cache management block 13 provides an address selection via the output 13E of the cache buffer control block 13 associated with the C18 block of the address selection block 18 so that the address of the buffer address block 14 appears on the output 18A of the address selection block 18 associated with the inputs C17 of the cache buffer block 17 a microprogram, the buffer output signal 13C of the buffer control block 13 associated with the input register input signal A20 of the buffer buffer 20 reserves data via the buffer register input register 20A to the B17 block inputs 17 of the buffer which are written to the address by the signal from the buffer buffer output 13B connected to the input A17 of the equalization memory block 17. After the data is written to the buffer block 17, the buffer buffer block 14 is increased via the buffer buffer output block 13A output 13 connected to input C14 of the microprogram buffer block address 14 of the microprogram buffer address block 14. The data stored in the buffer block 17 is transmitted autonomously to the disk memory in such a way that the microprogram memory block 9, via the block output 12B of the 12-logic unit coupled to the inputs B15 of the cache buffer address block 15, sets the address to be cleared by the control signal set at block 11A output 11A. a control signal decoder coupled to input AI5 of the cache buffer address block 15 and at the same time coupled to input C13 of the buffer control block 13, which through the output 13E of the buffer control block 13 associated with input C18 of the address selection block 18 provides the address of the disk buffer address block 15 which the outputs 18A of the address selection block 18 are inputted to the inputs C17 of the buffer block 17 and at the same time the output 13B of the buffer management block 13 connected to the input AI7 of the cache buffer 17 is occupied from the given address via v Outputs B17 of buffer buffer 17 to inputs B21 of buffered data register 21 where the write signal is inputted from output L3D of buffer control block 13 to input A21 of buffer register 21 of the written data. The number of words to be transferred to the disk memory and the data write command from the output 12B of the block 12 of the arithmetic-logic unit connected to the input D16 of the word-number block 16 are canceled by the control signal 11A of the block 8 CS 266 973 B111 of the control decoder. of signals associated with G16 block of word 1.6. Removal of the call is via output 16A of the word count block 16 associated with input B22 enabled by the operation of the shift register block 22 and the data control block 19 is allowed to operate simultaneously with input B19. Over the output 19B of the data control block 19 associated with input 22 of the shift register block 22, data transcription from the output register 21A of the write data register 21 associated with input C22 to the shift register insert 22 is controlled. At the same time, the data control block 19B connected to the AI3 input AI3 of the buffer management block 13 is the requested data overwrite cycle of the buffer block 17 to the write data buffer register 21, wherein after each data overwrite, the buffer address block address 15 is increased via output 13A a buffer buffer block 13 coupled by the C15 block buffer output C15. At the same time, the output 19B of the data control block 19 associated with the input AI6 is the increased content of the word count block 16. Despite the bidirectional output D22 of the shift register block 22, data is serially transmitted to input A26 of the data encoding block 26 in which the modified frequency modulation method is encoded transmitted to disk storage via output 26A of the data coding block 26 associated with input 28 of the disk contact block 28. At the same time, serial data is transmitted via the block 22A block output 22A inputted to input B27 of the data control block 27, where the data is split by a polynomial that has the ability to detect the error while correcting the error block blokudat.

Zvyšok po delení je z výstupu 27A bloku 27 kontroly dát vyslaný sériovo na vstup D26bloku 26 kódovania dát, odkial je vyslaný do diskovej pamati. Vysielanie zvyšku je v bloku 27 kontroly dát riadené signálom přivedeným z výstupu 19C bloku 19 riadenia dát spojenéhoso vstupom A27 bloku 27 kontroly dát. Činnost bloku 19 riadenia dát je ukončená přenesenímslov, počet ktorých bol nastavený v bloku 16 počtu slov. Ukončenie činnosti bloku 19 riade-nia dát je hlášené stavovým signálom na výstupe 16C bloku 16 počtu slov, ktorý je spojenýso vstupom B8 bloku 8^ stavových signálov. Pri čítaní dát z diskovej pamati je do bloku 16 počtu slov zadaný povel pre čítanie a zároveň počet slov, ktoré majú byt přenesenéz diskovej pamati, čím sa povolí činnost bloku 19 tiadenia dát a bloku 22 posuvného registraTaktiež je do bloku 15 adresy vyrovnávacej pamati disku nastavená adresa, od ktorej budúdáta čítané z diskovej pamati ukládané do bloku 17 vyrovnávacej pamati. Kódované dáta meto-dou modifikovanéj frekvenčnej modulácie z diskovej pamati prichádzajú z výstupu 28A bloku 28 styku s diskom na vstup C26 bloku 26 kódovania dát, kde dochádza k dekódovaniu dát.The partitioning residue is output from the data control output 27A of the data control block 27 in series to the data encryption block 26 of the data block 26, where it is transmitted to the disk storage. The transmission of the residue in data control block 27 is controlled by a signal applied from output 19C of data control block 19 connected to input A27 of block 27 of the data control. The operation of the data control block 19 is terminated by the transmissions of the number of which the word count block has been set. Termination of the data control block 19 is reported by a status signal at the output 16C of the word count block 16, which is coupled to the input B8 of the status signal block 8. When reading data from the disk memory, a read command is specified in the word count block 16 as well as the number of words to be transmitted from the disk storage, thereby allowing the data block 19 and the shift register block 22 to operate. an address from which the read from the disk storage will be stored in the buffer block 17. The coded data by the modified frequency modulation method of the disc storage arrives at the output 28A of the disk contact block 28 at the input C26 of the data encryption block 26 where the data is decoded.

Dekódované dáta sú z oboj směrného výstupu A26 bloku 26 kódovania dát přivedené cezvstup D22 do bloku 22 posuvného registra, odkial sú po sformovaní do slova přivedené cezvýstupy 22B bloku 22 posuvného tegistra na vstupy C23 vyrovnávacieho registra 23 čítanýchdát, kde sú odpamatané signálom z výstupu 19A bloku 19 riadenia dát přivedeného na vstupA23 vyrovnávacieho registra 23 čítaných dát. Zároveň s odpamataním dát je cez výstup 19Abloku 19 riadenia dát přivedená na vstup B13 bloku 13 riadenia vyrovnávacej pamati žiadosťo odpamatanie dát z vyrovnávacieho registra 23 čítaných dát do bloku 17 vyrovnávacej pamatiTúto operáciu zabezpečí blok 13 riadenia vyrovnávacej pamati, ktorý pre blok 17 vyrovnávacejpamati vyberie adresu z bloku 15 adresy vyrovnávacej pamati disku a cez výstup 13C bloku13 riadenia vyrovnávacej pamati spojeného so vstupom B23 vyrovnávacieho registra 23 číta-ných dát vyhradluje dáta cez výstup 23A na vstup B17 bloku 17 vyrovnávacej pamati, v ktoromdójde k ich odpamataniu signálom přivedeným z výstupu 13B bloku 13 riadenia vyrovnávacejpamati na vstup A17 bloku 17 vyrovnávacej pamati.The decoded data is inputted from the data output A26 of the data coding block 26 via the input D22 to the shift register block 22, from which data is read from the block output 19A of the buffer register 23 when formed into the word inputted through the outputs 22B of the shift register block 22. 19 of the data control applied to input register 23 of the read register 23 data. At the same time, when the data is read off, the data control output 19A 19 is applied to input B13 of the buffer control block 13 to request data to be cleared from the buffer 23 of the read data to buffer block 17, which is provided by the buffer control block 13, which selects the address from disk buffer address block 15 and allocates data via output 23A to input B17 of buffer block 17 through the buffer buffer control block 13C output 13C associated with input 2323 of read data buffer 23, in which they are unmounted by a signal input from block 13B of block 13B buffer buffer control at input A17 of buffer 17.

Po odpamataní dát sa zvýši obsah bloku 16 počtu slov signálom přivedeným z výstupu19A bloku 19 riadenia dát na vstup B16 bloku 16 počtu slov. Zároveň blok 13 riadenia vyrov-návacej pamati cez výstup 13A zabezpečí zvýšenie obsahu bloku 15 adresy vyrovnávacej pamatidisku cez vstup C15. Dekódované dáta sú zároveň z výstupu 22A bloku 22 posuvného registrapřivedené na vstup B27 kontroly dát, v ktorom sa vykoná kontrola správnosti prečítaniabloku dát z disku. Táto kontrola je vyhodnotená na konci čítaného bloku dát signálom, ktorýje přivedený z výstupu 19C bloku 19 riadenia dát na vstup A27 bloku 27 kontroly dát, pričomvyhodnotená chyba je z výstupu 27B bloku 27 kontroly dát přivedená na vstup B8 bloku 8After the data is cleared, the content of the word count block 16 is increased by the signal input from the data control output 19A of the data control 19 to the input B16 of the word count block 16. FIG. At the same time, the buffer memory control block 13 via the output 13A provides an increase in the buffer buffer address block 15 via the C15 input. At the same time, the decoded data is outputted from the output 22A of the block 22 of the shift register to the data control input B27, in which a check of the readness of the data block from the disc is performed. This check is evaluated at the end of the read data block by a signal that is inputted from the data control output 19C of the data control block 19C to input A27 of the data control block 27, wherein the evaluated error is applied to input 8 of block 8 of data control block 27B

Claims (1)

CS 266 973 B1 9 stavových signálov. Ukončenie činnosti bloku 19 riadenia dát je rovnaké ako pri zápisedát. Přenos dát odpamStaných v bloku 17 vyrovnávacej pamSti do operačněj pamSti počítačasa uskutočňuje tým spósobom, že v bloku 14 adresy vyrovnávacej pamSti mikroprogramu sanastaví počiatočná adresa pre blok 17 vyrovnávacej pamSti, od ktorej sa začne uskutočňovaťpřenos dát. Počiatočná adresa sa nastaví riadiacim signálom přivedeným z výstupu 11A bloku11 dekódera riadiacich signálov na vstup AI4 bloku 14 adresy vyrovnávacej pamSti mikropro-gramu, ktorý je taktiež přivedený na vstup C13 bloku 13 riadenia vyrovnávacej pamSti, ktOrýmje vyvolaná žiadosť o přenos dát z bloku 17 vyrovnávacej pamSti do výstupného registra24 vyrovnávacej pamSti. Na základe tejto žiadosti blok 13 riadenia vyrovnávacej pamStivyberie pre blok 17 vyrovnávacej pamSti adresu určenú blokom 14 adresy vyrovnávacej pamStimikroprogramu a zabezpečí vyslanie dát cez oboj směrný výstup B17 bloku 17 vyrovnávacejpamSti na vstup C24 výstupného registra 24 vyrovnávacej pamSti, kde sú odpamStané signálompřivedeným z výstupu 13D bloku 13 riadenia vyrovnávacej pamSti na vstup B24 výstupnéhoregistra 24 vyrovnávacej pamSti. Signálom přivedeným z výstupu 11B bloku 11 dekódera riadia-cich signálov na vstup A24 výstupného registra 24 vyrovnávacej pamSti sú odpamStané dátavyhradlované cez výstup 24A a sú přivedené na vstup C12 bloku 12 aritmeticko-logickej jed-notky, odkial sú cez výstup 12B přivedené na vstup A2 bloku 2 výstupných dát, kde sú odpamS-tané signálom přivedeným z výstupu 11A bloku 11 dekódera riadiacich signálov na vstup B2bloku 2_ výstupných dát. Po nastavení adresy operačněj pamSti a smere přenosu v bloku 3adresy operačnej pamSti a po získaní riadenia blokom j> riadenia styku s počítačom sú dátaz bloku 2 výstupných dát, ako aj adresa operačnej pamSti z bloku 2 adresy operačnej pamStivyslané do počítača signálom přivedeným z výstupu 5A bloku 5 riadenia styku s počítačomna vstup C3 bloku 2 adresy operačnej pamSti a taktiež na vstup C2 bloku 2 výstupných dát. Zapojenie riadiaceho modulu vonkajších pamSti je použité v riadiacej jednotke malýchdiskových pamSti typu Winchester (RJ MDP-W) pre počítače rady SMEP so systémovou zbernicouSpoločná zbernica. P RE DMET VYNALEZU Zapojenie riadiaceho modulu vonkajších pamatí vyznačujúce sa tým, že výstupy (9C)bloku (9) pamSti mikroprogramu sú spojené so vstupmi (A12) bloku (12) aritmeticko-logickejjednotky, zatial čo výstupy (9B) bloku (9) pamati mikroprogramu sú spojené so vstupmi (AlO)bloku (10) výběru podmienky, pričom výstupy (9D) bloku (9) pamati mikroprogramu sú spojenéso vstupmi (All) bloku (11) dekódera riadiacich signálov, zatial ěo výstupy (9A) bloku(9) pamSti mikroprogramu sú spojené so vstupmi (D7) bloku (7) riadenia mikroprogramu, pričomvýstupy (12B) bloku (12) aritmeticko-logickéj jednotky sú spojené so vstupmi (A2) bloku(2) výstupných dát a tiež so vstupmi (A3) bloku (3) adresy operačnej pamSti a dalej tiežso vstupmi (B7) bloku (7) riadenia mikroprogramu a tiež so vstupmi (CIO) bloku (10) výběrupodmienky a dalej tiež so vstupmi (B14) bloku (14) adresy vyrovnávacej pamSti mikroprogramua tiež so vstupmi (B15) bloku (15) adresy vyrovnávacej pamSti disku a dalej tiež so vstupmi(D16) bloku (16) počtu slov a tiež so vstupom (C20) vstupného registra (20) vyrovnávacejpamSti a dalej tiež so vstupmi (B25) bloku (25) riadenia disku, zatial čo výstupy (11A)bloku (11) dekódera riadiacich signálov sú spojené so vstupom (B2) bloku (2) výstupnýchdát a tiež so vstupom (B3) bloku (3) adresy operačnej pamSti a dalej tiež so vstupom (A7)bloku (7) riadenia mikroprogramu a tiež so vstupmi (B5) bloku (5) riadenia styku s počítačoma dalej tiež so vstupom (C16) bloku (16) počtu slov a tiež so vstupom (A15) bloku (15)adresy vyrovnávacej pamSti disku a dalej tiež so vstupom (A14) bloku (14) adresy vyrovnávacejpamSti mikroprogramu a tiež so vstupmi (C13) bloku (13) riadenia vyrovnávacej pamSti adalej tiež so vstupom (B20) vstupného registra (20) vyrovnávacej pamati a tiež so vstupom(A25) bloku (25) riadenia disku, zatial čo vstupy (C12) bloku (12) aritmeticko-logickejjednotky sú spojené s výstupmi (6A) bloku (6) vstupných dát a tiež s výstupmi (8A, bloku(8) stavových signálov a dalej tiež s výstupmi (9E) bloku (9) pamati mikroprogramu a tiež 10 CS 266 973 B1 s výstupmi (24A) výstupného registra (24) vyrovnávacej pamSti, pričom výstupy (11B) bloku(11) dekódera riadiacioh signálov sú spojené so vstupom (B6) bloku (6) vstupných dát atiež so vstupom (A8) bloku (8) stavových signálov a dalej tiež so vstupom (A9) bloku (9)pamSti mikroprogramu a tiež so vstupom (A24) výstupného registra (24) vyrovnávacej pamSti,zatial čo vstupy (B8) bloku (8) stavových signálov sú spojené s výstupmi (4B) bloku (4)dekódera adresy a tiež s výstupmi (5B) bloku (5) riadenia styku s počitačom a dalej tiežs výstupmi (25A) bloku (25, riadenia disku a tiež s výstupom (27B) bloku (27) kontrolydát a Sálej tiež s výstupom (16C) bloku (16) počtu slov, pričom výstup (4A) bloku (4) dekó-dera adresy je spojený so vstupom (BIO) bloku (10) výběru podmienky, zatial čo výstup (10A)bloku (10) výběru podmienky je spojený so vstupom (C7) bloku (7) riadenia mikroprogramu,pričom výstupy (12A) bloku (12) aritmeticko-logickej jednotky sú spojené so vstupmi (D10)bloku (10) výběru podmienky, zatial čo výstup (10B) bloku (10) výběru podmienky je spojenýso vstupom (B12) bloku (12) aritmeticko-logickej jednotky, pričom výstupy (7A) bloku (7)riadenia mikroprogramu sú spojené so vstupmi (B9) bloku (9) pamSti mikroprogramu, zatialčo výstupy (5A) bloku (5) riadenia styku s počitačom sú spojené so vstupom (C3) bloku (3)adresy operačnej pamSti a tiež so vstupom (C2) bloku (2) výstupných dát a dalej tiež sovstupom (C6) bloku (6) vstupných dát, pričom výstupy (2A) bloku (2) výstupných dát sú spoje-né so vstupmi (AI) bloku (1) styku s počitačom, zatial čo výstupy (3B) bloku (3) adresyoperačnej pamSti sú spojené so vstupmi (Bl) bloku (1) styku s počitačom, pričom výstup(3A) bloku (3) adresy operačnej pamSti je spojený so vstupom (Cl) bloku (1) styku s počíta-čom, zatial čo vstup (B4) bloku (4) dekódera adresy sú spojené s výstupmi (1A) bloku (1)styku s počitačom, pričom vstup (A4) bloku (4) dekódera adresy je spojený s výstupom (1B)bloku (1) styku s počitačom, zatial čo obojsmerné vstupy (A5) bloku (5) riadenia stykus počitačom sú spojené s obojsmernými vstupmi (Dl) bloku (1) styku s počitačom, pričomvstupy (A6) bloku (6) vstupných dát sú spojené s výstupmi (1C) bloku (1) styku s počitačom,zatial čo výstupy (16A) bloku (16) sú spojené so vstupmi (B19) bloku (19) riadenia dáta tiež so vstupmi (B22) bloku (22) posuvného registra, pričom výstupy (16B) bloku (16)počtu slov sú spojené so vstupmi (A19) bloku (19) riadenia dát, zatial čo výstup (19A)bloku (19) riadenia dát'je spojený so vstupom (A23) vyrovnávacieho registra (23) čítanýchdát a tiež so vstupom (B16) bloku (16) počtu slov a dalej tiež so vstupom (B13) bloku (13)riadenia vyrovnávacej pamSti, pričom výstup (19B) bloku (19) riadenia dát je spojený sovstupom (A22) bloku (22) posuvného registra a tiež so vstupom (A16) bloku (16) počtu slova dalej tiež so vstupom (A13) bloku (13) riadenia vyrovnávacej pamSti, zatial čo výstupy(19C) bloku (19) riadenia dát sú spojené so vstupmi (A27) bloku (27) kontroly dát, pričomvýstup (13A) bloku (13) riadenia vyrovnávacej pamSti je spojený so vstupom (C14) bloku(14) adresy vyrovnávacej pamSti mikroprogramu a tiež so vstupom (C15) bloku (15) adresyvyrovnávacej pan)Sti disku, zatial čo výstupy (13B) bloku (13) riadenia vyrovnávacej pamStisú spojené so vstupmi (A17) bloku (17) vyrovnávacej pamSti, pričom výstupy (13C) bloku(13) riadenia vyrovnávacej pamSti sú spojené so vstupom (A20) vstupného registra (20) vyrov-návacej pamSti a tiež so vstupom (B23) vyrovnávacieho registra (23) čítaných dát, zatialčo výstupy (13D) bloku (13) riadenia vyrovnávacej pamSti sú spojené so vstupom (A21) vyrov-návacieho registra (21) zapisovaných dát a tiež so vstupom (B24) výstupného registra (24)vyrovnávacej pamSti, pričom výstup (13E) bloku (13) riadenia vyrovnávacej pamSti je spojenýso vstupom (C18) bloku (18) výběru adresy, zatial čo výstupy (14A) bloku (14) adresy vyrovnávacej pamSti mikroprogramu sú spojené so vstupmi (B18) bloku (18) výběru adresy, pričomvýstupy (15A) bloku (15) adresy vyrovnávacej pamSti disku sú spojené so vstupmi (A18) bloku(18) výběru adresym pričom výstupy (18A) bloku (18) výběru adresy sú spojené so vstupmi(C17) bloku (17) vyrovnávacej pamSti, zatial čo obojsmerné vstupy (B17) bloku (17) vyrovná-vacej pamSti sú spojené s výstupmi (20A) vstupného registra (20) vyrovnávacej pamSti atiež so vstupmi (B21) vyrovnávacieho registra (21) zapisovaných dát a dalej tiež s výstupmi(23A) vyrovnávacieho registra (23) čítaných dát a tiež so vstupmi (C24) výstupného registra(24) vyrovnávacej pamSti, pričom výstupy (21A) vyrovnávacieho registra (21) zapisovanýchdát sú spojené so vstupmi (C22) bloku (22) posuvného registra, zatial čo výstupy (22B)bloku (22) posuvného registra sú spojené so vstupmi (C23) vyrovnávacieho registra (23)čítaných dát, pričom obojsmerné vstupy (D22) bloku (22) posuvného registra sú spojené s obojsměrnými vstupmi (A26) bloku (26) kódovania dát, zatial čo výstup (22A) bloku (22) posuvného CS 266 973 B1 11 registra je spojený so vstupom (B27) bloku (27) kontroly dát, pričom výstup (27A) bloku(27) kontroly dát je spojená so vstupom (D26) bloku (26) kódovania dát, zatial So výstup(25B) bloku (25) riadenia disku je spojený so vstupom (B26) bloku (26) kódovania dát, pričomvstupy (C25) bloku (25) riadenia disku sú spojené s výstupmi (28B) bloku (28) styku s diskom,pričom výstupy (25C) bloku (25) riadenia disku sú spojené so vstupmi (B28) bloku (28) stykus diskom, zatial čo výstupy (26A) bloku (26) kódovania dát sú spojené so vstupmi (A28)bloku (28) styku s diskom, pričom vstupy (C26) bloku (26) kódovania dát sú spojené s výstupmi(28A) bloku (28) styku s diskom. 1 výkresCS 266 973 B1 9 Status signals. The termination of the data control block 19 is the same as the write command. The transmission of the data buffered in the buffer block 17 to the operating memory of the memory is accomplished in such a way that, at block 14 of the firmware cache, it fixes the start address for block 17 of the buffer from which data transmission is performed. The initial address is set by the control signal applied from the control signal decoder output 11A to the input AI4 of the microprocessor cache buffer address 14, which is also inputted to the C13 block input 13 of the buffer control 13, which invokes a data transfer request from the buffer buffer block 17 into the cache buffer output24. On the basis of this request, buffer cache control block 13 for address block 17 is buffered by an address determined by cache buffer address block 14 and provides data transmission via both buffer output 17 of buffer buffer 17 to input C24 of buffer register 24 where they are de-signaled from block 13D output 13 of the buffer control to input B24 of the output buffer 24. The signal supplied from the output 11B of the control signal decoder block 11 to the input A24 of the buffer output register 24 is output from the output 24A and input to the input C12 of the arithmetic-logic unit block 12 from where it is fed via input 12B to input A2. the output data block 2, where it is detached by a signal applied from the output 11A of the control signal decoder block 11 to the input B2 of the output data block 2. After setting the address of the operation memory and the transmission direction in the block 3 of the memory address and after obtaining the control by the block of control of the computer contact, the data of the block 2 of the output data as well as the address of the operational memory from the block 2 of the address of the operational memory are transmitted to the computer by the signal supplied from the block output 5A 5 of the control contact with the computer input C3 of the block 2 of the memory address and also the input C2 of the block 2 of the output data. The External Memory Controller Module is used in the Winchester Small Disk Memory Controller (RJ MDP-W) for the SMEP System Bus PCCommon Bus. P RE DMET OUTPUT Connection of the external memory control module, characterized in that the outputs (9C) of the microprogram memory block (9) are connected to the inputs (A12) of the arithmetic logic unit block (12), while the outputs (9B) of the memory block (9) microprograms are connected to inputs (Al0) of the condition selection block (10), the outputs (9D) of the microprogram memory block (9) are connected to inputs (All) of the control signal decoder block (11) while the outputs (9A) of the block (9) the microprogram memories are connected to the inputs (D7) of the microprogram control block (7), the outputs (12B) of the arithmetic logic unit block (12) being connected to the inputs (A2) of the output data block (2) as well as the block inputs (A3) ( 3) the address of the operational memory and also the inputs (B7) of the microprogram control block (7) as well as the inputs (CIO) of the condition selection block (10) and also the inputs (B14) of the microprogram address buffer block (14) and the inputs ( B15) of the address block (15) disk memory and also with inputs (D16) of the word count block (16) as well as with input (C20) of the input buffer register (20) and also with inputs (B25) of the disk control block (25) while outputs (11A) ) of the control signal decoder block (11) is connected to the input (B2) of the output block (2) and also to the input (B3) of the operation memory address block (3) and also to the input (A7) of the microprogram control block (7) and also with inputs (B5) of the computer control contact block (5) also also with the input (C16) of the word count block (16) as well as the input (A15) of the disk buffer address block (15) and also with the block input (A14) (14) the microprogram buffer address, as well as the inputs (C13) of the buffer control block (13), also with the input (B20) of the buffer input register (20) as well as the input (A25) of the disk control block (25) while the inputs (C12) of the arithmetic-logic unit block (12) are connected to outputs (6A) bl the input data loop (6) and also with the outputs (8A, the status signal block (8) and also with the outputs (9E) of the microprogram memory block (9) and also with the output register outputs (24A) (24A). a buffer, wherein the outputs (11B) of the signal control decoder block (11) are coupled to the input (B6) of the input data block (6) as well as the input (A8) of the status signal block (8) and also to the block input (A9) ( 9) of the microprogram memory and also with the input (A24) of the buffer output register (24), while the inputs (B8) of the status signal block (8) are connected to the outputs (4B) of the address decoder block (4) as well as the outputs (5B) ) a computer control block (5) and further also outputs (25A) of the block (25, disk control as well as the output (27B) of the block (27) to control and output also with the output (16C) of the word count block (16), the output (4A) of the address decoder block (4) is coupled to the input (BIO) of the condition selection block (10) while the step (10A) of the condition selection block (10) is coupled to the input (C7) of the microprogram control block (7), the outputs (12A) of the block (12) of the arithmetic logic are coupled to the inputs (D10) of the condition selection block (10) while the output (10B) of the condition selection block (10) is coupled to the input (B12) of the arithmetic logic block (12), the outputs (7A) of the microprogram control block (7) being connected to the inputs (B9) of the block (9) microprogram memory, while the outputs (5A) of the computer control contact block (5) are connected to the input (C3) of the operating memory address block (3) as well as the input (C2) of the output data block (2) and also the output (C6) the input data block (6), the outputs (2A) of the output data block (2) being coupled to the inputs (A1) of the counter contact (1), while the outputs (3B) of the operation address address block (3) are connected to the inputs (B1) of the block (1) to contact the computer, the output (3A) of the block (3) of the memory address being connected to (C1) of the contact block (4) while the input (B4) of the address decoder block (4) is connected to the outputs (1A) of the counter contact (1), the input (A4) of the block (4) the address decoder is coupled to the output (1B) of the computer contact block (1), while the bi-directional inputs (A5) of the computer touch control block (5) are coupled to bidirectional inputs (D1) of the block (1) to contact the computer while the inputs (A6 ) of the input data block (6) is connected to the outputs (1C) of the counter contact (1), while the outputs (16A) of the block (16) are connected to inputs (B19) of the data control block (19) also with inputs (B22) ) of a shift register block (22), wherein the outputs (16B) of the word count block (16) are connected to inputs (A19) of the data control block (19A) while the output (19A) of the data control block (19) is connected to the input (A23) of the buffer register (23) read the data and also with the input (B16) of the word count block (16) and also with the input (B13) of the buffer control block (13) i, wherein the output (19B) of the data control block (19) is coupled to the output (A22) of the shift register block (22) and also to the input (A16) of the word count block (16) also with the input (A13) of the control block (13) the buffer (19C) while the data control block (19C) outputs are connected to inputs (A27) of the data control block (27), the output (13A) of the buffer control block (13) being connected to the input (C14) of the block (14) ) the address of the microprogram cache and also the input (C15) of the buffer buffer address block (15), while the outputs (13B) of the buffer buffer block (13) connected to the inputs (A17) of the buffer block (17), the outputs (13C) the buffer memory block (13) are connected to an input (A20) of the buffer register entry register (20) and also to the read data buffer register (23) of the read data while block outputs (13D) (13) The buffer control is connected to the input (A21) leveling the register (21) of the written data and also with the input (B24) of the output register (24) of the buffer, wherein the output (13E) of the buffer control block (13) is connected to the input (C18) of the address selection block (18), while the outputs (14A) of the microprogram cache buffer address (14) are connected to inputs (B18) of the address selection block (18), wherein the outputs (15A) of the disk buffer address block (15) are coupled to inputs (A18) of the address selection block (18) wherein the outputs (18A) of the address selection block (18) are coupled to the inputs (C17) of the buffer block (17), while the bidirectional inputs (B17) of the buffer buffer block (17) are connected to the input register outputs (20A) ( 20) a buffer memory as well as inputs (B21) of the buffered register (21) of the written data and also with the outputs (23A) of the buffered register (23) of the read data as well as the inputs (C24) of the output register (24) of the buffer, the outputs ( 21A) the register (21) being written to the data are connected to the inputs (C22) of the shift register block (22), while the outputs (22B) of the shift register block (22) are connected to the inputs (C23) of the read data register (23), wherein the bidirectional inputs (D22) the shift register block (22) is coupled to bidirectional inputs (A26) of the data coding block (26), while the output (22A) of block (22) of the register CS 266 973 B1 11 is coupled to the block input (B27) ( 27) data control, the output (27A) of the data control block (27) being coupled to the input (D26) of the data coding block (26) while the output (25B) of the disc control block (25) is connected to the input (B26) of the block (26) data encoding, wherein the inputs (C25) of the disk management block (25) are coupled to the outputs (28B) of the disk contact block (28), the outputs (25C) of the disk control block (25) being connected to the inputs (B28) of the block (28) disc styling, while outputs (26A) of the data coding block (26) are connected to inputs (A28) ) a disc contact block (28), wherein the inputs (C26) of the data coding block (26) are connected to the outputs (28A) of the disc contact block (28). 1 drawing
CS878996A 1987-12-09 1987-12-09 Connection of the external memory control module CS266973B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CS878996A CS266973B1 (en) 1987-12-09 1987-12-09 Connection of the external memory control module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CS878996A CS266973B1 (en) 1987-12-09 1987-12-09 Connection of the external memory control module

Publications (2)

Publication Number Publication Date
CS899687A1 CS899687A1 (en) 1989-05-12
CS266973B1 true CS266973B1 (en) 1990-01-12

Family

ID=5441248

Family Applications (1)

Application Number Title Priority Date Filing Date
CS878996A CS266973B1 (en) 1987-12-09 1987-12-09 Connection of the external memory control module

Country Status (1)

Country Link
CS (1) CS266973B1 (en)

Also Published As

Publication number Publication date
CS899687A1 (en) 1989-05-12

Similar Documents

Publication Publication Date Title
KR100227419B1 (en) External memory device and memory access control method
JPH04256088A (en) Ic memory card system
US5243561A (en) Data erasing and re-writing circuit for use in microcomputer integrated circuit device
HU176777B (en) Device for reducing instruction execution time in computer of indirect addressed data memory
CS266973B1 (en) Connection of the external memory control module
JPH05114021A (en) Document-data input device for scanner
CN1167407A (en) Priority order processing circuit of MPEG system
GB2060961A (en) Data processing system having memory modules with distributed address information
US12210775B2 (en) Apparatus and method for driving redundant array of independent disks (RAID) engine
JPH05265939A (en) Data transfer equipment
JPH10149637A (en) Code error correction decoder and address generating circuit
JPS60105044A (en) Microprogram control system
JP2000066949A (en) Data recording / reproducing apparatus and memory access method of data recording / reproducing apparatus
JP2005222626A (en) Recording / playback device
JPS6113613B2 (en)
KR0171907B1 (en) Data regenerating circuit of dat system
JP2524620B2 (en) Input / output control method
US5175846A (en) Clock device for serial bus derived from an address bit
JPS6121541A (en) Storage circuit
JPS60214043A (en) pipeline control circuit
JPS6145359A (en) Information processor
SU1256034A1 (en) Interface for linking two electronic computers with common memory
JPS5985547A (en) Exclusive resources control system of multi-task processor
JPS62103899A (en) memory controller
JPH07325668A (en) Information recording / reproducing device