CS261159B1

CS261159B1 - Wiring to change image raster when reading and writing data in image memory

Info

Publication number: CS261159B1
Application number: CS87931A
Authority: CS
Inventors: Miroslav Jirkovsky; Jindrich Mikulec; Ales Johanovsky; Zdenek Sobotka
Original assignee: Miroslav Jirkovsky; Jindrich Mikulec; Ales Johanovsky; Zdenek Sobotka
Priority date: 1987-02-12
Filing date: 1987-02-12
Publication date: 1989-01-12
Also published as: CS93187A1

Abstract

Řešení se týká zapojení pro změnu rastru obrazu při čtení a zápis dat v obrazové paměti systému pro digitální zpracování obrazu a řeší problém zvětšování obrazu při čtení jeho dat z obrazové paměti a problém přepínání základního rastru jSři zápisu do obrazové paměti. Jeho podsta-. tou je vzájemné propojení jednotlivých funkčních bloků, to je pamětového pole, vyrovnávacích vstupních registrů, vyrovnávacích výstupních registrů, prvého a druhého čítače, čítače adres pro zápis a čítače adres pro čtení, prvého dekodéru, druhého dekodéru, bloku řídicích signálů a jejich ovládání řídicími a synchronizačními signály tak, že plní požadované funkce s vyšším účinkem než dosud známá zapojeni. Řešení lze použít hlavně u systémů pro digitální zpracování, které obsahují rychlé obrazové paměti.The solution concerns a circuit for changing the image raster when reading and writing data in the image memory of a digital image processing system and solves the problem of enlarging the image when reading its data from the image memory and the problem of switching the basic raster when writing to the image memory. Its essence is the interconnection of individual functional blocks, i.e. the memory array, buffer input registers, buffer output registers, the first and second counters, the write address counter and the read address counter, the first decoder, the second decoder, the control signal block and their control by control and synchronization signals so that they perform the required functions with a higher efficiency than previously known circuits. The solution can be used mainly in digital processing systems that contain fast image memories.

Description

Řešení se týká zapojení pro změnu rastru obrazu při čtení a zápis dat v obrazové paměti systému pro digitální zpracování obrazu a řeší problém zvětšování obrazu při čtení jeho dat z obrazové paměti a problém přepínání základního rastru jSři zápisu do obrazové paměti. Jeho podsta-. tou je vzájemné propojení jednotlivých funkčních bloků, to je pamětového pole, vyrovnávacích vstupních registrů, vyrovnávacích výstupních registrů, prvého a druhého čítače, čítače adres pro zápis a čítače adres pro čtení, prvého dekodéru, druhého dekodéru, bloku řídicích signálů a jejich ovládání řídicími a synchronizačními signály tak, že plní požadované funkce s vyšším účinkem než dosud známá zapojeni. Řešení lze použít hlavně u systémů pro digitální zpracování, které obsahují rychlé obrazové paměti.The present invention relates to a circuit for changing an image raster when reading and writing data in an image memory of a digital image processing system, and solves the problem of magnifying an image while reading its data from an image memory and the problem of switching the basic raster. His essence. this is the interconnection of the individual function blocks, i.e., the memory array, buffer input registers, buffer output registers, first and second counters, write address counters and read address counters, the first decoder, the second decoder, the control signal block and their control by synchronization signals so that they perform the desired functions with a higher effect than the prior art circuitry. The solution can be used mainly for digital processing systems that contain fast image memories.

Předmět vynálezu se týká zapojení pro změnu rastru obrazu při čtení nebo zápisu dat v obrazové paměti systému pro digitální zpracování obrazu.The present invention relates to a circuit for changing an image raster when reading or writing data in an image memory of a digital image processing system.

V praxi je často třeba, aby systém pro digitální zpracování obrazu umožňoval jednak zvětšování obrazu při čtení jeho dat z obrazové paměti a dále přepínání základního rastru při zápisu obrazu do obrazové paměti.. Zvětšování obrazu zapsaného do obrazové paměti a zobrazovaného na výstupním monitoru se provádí beze změny obrazové matice uložené v obrazové paměti systému, v poměru celých čísel. Přepínání základního rastru při zápisu dat do obrazové paměti je uskutečnitelné změnou rychlosti zápisu dat do obrazové paměti. Získá se tím možnost zaznamenat např. obrazovou matici o poloviční velikosti, tedy obraz s poloviční rozlišovací schopností. Využívá, se toho pro záznam většího počtu obrazů s menší rozlišovací schopností do dané kapacity paměti.In practice, it is often necessary for a digital image processing system to allow both the image to be enlarged when reading its data from the image memory and the switching of the basic raster when the image is written to the image memory. changes the image matrix stored in the image memory of the system, in integer ratio. Switching the basic raster when writing data to the image memory is accomplished by changing the write speed of the data into the image memory. This gives the possibility to record, for example, a half-size image matrix, that is, a half-resolution image. This is used to record a plurality of images with less resolution to a given memory capacity.

Zvětšení obrazu při čtení jeho dat z obrazové paměti lze provést bud pomocí programového vybavení řídicího procesu systému nebo technickými prostředky. V prvém případě se část obrazu programovými prostředky zvětší a přenese do jiné obrazové roviny a pak se zobrazí. Nevýhodou uvedeného řešení je, že k jeho realizaci je nutné použít další obrazovou rovinu a určitou dobu blokovat řídicí procesor systému. V druhém případě se slovo dat, přečtené z obrazové paměti a představující skupinu po sobě nášJedujících bodů, zaznamená do zvláštních registrů, ze kterých se při zobrazování vybírají jednotlivé body obrazu zmenšenou rychlostí. Nevýhodou druhého řešení je složitost jeho zapojení, nebot kromě zvláštních registrů jsou k jejich řízení nutné další pomocné obvody.The magnification of the image while reading its data from the image memory can be performed either by the system control software or by technical means. In the first case, part of the image is enlarged by software means and transferred to another image plane and then displayed. The disadvantage of this solution is that it is necessary to use another image plane for its implementation and to block the control processor of the system for some time. In the latter case, the word data read from the image memory and representing a group of consecutive dots is recorded in separate registers from which individual dots of the image are selected at a reduced rate for display. The disadvantage of the second solution is the complexity of its connection, since in addition to special registers, other auxiliary circuits are required for their control.

Přepínání rastru obrazu při zápisu řeší některé systémy přidáním dalších řídicích obvodů, převážně jen pro některé části obrazu. Ostatní systémy pro digitální zpracovnání obrazu přepínání rastru obrazu při zápisu neumožňují vůbec.Switching the image raster during writing is solved by some systems by adding additional control circuits, mostly only for some parts of the image. Other digital image processing systems do not allow image raster switching when writing.

Výše uvedené nedostatky odstraňuje zapojeni pro změnu rastru obrazu podle vynálezu.The above-mentioned drawbacks eliminate the circuit for changing the screen raster according to the invention.

Podstatou vynálezu je, že vstupní sběrnice obrazových dat je spojena s datovými vstupy vyrovnávacích vstupních registrů. Jejich výstupy jsou spojeny s datovými vstupy vyrovnávacích výstupních registrů, jejichž výstupy jsou spojeny s výstupní sběrnicí obrazových dat.It is an object of the invention that the input image data bus is connected to the data inputs of the buffer input registers. Their outputs are connected to the data inputs of the buffer output registers, the outputs of which are connected to the output data bus.

První hodinový signál se přivádí na vstup prvého čítače, který je spojen s čítačem adres pro zápis. Druhý hodinový signál se přivádí na vstup druhého čítače, který je spojen se vstupem čítače adres pro čtení. Vstup synchronizačního signálu prvého čítače a druhého čítače jsou paralelně spojeny pro synchronizaci činnosti obvodů pro změnu rastru obrazu. Výstupy čítače adres pro zápis a čítače adres pro čteni jsou paralelně propojeny a spojeny s adresovými vstupy pamětového pole. Výstupy prvého čítače jsou spojeny se vstupy prvého dekodéru a vstupy bloku řídících signálů. Výstupy bloků řídicích signálů jsou spojeny s řídicími vstupy pamětí pamětového pole, zatímco výstupy druhého čítače jsou spojeny se vstupy druhého dekodéru, jehož výstupy jsou spojeny s řídicími čtecími vstupy vyrovnávacího Výstupního registru. Výstupy prvého dekodéru jsou spojeny s řídicími zapisovacími vstupy vyrovnávacího vstupního registru.The first clock signal is applied to the input of the first counter, which is connected to the write address counter. The second clock signal is applied to the input of the second counter, which is connected to the input of the address counter for reading. The sync signal inputs of the first counter and the second counter are connected in parallel to synchronize the operation of the image raster circuitry. The outputs of the write address counter and the read address counter are connected in parallel and connected to the address inputs of the memory array. The outputs of the first counter are coupled to the inputs of the first decoder and the inputs of the control signal block. The outputs of the control signal blocks are coupled to the control inputs of the memory array memories, while the outputs of the second counter are coupled to the inputs of the second decoder whose outputs are coupled to the control read inputs of the buffer Output register. The outputs of the first decoder are coupled to the control write inputs of the buffer input register.

Výhodou zapojení podle vynálezu je, že umožňuje zvětšování obrazu při čteni jeho dat z obrazové paměti v poměru celých čísel a dále umožňuje změnu rastru obrazu při zápisu v celé obrazové paměti. Další výhodou je, že obvody, které změnu rastru provádějí jsou nezbytné i v případě, že se změna rastru nepoužívá a nezvyšují proto počet potřebných součástek. Obvody pro změnu rastru jsou součásti pamětového bloku, což umožňuje realizaci funkčně kompaktního a autonomního bloku na jednom plošném spoji s minimálním počtem vnějších signálů. Z toho vyplývají další výhody, především vyšší spolehlivost, jednodušší oživování a snadnější opravy zařízení.The advantage of the circuitry according to the invention is that it allows the image to be magnified when reading its data from the image memory in an integer ratio and further allows the image raster to be changed when writing in the whole image memory. Another advantage is that the circuitry that performs the grid change is necessary even when the grid change is not used and therefore does not increase the number of components needed. The raster change circuitry is part of a memory block, which allows a functionally compact and autonomous block to be implemented on a single circuit board with a minimum number of external signals. This results in additional advantages, in particular higher reliability, easier commissioning and easier repair of the equipment.

Zapojením pro změnu rastru obrazu podle vynálezu se řeší technickými prostředky problém, zvětšování obrazu při čtení z paměti a problém zápisu většího počtu obrazů se sníženou rozlišovací schopností do paměti o dané kapacitě. Uvedené zapojení bude blíže popsáno podle *4'By the technique of changing the image raster according to the invention, the technical problem solves the problem of image magnification when reading from the memory and the problem of writing a plurality of images with reduced resolution into the memory of a given capacity. This connection will be described in more detail by * 4 '

Z blokového schéma na výkrese, kde výstupní sběrnice Dl obrazových dat je spojena s datovými vstupy RII vstupních vyrovnávacích registrů Rl za účelem zápisu obrazových dat do vstupních vyrovnávacích registrů Rl. Jejich výstupy RIO jsou spojeny s datovými vstupy MI pamětí v pamětovém poli M kvůli přepisu obrazových dat z vyrovnávacích vstupních registrů Rl do pamětí pamětového pole M, jehož datové výstupy MO jsou spojeny se vstupy ROI vyrovnávacích výstupních registrů RO kvůli čtení obrazových dat pamětí. Jejich výstupy R00 jsou spojeny s výstupní sběrnicí DO obrazových dat pro výstupy obrazových dat. První hodinový signál je za účelem vydělení přiveden na vstup CLI prvého čítače Cl, který je spojen se vstupem CAI1 čítače CA1 adres pro zápis. Druhý hodinový signál je za účelem vydělení přiveden na vstup CL2 druhého čítače, který je dále spojen se vstupem CAI2 čítače CA2 adres pro čteni. Vstup N synchronizačního signálu S prvého čítače Cl a druhého čítače C2 jsou paralelně spojeny pro synchronizaci činnosti obvodů pro změnu rastru obrazu. Výstupy CA01 čítače CA1 adres pro zápis a CA01 čítače CA2 adres pro čtení jsou paralelně propojeny a spojeny s adresovými vstupy AI pamětového pole pro adresování pamětí pamětového pole. Výstupy COl prvého čítače Cl jsou spojeny se vstupy DCI1 prvého dekodéru PCI a vstupy RSI bloku RS řídicích signálů za účelem vytváření řídicích signálů prvým dekodérem PCI a blokem RS řídicích signálů pro pamětové pole. Výstupy RSO bloku řídicích signálů jsou spojeny s řídicími vstupy RM pamětí pamětového pole pro řízení činnosti pamětového pole, zatímco výstupy C02 druhého čítače C2 jsou spojeny se vstupy DCI2 druhého dekodéru DC2, jehož výstupy DCO2 jsou spojeny s řídicími čtecími vstupy OE vyrovnávacích výstupních registrů RO. Výstupy DC01 prvého dekodéru PCI jsou spojeny s řídicími zapisovacími vstupy ST vyrovnávacích vstupních registrů Rl.From the block diagram in the drawing, where the image data output bus D1 is coupled to the data inputs RII of the input buffer registers R1 to write the image data into the input buffer registers R1. Their RIO outputs are coupled to the data inputs MI of the memories in the memory array M to transmit the image data from the buffer input registers R1 to the memories of the memory array M whose data outputs MO are connected to the ROI inputs of the buffer output registers RO to read the image data of the memories. Their outputs R00 are coupled to an image data output bus DO for image data outputs. The first clock signal is fed to the CLI input of the first counter C1, which is coupled to the input CAI1 of the write address counter CA1 for the purpose of dividing. The second clock signal is fed to the CL2 input of the second counter, which is further coupled to the input CA1 of the read counter CA2. The input N of the synchronization signal S of the first counter C1 and the second counter C2 are connected in parallel to synchronize the operation of the image raster circuitry. The outputs CA01 of the write address counter CA1 and CA01 of the read address counter CA2 are connected in parallel and connected to the address inputs AI of the memory array for addressing the memories of the memory array. The outputs CO1 of the first counter C1 are coupled to the inputs DCI1 of the first PCI decoder and the RSI inputs of the RS control block to generate the control signals by the first PCI decoder and the control block RS for the memory field. The RSO outputs of the control signal block are coupled to the control inputs RM of the memory array memory to control the operation of the memory array, while the outputs CO 2 of the second counter C2 are coupled to the DCI2 inputs of the second decoder DC2. The outputs DC01 of the first PCI decoder are coupled to the control write inputs ST of the buffer input registers R1.

Obrazová data přiváděná vstupní sběrnicí obrazových dat do obrazové paměti PB se postupně zapisují do vstupních vyrovnávacích registrů Rl. Po zaplnění všech vstupních registrů Rl se provede zápis obrazových dat do pamětového pole M a vstupní registry Rl se opět zaplňují novými obrazovými daty. Při čtení se z výstupů MO pamětového pole M obrazová data najednou přenesou do všech výstupních registrů RO, odkud se postupně vybírají na výstupní datovou sběrnici DO. První hodinový signál a druhý hodinový signál jsou v prvém čítači Cl a v druhém čítači C2 vyděleny. Tyto čítače jsou synchronizovány signálem S, čímž je zajištěna synchronní činnost obvodů pro změnu rastru obrazu ostatními obvody systému. Potřebné adresy pro zápis a čtení udávají čítače adres CA1 a CA2. Řídicí signály pro pamětové pole M určuji, zda se do paměti zapisuje nebo se z ní čte. Zapisovací signály pro vstupní registry Rl jsou tvořeny prvním dekodérem PCI a jsou odvozeny od prvního hodinového signálu na vstupu CLI prvého čítače Cl. Zpomalení hodinového signálu na vstupu CLI prvého čítače Cl způsobí zpomalení čítání čítače adres CA1 a zpomalené' generování řídicích signálů na řídicích vstupech pamětí pamětového pole a zpomalení zápisových signálů na výstupech DC01 prvého dekodéru. Při zpomalení prvého hodinového signálu na vstupu CLI prvého čítače Cl dvakrát se tedy do vstupních vyrovnávacích registrů Rl zapisuje každý druhý obrazový bod.The image data supplied by the input image data bus to the picture memory PB is successively written to the input buffer registers R1. After all the input registers R1 have been filled, the image data is written to the memory field M and the input registers R1 are again filled with the new image data. When read, the image data from the MOs of the memory array M is transferred to all output registers RO at once, from which they are sequentially selected on the output data bus DO. The first clock signal and the second clock signal are divided in the first counter C1 and the second counter C2. These counters are synchronized by the S signal, thereby ensuring synchronous operation of the image raster circuitry by the other circuitry of the system. The address counters CA1 and CA2 indicate the necessary write and read addresses. The control signals for the memory field M determine whether the memory is being written to or read from it. The write signals for the input registers R1 are formed by the first PCI decoder and are derived from the first clock signal at the CLI input of the first counter C1. Deceleration of the clock signal at input CLI of the first counter C1 causes deceleration of address counter count CA1 and retarded generation of control signals at the control inputs of the memory array memories and deceleration of the write signals at the DC01 outputs of the first decoder. Thus, when the first clock signal at input CLI of the first counter C1 decelerates twice, every second pixel is written to the input buffer registers R1.

Při čtení se řídícími čtecími signály DC02 postupně vybírají data z výstupních registrů RO na výstupní datovou sběrnici DO. Řídicí signály DCO2 jsou odvozeny od druhého hodinového signálu na vstupu CL2 druhého čítače C2, stejně jako adresy čtení. Zpomalení druhého hodinového signálu na vstupu CL2 čítače C2 proto zpomalí i vybírání obrazových bodů z registru RO, což má za následek zvětšení čteného obrazu.When read with the control read signals DC02, they sequentially extract data from the output registers RO to the output data bus DO. The DCO2 control signals are derived from the second clock signal at input CL2 of the second counter C2, as well as the read address. Therefore, slowing down the second clock signal at input CL2 of counter C2 also slows down the picking of pixels from the RO register, resulting in magnification of the read image.

Claims

SUBJECT OF THE INVENTION

A circuit for changing an image raster when reading and writing data in an image memory, characterized in that the image data input bus (D1) is connected to the data inputs (RII) of the buffer input registers (R1) and their outputs (RIO) are connected to the data inputs (MI) of memory in the memory array (Μ), with the data outputs (MO) of the memory array memories being connected to the inputs. (ROI) equalization input registers (RO) whose outputs (R00) are coupled to the image data output bus (DO), while the input (CLI) for the first clock of the first counter (C1) is coupled to the input (CAI1) of the counter (CA1) ) the write and input addresses (CL2) for the second clock signal of the second counter (C2) is coupled to the input (CAI2) of the address counter (CA2) for reading and input (N) of the synchronization signal (S) of the first counter (Cl) and the second counter (C2) are connected in parallel, and the outputs (CA01) of the write counter (CA1) and the outputs (CA02) of the read counter (CA2) are connected to the address inputs (AI) of the memory array memory and outputs (C01) of the first counter (C1) are coupled to the input (DCI1) of the first decoder (DC1) and the inputs (RSI) of the control signal block (RS) for the memory array whose outputs (RSO) are coupled to the control inputs (RM) of the memory array memory (Μ) the outputs (CO 2) of the second counter (C2) sp connected to the inputs (DCI2) of the second decoder (DC2), whose outputs (DC02) are connected to the control read inputs (OE) of the buffer output registers (RO), the outputs (DCO1) of the first decoder (DC1) are connected to the control write inputs ( ST) Buffer Input Registers (RI).

1 drawing