CS259453B1

CS259453B1 - Shift register's parity checking circuit connection

Info

Publication number: CS259453B1
Application number: CS862643A
Authority: CS
Inventors: Dusan Loutocky; Pavel Kubin; Tomas Adam
Original assignee: Dusan Loutocky; Pavel Kubin; Tomas Adam
Priority date: 1986-04-10
Filing date: 1986-04-10
Publication date: 1988-10-14
Also published as: CS264386A1

Abstract

Řešení spadá do oboru elektornických Síslicových počítačů, zařízení pro přenos dat, řídících elektronik vnějších pamětí. Zapojení řeší zabezpečení obvodů pro převod sériové vstupní informace na paralelní informaci výstupní, realizovaných pomocí posuvného registru. Řešení je možné použít ve všech číslicových systémech, v nichž je sériově přenášená informace převáděna do paralelního tvaru. Zapojení je nejlépe charakterizováno připojeným výkresem na němž je schematicky znázorněno zapojení obvodů pro kontrolu parity posuvného registru.The solution falls within the field of electronics Digital computers, transmission equipment the data controlling the electronics of the external memories. The wiring solves the security of the conversion circuits serial input information to parallel output information realized by shift register. The solution can be used in all digital systems in which is a serial transmitted information transferred to parallel shape. Wiring is best characterized the attached drawing circuit diagram is shown schematically to control the shift register parity.

Description

Vynález se týká obvodu pro kontrolu parity posuvného registru umožňující zabezpečení jeho činnosti.BACKGROUND OF THE INVENTION The present invention relates to a shift register parity check circuit to provide operation.

Dosud známá zapojení pro zabezpečení činnosti posuvných registrů využívají většinou zdvojení posuvných registrů a následnou kontrolu výstupních signálů obou větví.The hitherto known circuits for the operation of shift registers mostly use doubling of shift registers and subsequent control of the output signals of both branches.

Nevýhodou těchto řešeni je značný růst objemu materiálu, věnovaného na zabezpečení, a ztížené časování jak řídících tak i vyhodnocovacích signálů takového zapojeni.The disadvantage of these solutions is a significant increase in the volume of material dedicated to security and the difficult timing of both control and evaluation signals of such a circuit.

Uvedené nevýhody řeší zapojení obvodu pro kontrolu parity posuvného registru podle vynálezu, jehož podstata spočívá v tom, že přívod vstupních dat je připojen k datovému vstupu posuvného registru a k datovému vstupu paralelního registru slova a že přívod hodinového signálu počátku slova je připojen k hodinovému vstupu prvního klopného obvodu a k hodinovému vstupu druhého klopného obvodu a že přívod vzorkovacího signálu chyby je připojen k hodinové svorce třetího klopného obvodu, jehož výstup je výstupem celého zapojení a že přívod hodinového bitového signálu je připojen k hodinovému vstupu děliče frekvence a k hodinovému vstupu posuvného registru a že přívod vkládacího signálu slova je připojen na vkládací svorku paralelního registru slova,k jehož skupině vstupů je připojen posuvný registr a že ke skupině výstupů paralelního registru slova je připojen generátor parity, k němuž je připojen druhý vstup druhého obvodu nonekvivalenoe, k němuž je připojen datový vstup třetího klopného obvodu a že dělič frekvence je připojen k datovému vstupu prvního klopného obvodu, jehož výstup je připojen k prvnímu vstupu prvního obvodu nonekvivalence a k datovému vstupu druhého klopného obvodu, jenž je připojen ke druhému vstupu prvního obvodu nonekvivalence, jenž je připojen k prvnímu vstupu druhého obvodu nonekvivalence.These disadvantages are solved by the connection of the shift register parity check circuit according to the invention, which is characterized in that the input data input is connected to the shift register data input and the parallel word register data input, and the word start clock signal input is connected to the first flip clock clock input. and that the clock of the second flip-flop is connected to the clock terminal of the third flip-flop whose output is the output of the entire wiring and that the clock bit signal input is connected to the clock of the frequency divider and the clock input of the shift register and the word signal is connected to the input terminal of the parallel word register, to whose input group the shift register is connected and that to the output group of the parallel word register is connected a parity generator to which the second input is connected p of the second non-equivalence circuit to which the data of the third flip-flop is connected and that the frequency divider is connected to the data input of the first flip-flop whose output is connected to the first input of the first flip-flop and to the data input of the second flip-flop connected to the second input a first non-equivalence circuit connected to the first input of the second non-equivalence circuit.

Hlavni výhodou zapojení podle vynálezu jsou menší nároky na objem materiálu.The main advantage of the circuitry according to the invention is the lower demands on material volume.

Na připojeném výkresu je schematicky znázorněno zapojení obvodu pro kontrolu parity posuvného registru, že přívod 01 vstupních dat je připojen k datovému vstupu 11 děliče _1 frekvence, k datovému vstupu 21 posuvného registru 2 a k datovému vstupu 31 paralelního registru 3, slova a že přívod 02 hodinového signálu počátku slova je připojen k hodinovému vstupu 42 prvního klopného obvodu 4 a k hodinovému vstupu 52 klopného obvodu 5 a že přívod 03 vzorkovacího signálu chyby je připojen k hodinové svorce 82 třetího klopného obvodu ji, jehož výstup 83 je výstupem celého zapojeni a že přívod 04 hodinového bitového signálu je připojen k hodinovému VBtupu 12 děliče g frekvence a k hodinovému vstupu 22 posuvného registru 2 a že přívod 05 vkládacího signálu slova je připojen na vkládací svorku 33 paralelního registru 2 slova je připojen generátor 9 parity, k němuž je připojen druhý vstup 72 druhého obvodu T_ nonekvivalence, k němuž je připojen datový vstup 81 třetího klopného obvodu ji a že dělič 1. frekvence je připojen k datovému vstupu 41 prvního klopného obvodu 4, jehož výstup 43 je připojen k prvního vstupu 61 prvního obvodu ji nonekvivalence a k datovému vstupu 51 druhého klopného obvodu 5, jenž je připojen ke druhému vstupu 62 prvního obvodu 6_ nonekvivalence, jenž je připojen k prvnímu vstupu 71 druhého obvodu ]_ nonekvivalence.The schematic drawing of the shift register parity check circuit shows that the input data input 01 is connected to the data input 11 of the frequency divider 1, to the data input 21 of the shift register 2, and to the data input 31 of the parallel register 3, the word origin signal is connected to the clock input 42 of the first flip-flop 4 and to the clock input 52 of the flip-flop 5, and that the error sampling signal input 03 is connected to the third flip-flop clock terminal 82. the bit signal is connected to the clock VBtup 12 of the frequency divider g and to the clock input 22 of the shift register 2 and that the word input signal input 05 is connected to the input terminal 33 of the parallel word register 2 connected to the parity generator 9 T_ nonequivalence, to which the data input 81 of the third flip-flop is connected and that the frequency divider 1 is connected to the data input 41 of the first flip-flop 4, the output 43 of which is connected to the first input 61 of the first flip-flop. which is connected to the second input 62 of the first non-equivalence circuit 6, which is connected to the first input 71 of the second non-equivalence circuit.

Funkce zapojení obvodu pro kontrolu parity posuvného registru je následující:The function of the shift register parity check circuit is as follows:

Vstupní sériová data, přivedená přívodem 01 vstupních dat na datový vstup 21 posuvného registru 2 jsou v době, kdy je přívodem 04 hodinového bitového signálu přiváděn hodinový bitový signál na hodinový vstup 12 děliče 2 frekvence tímto děličem 1 frekvence vydělena modulo dva. Stav děliče _! frekvence je přiveden na datový vstup 41 prvního klopného obvodu £, do něhož je uložen spolu se začátkem následujícího slova hodinovým signálem počátku slova, přivedeným přívodem 02 hodinového signálu počátku slova na hodinový vstilp 42 prvního klopného obovodu 4_.The input serial data supplied by the input data input 01 to the data input 21 of the shift register 2 is divided by the frequency divider 1 by the input 04 of the clock bit signal to the clock input 12 of the frequency divider 2 by the frequency divider 1. Divider Status _! the frequency is applied to the data input 41 of the first flip-flop 4, in which it is stored, along with the start of the next word, by the word start clock signal applied by the clock start signal 02 to the clock input 42 of the first flip-flop 4.

Se začátkem následujícího slova je tento počáteční stav děliče 2 frekvence uložen tímtéž hodinovým signálem počátku slova do hodinového vstupu 52 druhého klopného obvodu ji. Výstupní signály z Obou těchto klopných obvodů jsou zpracovány prvním obvodem 6 nonekvivalen259453 ce tak, že na první vstup 71 druhého obvodu nonekvivalence je přiveden signál, odpovídající paritě zpracovávaného slova. Obsah posuvného registru 2 je s koncem každého slova vkládacím signálem slova, přivedeným na vkládací svorku 33 paralelního registru 3 Slova přívodem 0? vkládacího signálu slova do paralelního registru 3 slova ukládán.With the beginning of the following word, this initial state of the frequency divider 2 is stored by the same clock of the word beginning at the clock input 52 of the second flip-flop it. The output signals from both of these flip-flops are processed by the first circuit 6, so that a signal corresponding to the parity of the word to be processed is applied to the first input 71 of the second circuit. The content of the shift register 2 is, with the end of each word, a word insertion signal applied to the insertion terminal 33 of the parallel register 3 of the words by an input 0? the word input signal into the parallel word register 3 is stored.

Signály na skupině výstupu 32 paralelního registru 2 slova jsou zpracovány generátorem 9 parity, jehož výstupní signál je přiveden na druhý vstup 72 druhého obvodu 2'nonekvivalence a tím porovnán s výstupním signálem prvního obvodu 6 nonekvivalence. Výsledný signál druhého obvodu J_ nonekvivalence je přiveden na datový vstup 81 třetího klopného obvodu 8^, na němž je vzorkován vzorkovacím signálem chyby, .přivedeným na hodinový vstup 82 tohoto třetího·klopného obvodu 2 přívodem 03 vzorkovacího signálu chyby. Výstup 83 tohoto třetího klopného obvodu 2 j^e současně celkovým výstupem zapojení, na němž je generován signál hlášení chyby parity.The signals on the group of output 32 of the parallel word register 2 are processed by the parity generator 9, whose output signal is applied to the second input 72 of the second non-equivalence circuit 72 and thus compared with the output signal of the first non-equivalence circuit 6. The resulting signal of the second non-equivalence circuit is applied to the data input 81 of the third flip-flop 8, on which it is sampled by the error sampling signal, applied to the clock input 82 of the third flip-flop 2 by the error sampling signal 03. The output 83 of the third flip-flop 2 ^e j while total output wiring, in which a signal is generated reporting parity errors.

Obvod pro kontrolu parity posuvného registru je použit v bloku řídicí elektroniky záznamu počítače EC 1027.The shift register parity check circuit is used in the EC 1027 computer control electronics block.

Claims

OBJECT OF THE INVENTION

Shift Register Parity Check Circuit Connection characterized in that the input data input (01) is connected to the data output (11) of the frequency divider (1), to the shift register data input (21) and to the parallel register data input (31) (3) the word and that the start (02) of the word start signal is connected to the clock input (42) of the first flip-flop (4) and the clock input (52) of the second flip-flop (5); is connected to the clock terminal (82) of the third flip-flop (8), whose output (83) is the output of the entire wiring and that the clock bit signal input (04) is connected to the clock input (12) of the frequency divider (1) and to the clock input ( 22) a shift register (2) and that the word input signal input (05) is connected to an input terminal (33) of the parallel word register (3) to whose input group (34) the shift register (2) is connected and to the group (32) ) the parity generator (9) is connected to the outputs of the parallel word register (3) to which the second input (72) of the second non-equivalence circuit (7) is connected to which the data input (81) of the third flip-flop (8) is connected; the frequency divider (1) is connected to the data input (41) of the first flip-flop (4), whose output (43) is connected to the first input (61) of the first non-equivalence circuit (6) and to the data input (51) of the second flip-flop ), which is connected to a second input (62) of the first non-equivalence circuit (6), which is connected to a first input (71) of the second non-equivalence circuit (7).