CS259154B1

CS259154B1 - Wiring to record error address and content detected by testing

Info

Publication number: CS259154B1
Application number: CS861409A
Authority: CS
Inventors: Ivo Marek; Jiri Kristen
Original assignee: Ivo Marek; Jiri Kristen
Priority date: 1986-02-28
Filing date: 1986-02-28
Publication date: 1988-10-14
Also published as: CS140986A1

Abstract

Zapojení se týká oboru měřící techniky. Podstata jeho funkce spočívá v tom., že testovací systém provádí test až do nalezení chyby v pořadí další za chybou s již zaznamenanou adresou. Pak je test zastaven a ohybová adresa a obsah jsou zaznamenány. Zároveň je o jednu zvýšeno pořadí zaznamenané ohyby. Potom je test opětně spuštěn od začátku testovacího vzorku, od něhož jsou rovněž znovu počítány nalezené chyby až do nalezení chyby s dosud nezaznamenaným pořadím. Proces je ukončen koncem prováděného testovacího vzorku. Zapo.jení pro záznam chybové adresy podle vynalezu může být využit v oboru výpočetní a sdělovací techniky a v oboru automatizace.The circuit relates to the field of measurement technology. The essence of its function is that the test system performs the test until an error is found in the order next to the error with an already recorded address. Then the test is stopped and the bend address and content are recorded. At the same time, the order of the recorded bends is increased by one. Then the test is restarted from the beginning of the test sample, from which the found errors are also recalculated until an error with an order not yet recorded is found. The process is completed at the end of the performed test sample. The circuit for recording the error address according to the invention can be used in the field of computing and communication technology and in the field of automation.

Description

Vynález se týká zapojení pro záznam chybové adresy a obsahu, z jištěných testováním na testovacím zařízení, které umožňuje záznam i při testování nejvyšší pracovní rychlostí testovaného objektu.The invention relates to a circuit for recording the error address and the content secured by testing on a test device, which allows recording even at testing at the highest operating speed of the test object.

U velkých testovacích systémů nejvyšší cenové třídy je pro záznam testováním zjištěné chybové adresy určena k tomu účelu vyhrazená parně! chyb. Protože je nutné do paměti chyb zaznamenávat chybové adresy i nejrychlejších objektů, pro které je testovací systém určen, musí i parně! chyb pracovat srovnatelnou rychlostí. Na druhou stranu je nutné do paměti chyb zaznamenávat chybné adresy i objektů s největší pamě!ovou kapacitou, pro které je testovací systém určen, proto musí mít i parně! chyb dostatečnou kapacitu. Odtud plyne na parně! chyb nárok na pracovní rychlost, kapacitu a spolehlivost vyšší než mají objekty, pro nějž je testovací systém určen. Proto jsou měření využívající rychlou parně! chyb u menších testovacích systémů nižší cenové třídy nahrazeny způsobem záznamu^ při kterém je proces testování zastaven a testování pokračuje až po záznamu chybové adresy do paměti řídícího procesoru. Tento způsob záznamu chybové adresy vede k vytvoření vždy nového neopakovatelného testovacího vzorku navíc s nedefinovaným pokrytím dynamických poruch. Výsledky testu s vloženými časovými prodlevami jsou nadto neporovnatelné a výsledky testu bez časových prodlev.In the case of large test systems of the highest price class, the error address determined for testing is determined by the steam reserved for this purpose! errors. Because it is necessary to record the error addresses of the fastest objects for which the test system is designed, it must be steamed! errors work at a comparable speed. On the other hand, it is necessary to record incorrect addresses and objects with the highest memory capacity for which the test system is intended to be stored in the error memory, so it must also have steam! sufficient capacity. This is where the steam comes from! faults claim for working speed, capacity and reliability higher than the objects for which the test system is intended. Therefore, measurements using fast steam! errors in smaller, lower cost class test systems are replaced by a recording method in which the testing process is stopped and testing continues after the error address has been recorded in the control processor memory. This way of recording the error address leads to the creation of a always new non-repeatable test sample with additionally undefined coverage of dynamic faults. In addition, test results with embedded time delays are incomparable and test results without time delays.

Tyto nevýhody odstraňuje zapojení pro záznam chybové adresy a obsahu, zjištěných testováním podle vynálezu, jehož podstata spočívá v tom, že výstupní brána testovacího vzorku obsahu generátoru testovacích sekvencí je spojena ae vstupníThese drawbacks are eliminated by the wiring for recording the error address and the content detected by the testing according to the invention, which is based on the fact that the output gate of the test sample content of the test sequence generator is connected and

- 2 bránou testovacího vzorku obsahu vyhodnocovacího obvodu a se vstupní bránou testovacího vzorku obsahu řídícího procesoru, přičemž výstupní brána testovací adresy generátoru testovacích sekvencí je připojena ke vstupní bráně testovací adresy testovaného objektu a ke vstupní bráně testovací adresy řídicího procesoru, přičemž výstupní brána testovaného obsahu testovaného objektu je připojena k vyhodnocovacímu obvodu, jehož chybový výstup je připojen k chybovému čítači, jehož nulovací vstup je spojen s nulovacím vstupem vyhodnocovacího obvodu a s nulovacím vstupem řídícího procesoru, jehož chybový vstup je spojen a chybovým vstupem generátoru testovacích sekvencí a s chybovým výstupem logického komparátorů, přičemž nastavovací vstup ohybového registru je spojen s nastavovacím vstupem řídícího procesoru, přičemž výstupní brána pořadí chyby chybového čítače je připojena ke vstupní bráně pořadí chyby logického komparátorů a ke vstupní bráně pořadí chyby chybového registru, jehož výstupní brána zaznamenané chyby je připojena k logickému komparátorů.- 2 a test circuit content test gate and a test processor content test gateway, wherein the test gateway test gate output gateway is coupled to the test object test gateway gateway and the control processor test gateway gateway test gateway, the object is connected to an evaluation circuit whose error output is connected to an error counter whose reset input is connected to the reset input of the evaluation circuit and the reset input of the control processor whose error input is coupled to the test input generator error input and the logic comparator error output. the setting input of the bending register is connected to the setting input of the control processor, wherein the output gate of the error counter error order is connected to the input gate of the the error log of the error register whose output gate of the recorded error is connected to the logical comparator.

Zapojení pro záznam chybové adresy a obsahu zjištěných testováním podle vynálezu má výhodu v tom, že umožňuje při prodloužení testovací doby vykonávat na malých testovacích systémech nižší cenové třídy náročná měřený dosud realizovatelná pouze na velkých testovacích systémech. Přitom způsob záznamu chybové adresy a obsahu zjištěných testováním podle vynálezu neovlivňuje pokrytí dynamických poruch a výsledek testu je rovnocenný s testem provedeným testovacím vzorkem bez přerušení testování, jak je realizován na velkých testovacích systémech vyšší cenové třídy. Výhod© zapojení pro provádění způsobu záznamu podle vynálezu spočívá v jeho snadném začlenění do malých testovacích systémů, které jsou jednoduchým způsobem přizpůsobeny provádění způsobu záznamu podle vynálezu.The circuitry for recording the error address and the content detected by the testing according to the invention has the advantage that it makes it possible to carry out the demanding, measured so far only small test systems feasible on large test systems to extend the test time. However, the method of recording the error address and the content detected by the testing according to the invention does not affect the coverage of dynamic faults and the test result is equivalent to the test performed by the test sample without interruption of testing as implemented on large test systems of higher price. The advantages of the circuitry for carrying out the recording method of the invention are its easy integration into small test systems which are simply adapted to the implementation of the recording method of the invention.

Zapojení pro záznam chybové adresy a obsahu, zjištěných testováním, umožňuje nejen testováni rovnocenné testování na velkých testovacích systémech, ale navíc .umožňuje i průběžné zpracování informace o chybových adresách během doby testování v řídícím procesoru. Tím lze dosáhnout průběžného zpracováníThe wiring for recording the error address and the content detected by the test allows not only testing equivalent testing on large test systems, but also allows continuous processing of the error address information during the test time in the control processor. This enables continuous processing

- 3 významnosti prováděného testu a při získávaných výsledcích s malou vypovídací schopností, například při chybě na všech „ krocích prováděného testu, lze testovací proces zastavit ještě před jeho doběhnutím do konce testovacího vzorku. Tak je dosaženo úspory pracovní doby testovacího systému, na němž je zapojení podle vynálezu aplikováno.- 3 of the significance of the test being performed, and in the case of poorly predictable results, for example in the case of an error at all "steps of the test being performed", the test process can be stopped before it reaches the end of the test sample. Thus, the working time of the test system to which the circuit according to the invention is applied is saved.

Na připojeném výkresu je znftiórři ěn příklad zapojení pro provádění způsobu záznamu chybové adresy a obsahu, zjištěných testováním. Vstupní brána 210 testovacího vzorku obsahu generátoru 200 testovacích sekvencí je spojena se vstupní bránou 11.0 testovacího vzorku obsahu testovaného objektu 100_f se vstupní bránou 310 testovacího vzorku obsahu vyhodnocovacího obvodu 300 a se vstupní bránou 410 testovacího vzorku obsahu řídícího procesoru 400. Výstupní brána 220 testovací adresy generátoru 200 testovacích sekvencí je připojena ke vstupní bráně 120 testovací adresy testovaného objektu 100 a ke vstupní bráně 420 testovací adresy řídícího procesoru 400. Výstupní brána 130 testovaného objektu 100 je připojena k vyhodnocovacímu obvodu 300« jehož chybový výstup 301 je připojen k chybovému čítači 500« jehož nulovací vstup 502 je spojen s nulovacím vstupem 302 vyhodnocovacího obvodu 300 a s nulovacím vstupem 402 řídícího procesoru 400. jehož chybový vstup 401 je spojen s chybovým vstupem 201 generátoru gOQ testovacích sekvenci a s chybovým výstupem 601 logického komparátoru 60Q. Nastavovací vstup 705 chybového registru 700 je spojen s nastavovacím vstupem 405 řídícího procesoru 400. Výstupní brána 510 pořadí chyby» chybového čítače 5-00 je připojena ke vstupní bráně 610 pořadí chyby logického komparátoru 600 a ke vstupní bráně 710 pořadí chyby chybového registru 700. jehož výstupní brána 720 zaznamenané chyby je připojena k logickému komparátoru 600..In the accompanying drawing, an example of engagement for performing the method of recording the error address and the content detected by the testing is shown. The gateway 210 of the test sample the content generator 200 test sequences is associated with an input port 11.0 of the test sample the content of the test object 100 _f with the input port 310 of the test sample contents evaluation circuit 300 and input port 410 of the test sample the content of the control processor 400. The output gate 220 test addresses the test sequence generator 200 is coupled to the test object input gate 120 of the test object 100 and the test address test input gate 420 of the test processor 400. The test object output gate 130 is coupled to the evaluation circuit 300 ' whose reset input 502 is coupled to the reset input 302 of the evaluation circuit 300 and the reset input 402 of the control processor 400. whose error input 401 is coupled to the error input 201 of the test sequence generator gOQ and the error output 601 logic comparator 60Q. Error register setting input 705 is coupled to control processor 400 input input 405. Error counter output gateway 510 is coupled to logic comparator error input gateway 610 and error register input gateway 710 of which error register 700. the detected error output gate 720 is connected to the logic comparator 600 ..

Funkce zapojení pro záznam chybové adresy a obsahu, zjištěných testováním, je následující:The wiring function to record the error address and content detected by testing is as follows:

V chybovém registru 700 je uloženo pořadí chyby se zaznamenanou chybovou adresou a obsahem. Uložené pořadí je přes výstupní bránu 720 zaznamenané chyby chybového registru 700 vysíláno do logického komparátoru 600. Zde je srovnáváno s pořadímThe error register 700 stores the error order with the recorded error address and content. The stored order is transmitted to the logic comparator 600 via the output gate 720 of the recorded error register 700 error.

- 4 právě nalezené chyby, vysílaném do vstupní brány 610 pořadí chyby logického komparátoru 600 z výstupní brány 510 pořadí chyby chybového čítače 500» Ten čítá chybové impulsy přiváděné z vyhodnocovacího obvodu 300. který porovnává při testování testovací vzorek obsahu, přiváděný z generátoru 200 testovacích sekvencí na vstupní bránu 310 vyhodnocovacího obvodu 300) a testovanou odezvou z testovaného objektu 10Q_; přiváděnou na vstupní bránu 330 vyhodnocovacího obvodu 300. Vyhodnocené chyby ve vyhodnocovacím obvodu 300 jsou- počítány v chybovém čítači 500 až jejich počet přesáhne pořadí chyby zaznamenané v chybovém registru 700. Pak logický komparátor 600 vyšle na chybový vstup 201 generátoru 200 testovacích sekvencí a na chybový vstup 401 řídícího procesoru signál o nalezení nové chyby s°dosud nezaznamenanou chybovou adresou a obsahem. Generátor- 4 errors just found, transmitted to input gate 610 logic comparator error order 600 from output gate 510 error counter error order 500 »This counts the error pulses supplied from the evaluation circuit 300. which compares the content test sample fed from the test sequence generator 200 the input gate 310 of the evaluation circuit 300) and the test response from the test object 10Q _; The evaluated errors in the evaluation circuit 300 are counted in the error counter 500 until their number exceeds the order of the errors recorded in the error register 700. Then, the logic comparator 600 sends a test sequence generator 200 to the error input 201 and error log 200. input 401 of the control processor for finding a new error with the error address and content not yet recorded. Generator

200 testovacích sekvencí je signálem ze svého chybového .vstupu200 test sequences are a signal from their error input

201 zastaven a řídící procesor 400 zaznamená chybovou adresu přiváděnou na jeho vstupní bránu 420 testovací adresy a obsah přiváděný na jeho vstupní bránu 410 testovacího vzorku obsahu.201, and the control processor 400 records the error address fed to its test address input gate 420 and the content fed to its content test input gate 410.

Potom řídící procesor 400 signálem vysílaným na nastavovací vstup 705 chybového registru 700 uloží pořadí zaznamenané chyby « a chybového čítače 500 do vstupní brány 710 pořadí chyby chybového registru 700. Dál řídící procesor 400 signálem vyslaným na stopovací vstup 204 generátoru 200 testovacích sekvencí nastaví generátor 2Q0 testovacích sekvencí na počátek testovacího vzorku a adresace a signálem vysílaným ze svého nulovacího výstupu 402 jednak vynuluje chybový čítač 500 a jednak vynuluje vyhodnocovací obvod 300. Potom řídící procesor signálem vyslaným na startovací vstup 203 generátoru 200 testovacích sekvencí opět spustí testování od počátku testovacího vzorku.Then, the control processor 400 sends the error order 700 and error counter 500 to the input gate 710 of the error register 700 by the signal transmitted to the error register setting input 705. Next, the control processor 400 sets the test signal generator 20 to the signal input to the stop input 204. the test sample and address start sequence and the signal output from its reset output 402 both reset the error counter 500 and reset the evaluation circuit 300. Then, the control processor restarts testing from the start of the test sample with the signal sent to the start input 203 of the test sequence generator.

Vynález může být využit v oboru výpočetní a sdělovací techniky a v oboru automatizace.The invention can be used in the field of computer and communication technology and in the field of automation.

Claims

SUBJECT OF THE INVENTION

Circuits for recording error adreay and content detected by testing, characterized by:. the test sample content output gate (210) of the test sequence generator (200) is connected to the test object content test entry (110), the test object content test entrance (310), the content test circuit entrance (310), and the input gate (110). 410) a test sample of the control processor content (400), the test gate output port (220) of the test sequence generator (200) being coupled to the test object input gate (120) and the test address test gate entrance (420) a processor (400), wherein the test content output gate (130) of the test object (100) is coupled to an evaluation circuit (300) whose error output (301) is coupled to an error counter (500) whose reset input (502) is coupled a reset input (302) of the evaluation circuit (300) and a reset input (402) of the control processor (400), the error input (401) of which is a link the error input (201) of the test sequence generator (200) and the error output (601) of the logic comparator (600), wherein the setting input (705) of the error register (700) is connected to the setting input (405) of the control processor (400) wherein the error counter output gateway (510) is coupled to the logic comparator error entry gateway (610) and the error register error entry register gateway (710), whose output gateway (720) recorded the error is connected to the logic comparator.