CS258994B1 - Involvement to create a cyclic security code from 16-bit words - Google Patents
Involvement to create a cyclic security code from 16-bit words Download PDFInfo
- Publication number
- CS258994B1 CS258994B1 CS864692A CS469286A CS258994B1 CS 258994 B1 CS258994 B1 CS 258994B1 CS 864692 A CS864692 A CS 864692A CS 469286 A CS469286 A CS 469286A CS 258994 B1 CS258994 B1 CS 258994B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- group
- shift register
- bit
- register
- original
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Zapojení řeš^ vytváření cyklického zabezpečovacího kódu ze šestnáctibitor vých slov, s generačním polynomem xlfc> + χ*2 + χ’ + 1 v čekacím čase přenosu mezi jednotlivými šestnáctibitovými slovy, přičemž rychlost ^e závislá pouze na cyklu procesoru a poctu použitých mikroinstrukcí uložených v řídicí paměti procesoru pomocí jednoduchého zapojení s registry a obvodem součtu modulu 2, řízenými řadičem. Řešení lze využít při přenosu datj u kterých se generuje cyklický zabezpečovací kod.The circuit solves the problem of creating a cyclic security code from sixteen-bit words, with a generation polynomial of xlfc> + χ*2 + χ’ + 1 in the transmission latency between individual sixteen-bit words, with the speed depending only on the processor cycle and the number of used microinstructions stored in the processor control memory using a simple circuit with registers and a module 2 sum circuit controlled by the controller. The solution can be used when transmitting data for which a cyclic security code is generated.
Description
Vynález se týká zapojení na vytváření cyklického zabezpečovacího kódu ze šestnáctibitových slov.The invention relates to a circuit for creating a cyclic security code of 16-bit words.
Každý přenos bloku dat může být' ovlivněn poruchami. To platí i pro přenos dat mezi vnitřní pamětí výpočetního systému a je ho vnější pamětí. Přenos dat se běžně zabezpečuje cyklickým zabezcečovacím kódem, jehož generační polynom x1 + .xx + x5 + 1 je definován ve standardech formátů pro diskové - paměti a jenž je označován zkratkou CRC. Dosavadní běžná generace cyklického zabezpečovacího kódu se odvozuje ze sériového toku dat. Přenos toku dat probíhá obvykle tak, že data se zapisují do vnější paměti, kterou bývá zpravidla disková pamět a čtou se z. tého sériově, kdežto ve vnitřní paměti výpočetního systému jsou ukládána paralelně. V přenosovém kanálu se proto provádí serializace a de serializace přenášených dat. Realizace generačního polynomu se převážně zajišťuje moderními monolitickými obvody velké integrace a méně často pak samostatnou obvodovou strukturou složenou z integrovaných obvodů malé integrace.Each transmission of the data block may be affected by faults. This also applies to data transfer between the internal memory of the computing system and is an external memory. Data transmission is normally ensured by a cyclic security code whose generation polynomial x 1 + .x x + x 5 + 1 is defined in the disk-format formats and is abbreviated as CRC. The current conventional cyclic security code generation is derived from a serial data stream. The transfer of data flow usually takes place in that the data is written to an external memory, which is usually a disk memory, and read from the same serial, while in the internal memory of the computing system it is stored in parallel. Therefore, serialization and de-serialization of the transmitted data is performed in the transmission channel. The realization of the generation polynomial is mostly provided by modern monolithic circuits of large integration and less often by a separate circuit structure composed of integrated circuits of small integration.
Nevýhodou sériové generace cyklického zabezpečovacího kódu je nezbytná přítomnost datových taktovacích hodin’ po celou dobu přenosu bloku dat, jakož i pomalá generace bit po bitu.The disadvantage of the serial generation of the cyclic security code is the necessity of having a data clock clock 'throughout the data block transfer as well as a slow bit-by-bit generation.
Uvedené nevýhody odstraňuje zapojení na vytváření cyklického zabezpečovacího kódu ze šestnáctibitových slov podle vynálezu, jehož podstatou je, že první skupina vstupů prvního registru tvoří současně skupinu vstupů zapojení, skupina výstupů prvního registru je připojena na první skupinu vstupů obvodu součtu modulo 2, jehož první skupina výstupů je připojena na druhou skupinu vstupů prvního registru, druhá skupina výstupů obvodu součtu modulo 2 je připojena na první skupinu vstupů druhého registru, jehož první skupina výstupů je připojena na druhou skupinu vstupů obvodu součtu modulo 2, druhá skupina výstupů .druhého registru tvoří současně skupinu výstupů zapojení, první sku2These disadvantages are overcome by the 16-bit cyclic security code circuitry of the present invention, wherein the first group of inputs of the first register simultaneously form a group of wiring inputs, the group of outputs of the first register is connected to the first group of inputs of the modulo 2 sum circuit. is connected to the second group of inputs of the first register, the second group of outputs of the modulo 2 circuit is connected to the first group of inputs of the second register whose first group of outputs is connected to the second group of inputs of the modulo 2 wiring, first sku2
258 994 pina výstupů řadiče je připojena na skupinu řídicích vstupů prvního registru, druhá skupina výstupů řadiče je připojena na skupinu řídicích vstupů obvodu součtu modulo 2, třetí skupina výstupů řadiče je připojena na skupinu řídicích vstupů druhého registru, skupina ovládacích vstupů řadiče tvoří současně skupinu ovládacích vstupů zapojení. Za výstupem jednoiio?&itu prvního registru je zapojen paměťový prvek, jehož výstup je připojen ke vstupu druhého krajního bitu prvního registru.258 994 pin of controller outputs is connected to control input group of the first register, second group of controller outputs is connected to control input group of modulo sum total 2 circuit, third group of controller outputs is connected to control input group of second register, controller input control group simultaneously wiring inputs. Downstream of the single register output of the first register is a memory element, the output of which is connected to the input of the second extreme bit of the first register.
Výhodou zapojení na vytváření cyklického zabezpečovacího . kódu ze šestnáctibitových slov podle vynálezu je, že po dokončení serializace nebo deserializace přenášených dat se paralelně přenese šestnáctibitové datové slovo z datové sběrnice do registru a následující vytváření mezivýsledku cyklického zabezpečovacího kódu již nezávisí na datových taktovacích hodinách, nýbrž je řízeno pouze vnitřními hodinami systému; Vytváření cyklic kého zabezpečovacího kódu se uskutečňuje v čekacím čase procesoru vymezeném přenosem mezi jednotlivými šestnáctibitovými slovy, přičemž rychlost jeho vytváření je závislá pouze na cyklu procesoru a počtu použitých mikroinstrukcí uložených v řídicí paměti procesoru. Zapojení nevyžaduje žádné přídavné obvody, neboť využívá s výhodou vnitřních registrů procesoru, dále mikroinstrukcí, uložených v řídicí paměti procesoru, které jsou součástí firmware celého systému.The advantage of wiring to create a cyclic security. The code of the 16-bit words of the invention is that after the serialization or deserialization of the transmitted data is completed, the 16-bit data word is transferred in parallel from the data bus to the register and the subsequent generation of the intermediate security code no longer depends on the data clock; The generation of the cyclic security code takes place in a processor wait time defined by transmission between individual 16-bit words, the rate of its creation being dependent only on the processor cycle and the number of microinstructions used in the processor control memory. The wiring does not require any additional circuits, since it uses advantageously the internal registers of the processor, as well as micro-instructions stored in the processor memory, which are part of the firmware of the entire system.
Příklad zapojení na vytváření cyklického zabezpečovacího kódu ze šestnáctibitových slov podle vynálezu je znázorněn na připojených výkresech, na nichž obr. 1 představuje blokové schéma zapojení, obr. 2 přehled vytváření cyklického zabezpečovacího kódu ze šest náctibitových slov v obecné formě, obr; 3 přehled vytváření konkrétního cyklického zabezpečovacího kódu.An example of a circuit for generating a cyclic security code of sixteen-bit words according to the invention is shown in the accompanying drawings, in which Fig. 1 is a block diagram of the circuit; 3 is an overview of creating a particular cyclic security code.
První skupina vstupů 11 prvního posuvného registru AC pro bit © až 15 datové informace tvoří současně skupinu vstupů 10 zapojení pro bit © až 15 datové informace pro připojení na neznázorněnou systémovou sběrnici dat. Skupina výstupů 011 prvního posuvného registru AC pro bit © až 15 je připojena na první skupinu vstupů 21 obvodu 0SM2 součtu modulo 2, jehož první skupina výstupů 021 pro bit © až 15 je připojena na druhou skupinu vstupů 12 prvního posuvného registru AC pro bit © až 15. Druhá skupina výstupů 022 obvodu 0SM2 součtu modulo 2 pro bit 0 až 15The first group of inputs 11 of the first AC shift register for bit © up to 15 data information simultaneously form a plurality of wiring inputs 10 for bit © up to 15 data information for connection to a system data bus (not shown). The output group 011 of the first AC shift register for bit © to 15 is connected to the first input group 21 of the modulo 2 summation circuit 0SM2, whose first output group 021 for bit © to 15 is connected to the second input group 12 of the first AC shift register for bit © to 15. The second group of outputs 022 of the 0SM2 circuit of the sum of modulo 2 for bit 0 to 15
258 994 je připojena na první skupinu vstupů 31 druhého posuvného registru R, jehož první skupina výstupů 031 pro bit 0 až 15 je připojena na druhou skupinu vstupů 22 obvodu 0SM2 součtu modulo 2 pro bit © až 15. Druhá skupina výstupů 032 druhého posuvného registru^R pro bit © až 15 tvoří současně skupinu výstupů 30 zapojení pro bit © až. 15 cyklického zabezpečovacího kódu. První skupina výstupů 041 řadiče Ř je připojena na skupinu řídicích vstupů 13 prvního posuvného registru AC. Druhá skupina výstupů 042 řadiče Ř je připojena na skupinu řídicích vstupů 23 obvodu 0SM2 součtu modulo 2. Třetí skupina výstupů 043 řadiče Ř je připojena na skupinu řídicích vstupů 32 druhého posuvného registru R. Skupina ovládacích vstupů 41 6 tvoří současně skupinu ovládacích vstupů 40 zapojení pro připojení na neznázorněné obvody určující zahájení vytváření cyklického zabezpečovacího kódu. Místo posuvných registrů lze použít i jiných vhodných pamětí typu RAM nebo jiných vhodných registrů.258 994 is coupled to a first group of inputs 31 of the second shift register R, whose first group of outputs 031 for bit 0-15 is coupled to the second group of inputs 22 of the modulo 2 summation circuit 2 for bit © to 15. At the same time, R for bit © to form a group of output outputs 30 for bit © to. 15 cyclic security code. The first group of outputs 041 of the controller Ř is connected to the group of control inputs 13 of the first shift register AC. The second group of outputs 042 of the controller Ř is connected to the group of control inputs 23 of the modulo 2 summation circuit 0SM2. A third group of outputs 043 of the controller Ř is connected to the group of control inputs 32 of the second shift register R. connection to circuits (not shown) to initiate the generation of a cyclic security code. Other suitable RAMs or other suitable registers may also be used in place of the shift registers.
Vytváření cyklického zabezpečovacího kódu je řízeno řadičem Ř a probíhá v těchto krocích.·The creation of the cyclic security code is controlled by the controller Ř and proceeds in these steps.
1. Signálem, přicházejícím z řadiče Ř, se druhý posuvný registr R nastaví do počátečního stavu, kterým může být i předem známý mezivýsledek cyklického zabezpečovacího kódu, odpovídající příslušným vstupním datům.1. The signal coming from the controller Ř sets the second shift register R to its initial state, which may also be a known intermediate result of the cyclic security code corresponding to the respective input data.
2. Ovládacími signály řadiče Ř se do prvního posuvného registru AC uloží první nebo příslušné datové slovo přivedené paralelně ze systémové sběrnice na první skupinu vstupů 11.2. The first or associated data word fed in parallel from the system bus to the first input group 11 is stored in the first shift register AC by the control signals of the controller Ř.
3. Ovládacími signály řadiče Ř, přivedenými na skupiny řídicích vstupů 13, 23, 32 se obsahy prvního a druhého posuvného registru AC a R sečtou modulo 2 mezi stejnolehlými bity a výsledek se uloží do prvního posuvného registru AC. V tomto okamžiku, se obsah prvního registru AC označí jako původní obsah a hodnota těchto bitů se zapisuje AC(x).3. The control signals of the controller Ř applied to the groups of control inputs 13, 23, 32, the contents of the first and second shift registers AC and R add up the modulo 2 between equal bits and the result is stored in the first shift register AC. At this point, the contents of the first AC register are designated as the original content, and the value of these bits is written AC (x).
4. Druhý posuvný registr R se vynuluje signály, přicházejícími na skupinu řídicích vstupů 32 z řadiče Ř.4. The second shift register R is reset by signals coming to the group of control inputs 32 from the controller Ř.
5. Signálem na skupině řídicích vstupů 13 se provede rotace obsahu prvního posuvného registru AC, až jeho původní bit AC(©) se nastaví proti bitu R© druhého posuvného registru R. Pokud je ten to krok prvním rotačním krokem při vytváření cyklického zabezpečovacího kódu, pak tato rotace je nulová.5. A signal on the control input group 13 rotates the contents of the first AC shift register until its original AC bit (?) Is set against bit R © of the second shift register R. If this is the first rotation step in creating the cyclic security code, then this rotation is zero.
6. Pomocí signálů na skupinách řídicích vstupů 13., 23, 32 se k6. Using the signals on the control input groups 13, 23, 32 to k
258 994 obsahu druhého posuvného registru R přičtou modulo 2 bity prvního posuvného registru AC, a sice bity AC© až ACH s původním obsahem, zbývající bity, to je AC12 až AC15 se přičtou s nulovou hodnotou bez ohledu na jejich původní stav.258 994 of the content of the second shift register R adds the modulo 2 bits of the first shift register AC, namely bits AC © to ACH with the original content, the remaining bits, i.e. AC12 to AC15, are added at zero regardless of their original state.
7. Signálem na skupině řídicích vstupů 13 se provede rotace obsahu prvního posuvného registru AC, až jeho původní bit AC(4) se nastaví proti bitu R5 druhého posuvného registru R.7. A signal on the control input group 13 rotates the contents of the first AC shift register until its original AC bit (4) is set against bit R5 of the second shift register R.
8. Pomocí signálů na skupinách řídicích vstupů 13, 23, 32 se k obsahu druhého posuvného registru R přičtou modulo 2 bity AC5 až AC11 prvního posuvného registru AC s původním.obsahem, zbývající bity, to je AC© až AC4 a AC12 až AC15 se přičtou s nulovou hodnotou bez ohledu na jejich původní stav.8. Using the signals on the control input groups 13, 23, 32, the modulo 2 bits AC5 to AC11 of the first original AC shift register with the original content are added to the content of the second shift register R, the remaining bits, i.e. AC © to AC4 and AC12 to AC15. add zero value regardless of their original state.
9. Pomocí signálů na skupině řídících vstupů 13 se provede rotace prvního posuvného registru AC, až jeho původní bit AC(8) se nastaví proti bitu R12 druhého posuvného registru R.9. Using the signals on the control input group 13, rotate the first AC shift register until its original AC bit (8) is set against bit R12 of the second shift register R.
10. Pomocí signálů přivedených na skupiny řídicích vstupů 13, 23 a 32 se k obsahu druhého posuvného registru^řičtou modulo 2 bity AC12 až AC15 prvního posuvného registru AC s původním obsahem, zbývající bity, to je bity AC© až ACH se přičtou s nulovou hodnotou, bez ohledu na jejich původní slav.10. Using the signals applied to the control input groups 13, 23 and 32, the modulo 2 bits AC12 to AC15 of the first original AC shift register AC are added to the content of the second shift register 4, the remaining bits, i.e., bits AC? To ACH, are added with zero. value, regardless of their original slav.
11. Signálem na skupině řídicích vstupů 13 se provede rotace obsahu prvního posuvného registru AC, až jeho původní bit AC(©) se nastaví proti bitu R5 druhého posuvného registru R.11. A signal on the control input group 13 rotates the contents of the first AC shift register until its original AC bit ()) is set against bit R5 of the second shift register R.
12. Pomocí signálů, přivedených na skupiny řídicích vstupů 13, a 32 se k obsahu druhého posuvného registru R přičtou modulo 2 bity AC5 až AC15 prvního posuvného registru AC s původním obsahem, zbývající bity, to je bity. AC© až AC4 se přičtou s nulovou hodnotou bez ohledu na .jejich původní stav.12. Using the signals applied to the groups of control inputs 13 and 32, the remaining bits, i.e. bits, are added to the content of the second shift register R by the modulo 2 bits AC5 to AC15 of the first shifted AC register with the original content. AC © to AC4 are added at zero, regardless of their original state.
13· Signálem na skupině řídicích vstupů 13 se provede rotace obsahu prvního posuvného registru AC, až jeho původní bit AC(12) se nastaví proti bitu R© druhého posuvného registru R.13 · The signal on the control input group 13 rotates the contents of the first AC shift register until its original AC bit (12) is set against bit R © of the second shift register R.
14· Pomocí signálů, přivedených na skupiny řídicích vstupů 13, a 32.» se k obsahu druhého posuvného registru R přičtou modulo 2 bity AC©· až AC3 prvního poavného registru AC s původním obsahem, zbývající bity, to je AC4 až AC15 se přičtou s nulovou hodnotou b.ez ohledu na jejich původní stav.14 · Using the signals applied to the groups of control inputs 13, and 32. »modulo 2 bits AC © are added to the content of the second shift register R · to AC3 of the first original AC register with the original content, the remaining bits, i.e. AC4 to AC15 with zero b. regardless of their original state.
15. Pomocí signálů na skupině řídicích vstupů 13 se provede rotace obsahu prvního posuvného registru-AC. až jeho původní bit15. Using the signals on the control input group 13, the contents of the first shift register AC are rotated. to its original bit
258 994258 994
AC(ll) se nastaví proti bitu R0 druhého posuvného registru R.AC (11) is set against bit R0 of the second shift register R.
16.Signály na skupinách řídicích vstupů 13, 23., 32 se k obsahu druhého posuvného registru R přičtou modulo 2 bity AC© až AC4 prvního posuvného registru AC s původním obsahem, zbývající bity, to je AC5 až AC15 se přičtou s nulovou hodnotou bez ohledu na jejich původní stav.16. Signals on control input groups 13, 23, 32 are added to the content of the second shift register R by modulo 2 bits AC © to AC4 of the first shift register AC with the original content, the remaining bits i.e. AC5 to AC15 are added with zero regardless of their original condition.
17. Pomocí signálů na skupině řídicích vstupů 13 se provede rotace obsahu prvního posuvného registru AC, až jeho původní bit AC(4) se nastaví proti bitu R12 druhého posuvného registru R.17. Use the signals on the control input group 13 to rotate the contents of the first AC shift register until its original AC bit (4) is set against bit R12 of the second shift register R.
18. Pomocí signálů na skupinách řídicích vstupů 13, 23, 32 se k obsahu druhého posuvného registru R přičtou modulo 2 bity AC12 až AC15 prvního posuvného registru AC s původním obsahem, zbývající bity, to je AC© až ACH se přičtou s nulovou hodnotou bez ohledu na jejich původní stav.18. Using the signals on the control input groups 13, 23, 32, the modulo 2 bits AC12 to AC15 of the first original AC shift register with the original content are added to the content of the second shift register R, the remaining bits, i.e. AC © to ACH, are added with zero. regardless of their original condition.
19. Pomocí signálů na skupině řídicích vstupů 13 se provede rotace obsahu prvního posuvného registru AC, až jeho původní bit AC(8) se nastaví proti bitu R© druhého posuvného registru R.19. Using the signals on the control input group 13, rotate the contents of the first AC shift register until its original AC bit (8) is set against bit R @ of the second shift register R.
20. Pomocí signálů na skupinách řídicích vstupů 13., 23., 32 se k obsahu druhého posuvného registru R přičtou modulo 2 hity AC© až AC7 prvního posuvného registru AC s původním obsahem, zbývající bity, to je AC8 až AC15 se přičtou s nulovou hodnotou bez ohledu na jejich původní stav.20. Using the signals on the control input groups 13, 23, 32, modulo 2 hits AC © to AC7 of the first AC shift register with the original content are added to the content of the second shift register R, the remaining bits, i.e. AC8 to AC15, are added with zero. value regardless of their original state.
21. Pomocí signálů na skupině řídicích vstupů 13 se provede rotace obsahu prvního posuvného registru AC, až jeho původní bit AC(12) se nastaví proti bitu R5 druhého posuvného registru R.21. Using the signals on the control input group 13, rotate the contents of the first AC shift register until its original AC bit (12) is set against bit R5 of the second shift register R.
22. Pomocí signálů na skupinách řídicích vstupů 13., 23., 32 se k obsahu druhého posuvného registru R přičtou modulo 2 bity AC5 až AC8 prvního posuvného registru AC s původním obsahem, zbývající bity, to je AC© až AC4 a AC9 až AC15 se přičtou s nulovou hodnotou bez ohledu na jejich původní stav.22. Using the signals on the control input groups 13, 23, 32, the modulo 2 bits AC5 to AC8 of the first original AC shift register with the original content are added to the content of the second shift register R, the remaining bits, i.e. AC © to AC4 and AC9 to AC15. are added at zero regardless of their original state.
23. Pomocí signálů na skupině řídicích vstupů 13 se provede rota če obsahu prvního posuvného registru AC, až jeho původní bit AC(ll) se nastaví proti bitu R5 druhého posuvného registru R·.23. Using the signals on the control input group 13, the content of the first shift register AC is executed until its original bit AC (11) is set against bit R5 of the second shift register R ·.
24. Pomocí signálů na skupinách řídicích vstupů 13, 23, 32 se k obsahu druhého posuvného registru R přičtou modulo 2 bity AC5 až AC9 prvního posuvného registru AC s původním obsahem, zbývající bity, to je AC© až AC4 a AC10 až AC15 se přičtou s nulovou hodnotou bez ohledu na jejich původní stav.24. Using the signals on the control input groups 13, 23, 32, the modulo 2 bits AC5 to AC9 of the first original AC shift register with the original content are added to the content of the second shift register R, the remaining bits, i.e. AC © to AC4 and AC10 to AC15 zero value regardless of their original state.
258 994258 994
25. Pomocí signálů na skupině řídicích vstupů 13 se provede rotace obsahu prvního posuvného registru AC, až jeho původní bit AC(©) se nastaví proti bitu R}.2 druhého posuvného registru R.25. Using the signals on the control input group 13, the content of the first AC shift register is rotated until its original AC bit (?) Is set against bit R} .2 of the second shift register R.
26. Pomocí signálů na skupinách řídicích vstupů 13, 23., 32 se k obsahu druhého posuvného registru R přičtou modulo 2 bity AC12 až AC15 prvního posuvného registru AC s původním obsahem, zbývající bity, to je AC© až ACH se přičtou s nulovou hodnotou bez ohledu na jejich původní stav.26. Using the signals on the control input groups 13, 23, 32, the modulo 2 bits AC12 to AC15 of the first original AC shift register with the original content are added to the content of the second shift register R, the remaining bits, i.e. AC © to ACH, are added with zero. regardless of their original condition.
27. Fomocí signálů na skupině řídicích vstupů 13 se provede rotace obsahu prvního posuvného registru AC, až jeho původní bit AC(4) se nastaví proti bitu R© druhého posuvného registru R.27. Using the signals on the control input group 13, the content of the first shift register AC is rotated until its original AC bit (4) is set against bit R © of the second shift register R.
28. Pomocí signálů na skupinách řídicích vstupů 13, 23, 32 se k obsahu druhého posuvného registru R přičtou modulo 2 bity AO© až AC11 prvního posuvného registru AC s původním obsahem, zbývající bity prvního posuvného registru AC, to je AC12 až AC15 se přičtou s nulovou hodnotou bez ohledu na jejich původní stav.28. Using the signals on the control input groups 13, 23, 32, the modulo 2 bits A0 → AC11 of the first AC shift register with the original content are added to the content of the second shift register R, the remaining bits of the first shift register AC, i.e. AC12 to AC15, are added. zero value regardless of their original state.
29. Pomocí signálů na skupině řídicích vstupů 13 se provede rotace obsahu prvního posuvného registru AC tak, až jeho původní bit AC(8) se nastaví proti bitu R5 druhého posuvného registru R.29. Use the signals on the control input group 13 to rotate the contents of the first AC shift register until its original AC bit (8) is set against bit R5 of the second shift register R.
30. Pomocí signálů na skupinách řídicích vstupů 13, 23., 32 se k obsahu druhého posuvného registru R přičtou modulo 2 bity AC5 až AC12 prvního posuvného registru AC s původním obsahem, zbývající bity, to je AC© až AC4 a AC13 až AC15 se přičtou s nulovou; hodnotou bez ohledu na jejich původní stav.30. Using the signals on the control input groups 13, 23, 32, the modulo 2 bits AC5 to AC12 of the first original AC shift register with the original content are added to the content of the second shift register R, the remaining bits, i.e. AC © to AC4 and AC13 to AC15. added with zero; value regardless of their original state.
Popsaný postup probíhá po každém převzetí šestnáctibitového slova na první skupinu vstupů 11 prvního posuvného registru AC, a sice od druhého kroku, a to tak dlouho, až přijde poslední datové slovo z přenášeného toku dat. Po ukončení přenosu bloku dat je ve druhém posuvném registru R konečná hodnota cyklického zarbezpečovacího kódu, z jehož druhé skupiny ,výstupů 032 se data přivádějí k dalšímu zpracování. Pokud přenos dat není ukončen, pak se v druhém posuvném registru R nachází mezivýsledek cyklického zabezpečovacího kódu. Postup je dále zřejmý z obr. 2 a 3·The described procedure proceeds each time a 16-bit word is received on the first input group 11 of the first AC shift register from the second step until the last data word arrives from the transmitted data stream. After the transmission of the block of data is completed, the second shift register R contains the final value of the cyclic security code, from whose second group of outputs 032 the data is fed for further processing. If the data transfer is not completed, then in the second shift register R there is an intermediate result of the cyclic security code. The procedure is further evident from Figures 2 and 3.
Při alternativním postupu vytváření cyklického zabezpečovacího kódu lze využít vazby mezi bitem s nejnižší hodnotou a bitem s nejvyšší hodnotou prvního posuvného registru AC. V tom případě lze spojit desátý krok se čtrnáctým krokem, přičemž třináctý krok odpadne, to znamená, že se přičtou bity AC© až AC3 a AC12 až AC15 s původním obsahem, zbývající bity, to je AC4 až AC11 se přičtouIn an alternative method of generating a cyclic security code, the binding between the lowest value bit and the highest value bit of the first AC shift register can be used. In this case, the tenth step can be combined with the fourteenth step, the thirteenth step being omitted, i.e. the bits AC © to AC3 and AC12 to AC15 with the original content are added, the remaining bits, i.e. AC4 to AC11, are added
258 994 s nulovou hodnotou bez ohledu na jejich původní stav. Dále lze spojit dvanáctý krok se šestnáctým krokem, přičemž patnáctý krok odpadne, to znamená, že se přičtou bity AC© až AC15, zbývající bity nejsou. Konečně' lze spojit dvacátý šestý krok s dvacátým osmým krokem, přičemž dvacátý sedmý krok odpadne, to znamená,že se přičtou-bity AC© až AC15, zbývající bity nejsou. Při tomto postupu nezáleží na směru rotace obsahu prvního posuvného registru AC. Postup je zřejmý z obr. 2, na němž jsou uvedeny pouze sudé, to znamená sečítací kroky.258 994 with zero value regardless of their original state. Further, the twelfth step can be combined with the sixteenth step, with the fifteenth step being dropped, i.e., bits AC © to AC15 are added, the remaining bits are not. Finally, the twenty-sixth step can be combined with the twenty-eighth step, wherein the twenty-seventh step is omitted, i.e., bits AC © to AC15 are added, the remaining bits are not. In this procedure, the direction of rotation of the contents of the first AC shift register does not matter. The procedure is apparent from Fig. 2, in which only the even, i.e., the summing steps, are shown.
V případě, že bit s nejnižší hodnotou nenavazuje přímo na bit s nejvyšší hodnotou, jako tomu je u dvanáctého a čtrnáctého kroku, pak se prvni posuvný registr AC prodlouží o jeden bit,-a sice zařazením neznázorněného pomocného klopného obvodu nebo podobného pamětového prvku. Tím vzniknou dva případy, závisející na směru rotace obsahu prvního registru AC. V prvním případě směřuje rotace obsahu posuvného registru AC směrem k bitu s nižší hodnotou. Pak se pomocný klopný obvod zařazuje za výstup bitu AC© s nejnižší hodnotou prvního posuvného registru AC a jeho výstup se pak propojí se vstupem bitu AC15 s nejvyšší hodnotou.If the bit with the lowest value does not directly bind to the bit with the highest value, as in the twelfth and fourteenth steps, then the first shift register AC is extended by one bit by including an auxiliary flip-flop or a similar memory element (not shown). This creates two cases depending on the direction of rotation of the contents of the first AC register. In the first case, the rotation of the content of the shift register AC is directed towards a bit with a lower value. Then, the auxiliary flip-flop is downstream of the AC bit bit output with the lowest value of the first AC shift register, and its output is then coupled to the AC15 bit input with the highest value.
V druhém případě směřuje rotace obsahu prvního posuvného registru AC směrem k bitu AC1$ s nejvyšší hodnotou. Pomocný klopný obvod se pak zařazuje před bit AC15 s nejvyšší hodnotou prvního posuvného registru AC a jeho výstup se spojí se vstupem bitu AC© s nejnižší hodnotou. V obou případech lze spojit dvanáctý a čtrnáctý krok, přičemž se přičtou bity AC© až AC3 a AC5 až AC15 zbývající bit AC4 se přičte s nulovou hodnotou bez ohledu na jejich původní stav. Pořadí dvojic kroků, sestávajících vždy z lichého, to je rotačního kroku a jemu bezprostředně následujícího sudého, to je sečítacího kroku, lze měnit. Na příklad po první dvojici kroků, sestávající z pátého a šestého kroku, může následovat dvojice kroků, sestávající z devátého a desátého kroku. Zapojení lze realizovat též dynamicky vnitrními registry mikroprocesoru spolu s jeho řídicími obvody jako řadičem pouze na dobu potřebnou pro vytvoření částečných mezivýsledků cyklického zabezpečovacího kódu v čekacím čase serializace a deserializace šestnáctibitových slov.In the second case, the rotation of the content of the first shift register AC is directed towards the AC1 bit with the highest value. The auxiliary flip-flop is then placed before the AC15 bit with the highest value of the first AC shift register and its output is coupled to the input of the AC bit with the lowest value. In both cases, the twelfth and fourteenth steps can be combined, adding the bits AC © to AC3 and AC5 to AC15, adding the remaining AC4 bit to zero, regardless of their original state. The order of the pairs of steps, each consisting of an odd, that is, a rotating step, and the immediately following even, that is, the summing step, can be changed. For example, the first pair of steps consisting of the fifth and sixth steps may be followed by a pair of steps consisting of the ninth and tenth steps. The connection can also be realized dynamically by the internal registers of the microprocessor, together with its control circuits as a controller, only for the time needed to produce partial intermediate results of the cyclic security code while waiting the serialization and deserialization of the 16-bit words.
Vynálezu lze využít při přenosu dat», u nichž se generuje cyklický zabezpečovací kód.The invention can be used in data transmission in which a cyclic security code is generated.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS864692A CS258994B1 (en) | 1986-06-25 | 1986-06-25 | Involvement to create a cyclic security code from 16-bit words |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS864692A CS258994B1 (en) | 1986-06-25 | 1986-06-25 | Involvement to create a cyclic security code from 16-bit words |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS469286A1 CS469286A1 (en) | 1987-05-14 |
| CS258994B1 true CS258994B1 (en) | 1988-09-16 |
Family
ID=5390264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS864692A CS258994B1 (en) | 1986-06-25 | 1986-06-25 | Involvement to create a cyclic security code from 16-bit words |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS258994B1 (en) |
-
1986
- 1986-06-25 CS CS864692A patent/CS258994B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS469286A1 (en) | 1987-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4839797A (en) | Microprocessor compatible with any software represented by different types of instruction formats | |
| US4225934A (en) | Multifunctional arithmetic and logic unit in semiconductor integrated circuit | |
| US4450561A (en) | Method and device for generating check bits protecting a data word | |
| JPH039492B2 (en) | ||
| JP2582077B2 (en) | Bus connection method | |
| US3763470A (en) | Circuit arrangement for error detection in data processing systems | |
| JPS6266322A (en) | Data bus buffer control circuit | |
| US5671238A (en) | Method and circuitry for generating r-bit parallel CRC code for an l-bit data source | |
| CS258994B1 (en) | Involvement to create a cyclic security code from 16-bit words | |
| US4398247A (en) | Control device for directing execution of forced operations in a data processing system | |
| EP0456419A2 (en) | Apparatus for driving a plurality of data output lines | |
| JPS59121538A (en) | Data processor | |
| JP2564318B2 (en) | Communication processing device | |
| JPS6326421B2 (en) | ||
| JPS6383844A (en) | Microprocessor system | |
| JPS617968A (en) | Programable stator register and microprocessor control system including same | |
| SU1536395A2 (en) | Device for information exchange | |
| JPS5866445A (en) | signal matching circuit | |
| KR880002509Y1 (en) | Network interface circuit of personal computer | |
| JP2758621B2 (en) | Product number reading method | |
| SU470927A1 (en) | The device of the majority decoding with three-time repetition of discrete information | |
| JPS61852A (en) | Data transmission method | |
| JP3455828B2 (en) | Bit shift circuit | |
| WO2000015133A2 (en) | A method of a decomposition and an assembling of general microcomputer systems | |
| JPS617754A (en) | Digital code signal input device |