CS255013B1

CS255013B1 - Connection of address memory circuits

Info

Publication number: CS255013B1
Application number: CS862225A
Authority: CS
Inventors: Zbynek Smid
Original assignee: Zbynek Smid
Priority date: 1986-03-28
Filing date: 1986-03-28
Publication date: 1988-02-15
Also published as: CS222586A1

Abstract

vGílem řešení je rozšířit operační paměí typu RAM o novou bázi, začleněnou do stávajíoího systému. Uvedeného cíle se dosáhne zapojením s registrem adresy paměti, kodérem, výběrovými obvody, operační paměti, bistabilním klopným obvodem,, součinovým hradlem, invertorem, výběrovým obvodem rozšiřující se báze a pamětovými obvody rozšiřující se báze. Zapojení lze využít u malých výpočetních prostředků, zejména u inteligentních^terminálů při rozšiřování jejich operační paměti.The solution is to expand the RAM type operational memory with a new base, integrated into the existing system. The stated goal is achieved by connecting with a memory address register, an encoder, selection circuits, operational memory, a bistable flip-flop, a product gate, an inverter, an expanding base selection circuit and expanding base memory circuits. The connection can be used in small computing devices, especially in intelligent terminals when expanding their operational memory.

Description

(54)(54)

Zapojení adresových obvodů operační paměti _vGílem řešení je rozšířit operační paměí typu RAM o novou bázi, začleněnou do stávajíoího systému. Uvedeného cíle se dosáhne zapojením s registrem adresy paměti, kodérem, výběrovými obvody, operační paměti, bistabilním klopným obvodem,, součinovým hradlem, invertorem, výběrovým obvodem rozšiřující se báze a pamětovými obvody rozšiřující se báze. Zapojení lze využít u malých výpočetních prostředků, zejména u inteligentních^terminálů při rozšiřování jejich operační paměti.Wiring the address circuits of the RAM _{in the} solution The goal of the solution is to extend the RAM memory by a new basis incorporated into the existing system. Said object is achieved by wiring with a memory address register, an encoder, selector circuits, operating memory, a bistable flip-flop, a product gate, an inverter, an expansion base selection circuit, and an expansion base memory circuit. The wiring can be used with small computing resources, especially with intelligent terminals in expanding their operating memory.

255 013255 013

Vynález se týká zapojení adresových obvodů operační paměti rozšířené o uživatelskou bázi.The present invention relates to the wiring of address circuits of an operating memory extended by a user base.

Charakteristickou vlastností malých výpočetních prostředků je umístění základního programového vybavení do oblasti paměti typu ROM. Vazební adresy pro nepřímou adresaci, případně společné podprogramy, je v těchto systémech vhodné umístit v paměti typu ROM v oblastech, které jsou přímo adresově dostupné pro uživatelské aplikační programy, které jsou umístěny v oblasti paměti typu RAM. Pokud se v takovémto případě vyskytne potřeba zvětšit operační paměť typu RAM o novou bázi, nastanou problémy s jejím začleněním do stávajícího systému. Programy, které byly vytvořeny pro původní rozsah paměti a které tudíž předpokládají přímo adresově dostupnou oblast paměti typu ROM s vazebními adresami na systém, musí být pro rozšířenou oblast upraveny.A characteristic feature of small computational resources is the placement of basic software in the ROM area. In these systems, binding addresses for indirect addressing, or common subroutines, should be placed in ROMs in areas that are directly addressable for user application programs that are located in the RAM area. In such a case, if there is a need to increase the RAM by a new base, there will be problems integrating it into the existing system. Programs that were created for the original memory range and that therefore assume a directly addressable area of ROM with binding addresses to the system must be modified for the extended area.

Uvedenou nevýhodu odstraňuje zapojení adresových obvodů operaění paměti podle vynálezu, jehož podstatou je, že datový vstup bistabilního klopného obvodu tvoří současně datový vstup zapojení, řídicí vstup bistabilního klopného obvodu tvoří součas ně řídicí vstup zapojení, výstup bistabilního klopného obvodu je připojen na druhý vetup dvouvstupového součinového hradla, jehož výstup je připojen na vstup invertoru a na čtvrtý vstup výběrového obvodu rozšiřující báze, jehož skupina výstupů je připojena na druhou skupinu vstupů paměťových obvodů rozšiřující báze, výstup invertoru je připojen na čtvrtý vstup výběrových obvodů, výstup registru adresy paměti je déle připojen na třetí vstup výběrového obvodu rozšiřující báze, třetí výstup kodéru je připojen dále na první vstup výběrového obvodu rozšiřující báze, čtvrtý výstup kodéru je dále připojen na první vstup dvouvstupového součinového hradla a na druhý vstup výběrového obvodu rozšiřující báze, první skupina výstupů registru adresy paměti je dále připojena na první skupinu vstupů paměťových obvodůThis disadvantage is eliminated by addressing the memory operation circuit according to the invention, which is based on the fact that the data input of the bistable flip-flop is simultaneously the data input of the circuit, the control input of the bistable flip-flop is the control input of the circuit. the output of which is connected to the input of the inverter and to the fourth input of the expansion base selection circuit, the output group of which is connected to the second group of input circuits of the expansion base, the inverter output is connected to the fourth input of the selection circuit. third input of the extension base selection circuit, the third output of the encoder is connected further to the first input of the extension base selection circuit, the fourth output of the encoder is further connected to the first input of the two-input component the first gate of the memory address register outputs is further connected to the first group of memory circuit inputs

255 013 rozšiřující báze, první výstup kodéru je dále připojen na první vstup paměťových obvodů rozšiřující báze, druhý výstup kodéru je dále připojen na druhý vstup paměťových obvodů rozšiřující báze.255 013 of the expansion base, the first output of the encoder is further coupled to the first input of the expansion base memory circuits, the second output of the encoder is further connected to the second input of the expansion base memory circuits.

Výhodou zapojení adresových obvodů operační paměti podle vynálezu je, že operační paměť typu RAM je poměrně jednoduchým zapojením rozšířena o novou bázi, začleněnou do stávajícího systému.The advantage of wiring the address circuits of the operating memory according to the invention is that the RAM is extended by a relatively simple wiring with a new base incorporated into the existing system.

Příklad zapojení adresových obvodů operační paměti podle vynálezu je znázorněn na připojených výkresech, na nichž obr. 1 představuje blokové schéma zapojení, obr. 2 schématické promítání logické adresy na fyzickou adresu, obr. 3 schématické znázornění společných oblastí logické adresy paměti, obr. 4 příklad rozdělení oblastí paměti typu RAM a paměti typu ROM.Fig. 1 shows a block diagram, Fig. 2 shows a schematic projection of a logical address on a physical address, Fig. 3 shows a schematic representation of common areas of a logical memory address, Fig. 4 an example partition the RAM and ROM regions.

Skupina vstupů 11 registru _1 adresy paměti pro šestnáctibitovou logickou adresu tvoří současně skupinu vstupů 110 zapojení pro připojení na procesor neznázorněného výpočetního prostředku. První skupina výstupů 011 registru £ adresy paměti pro bity O až 7 a 10 až 13 logické adresy je připojena na první skupinu vstupů 41 oblasti 4 paměti typu RAM operační paměti 6 a na první skupinu vstupů 51 oblasti £ paměti typu ROM operační paměti 6. Druhá skupina výstupů 012 registru 1 adresy paměti pro bity 8 až 15 logické adresy je připojena na skupinu vstupů 21 kodéru 2. Výstup 013 registru 1 Adresy paměti pro bit 13 logické adresy je připojen na třetí vstup 33 výběrových obvodů 3.. První výstup 021 kodéru 2 pro bit 8 fyzické adresy je připojen na první vstup 42 oblasti £ paměti typu RAM operační paměti 6 a na první vstup 52 oblasti £ paměti typu ROM operační paměti 6.· Druhý výstup 022 kodéru £ pro bit 9 fyzické adresy je připojen na druhý vstup 43 oblasti £ paměti typu RAM operační paměti 6 a na druhý vstup 53 oblasti £ paměti typu ROM operační paměti 6. Třetí výstup 023 kodéru 2 pro bit 14 fyzické adresy je připojen na první vstup 31 výběrových obvodů 3. Čtvrtý výstup 024 kodéru 2 pro bit 15 fyzické adresy je připojen na druhý vstup 32 výběrových obvodů 3. První skupina výstupů 031 výběrových obvodů 3 pro řídicí signály je připojena na druhou skupinu vstupů 44 oblasti 4 paměti typu RAM operační paměti 6. Druhé skupina výstupů 032 výběrových obvodů 3 pro řídicí signály je připojena na druhou sku255 013 pinu vstupů 34 oblasti 2 paměti typu ROM operační paměti 6. Bity logické adresy, vystupující na první skupině výstupů 011 registru 1 adresy paměti, jsou shodné s bity fyzické adresy. Bity fyzické adresy, vystupující na prvním až čtvrtém výstupu 021 až 024 kodéru 2. jsou takové bity, které jsou nebo mohou být odlišné od odpovídajících bitů logické adresy. Kodér 2_ je tvořen pro gramovatelnou rychlou polovodičovou pamětí typu ROM o kapacitě 256 čtyřbitových slov. Fočet vstupů ve skupině vstupů 21 kodéru 2. určuje minimální rozměry vzájemně vyměnitelných částí oblasti 4, 2 paměti typu RAM a paměti typu ROM. Volba bitů na prvním až čtvrtém výstupu 021 až 024 kodéru 2, které alouží k modifikaci vstupní logické adresy na výstupní fyzickou adresu paměti, závi sí na potřebě vzájemné výměny částí oblastí 4, 5, paměti typu RAM a paměti typu ROM. Datový vstup 71 bistabilního klopného ob vodu 7 pro vyšší bit logické adresové báze tvoří současně datový vstup 120 zapojení pro připojení na procesor. Řídicí vstup 72 bistabilního klopného obvodu 7 tvoří současně řídicí vstup 130 zapojení pro připojení na procesor. Výstup 071 bistabilního klopného obvodu 7 je připojen na druhý vstup 82 dvouvstupového součinového hradla 8, jehož výstup 081 je připojen na vstup 91 invertoru £ a na čtvrtý V3tup 104 výběrového obvodu 10 rozšiřující báze, jehož skupina výstupů 0101 pro řídicí signály je při pojena na druhou skupinu vstupů 204 paměťových obvodů 20 rozšiřující báze. Výstup 091 invertoru 9 je připojen na čtvrtý vstup 34 výběrových obvodů 3.· Výstup 013 registru 1 adresy paměti pro bity 8 až 15 logické adresy je dále připojen na třetí vstup 101 výběrového obvodu 10 rozšiřující báze. Třetí výstup 023 kodéru 2 pro bit 14 fyzické adresy je připojen na první vstup 103 výbě rového obvodu 10 rozšiřující báze. Čtvrtý výstup 024 kodéru 2 pro bit 15 fyzické adresy je dále připojen na první vstup 81 dvouvstupového součinového hradla 8 a na druhý vstup 102 výbšro vého obvodu 10 rozšiřující báze. První skupina výstupů 011 registru 1 adresy paměti pro bity 0 až 7 a 10 až 13 logické adresy je dále připojena na první skupinu vstupů 203 paměťových obvodů 20 rozšiřující báze. První výstup 021 kodéru 2 pro bit 8 fyzické adresy je déle připojen na první vstup 201 paměťových obvodů 20 rozšiřující báze* Druhý výstup 022 kodéru 2 pro bit 9 fyzické adresy je déle připojen na drubý vstup 202 paměťových obvodů 20 rozšiřující báze.The input address group 11 of the memory address register 1 for the 16-bit logical address simultaneously constitutes the input group 110 for connection to the processor of a computing device (not shown). The first group of memory address register outputs 011 for bits 0 to 7 and 10-13 of the logical address is connected to the first group of inputs 41 of the RAM area 4 of the RAM 6 and to the first group of inputs 51 of the ROM area 6 of the RAM. register address group 012 of memory address for bits 8 to 15 of logic address is connected to input group 21 of encoder 2. Register output 013 of address memory for bit 13 of logic address is connected to third input 33 of selector circuit 3. First output 021 of encoder 2 for bit 8 of the physical address is coupled to the first input 42 of the RAM area 6 of the RAM 6 and to the first input 52 of the memory area 6 of the ROM of the RAM 6. the RAM memory area 6 of the operating memory 6 and to the second input 53 of the ROM memory area 6 of the operating memory 6. The third output 023 of the encoder 2 for the physical bit 14 the address output is connected to the first input 31 of the selector circuits 3. The fourth output 024 of the encoder 2 for bit 15 of the physical address is connected to the second input 32 of the selector circuits 3. The first group of outputs 031 of the selector circuits 3 for control signals is connected to the second group of inputs 44 of area 4 RAM memory 6. The second group of control signal selector 3 outputs 032 is coupled to a second pin 25 of the input 34 area of the ROM memory 6. The logic address bits output at the first output group 011 of the memory address register 1, are the same as the physical address bits. The bits of the physical address output at the first to fourth outputs 021 to 024 of the encoder 2 are those bits that are or may be different from the corresponding bits of the logical address. The encoder 2 is made up of a 256 gram four-word grammar fast semiconductor ROM. The number of inputs in the input group 21 of encoder 2 determines the minimum dimensions of the interchangeable portions of region 4, 2 of RAM and ROM. The selection of bits on the first to fourth outputs 021 to 024 of the encoder 2, which is used to modify the input logic address to the output physical address of the memory, depends on the need to exchange portions of regions 4, 5, RAM and ROM. The data input 71 of the bistable flip-flop 7 for the higher bit of the logical address base also forms the wiring data input 120 for connection to the processor. The control input 72 of the bistable flip-flop 7 simultaneously forms the control input 130 for connection to the processor. The output 071 of the bistable flip-flop 7 is connected to the second input 82 of the two-input gate 8, whose output 081 is connected to the input 91 of the inverter 8 and to the fourth V3tup 104 of the extension selection circuit 10. a plurality of inputs 204 of the memory expansion circuit 20. The output 091 of the inverter 9 is connected to the fourth input 34 of the selector circuits 3. The output 013 of the memory address register 1 for bits 8-15 of the logic address is further connected to the third input 101 of the selector 10 of the extension base. The third output 023 of the encoder 2 for the physical address bit 14 is connected to the first input 103 of the extension base selection circuit 10. The fourth output 024 of the encoder 2 for the bit 15 of the physical address is further connected to the first input 81 of the two-input product gate 8 and to the second input 102 of the extension base circuit 10. The first group of outputs 011 of the memory address register 1 for bits 0 to 7 and 10 to 13 of the logic address is further coupled to the first group of inputs 203 of the memory expansion circuit 20's. The first output 021 of the encoder 2 for the bit 8 of the physical address is longer connected to the first input 201 of the memory expansion circuit 20s.

Princip činnosti obvodů pro rozšíření operační paměti o uživatelskou bázi spočívé ve vhodném promítání logické adresy výThe principle of operation of circuits for expansion of the operating memory by the user base consists in the appropriate projection of the logical address of the output

255 013 běru báze tak, aby byly splněny tři předpoklady. Předně musí být každá logická adresa promítána na existující fyzickou adresu paměti, aby bylo zaručeno, že kontrolní obvody parity nebudou signalizovat chybně vznik parity. Dále musí obvody pro rozšíření paměti respektovat v co největší míře stávající zapojeni už exis tující nerozšířené paměti. Poslední, nejdůležitější vlastnost, kterou musí zapojení respektovat, je skutečnost, že rozšiřující báze paměti typu RAM musí mít ve své přímo adresovatelné části, tak zvané nulové stránce z pohledu logické adresy stejnou oblast registru a podprogramů paměti typu ROM jako původní báze paměti typu RAM. Tato vlastnost zajistí plnou kompatibilitu programových prostředků. Původní činnost adresových obvodů operační paměti spočívá v tom, že do registru 1 adresy paměti vstupuje šest náctibitové logická adresa z procesoru výpočetního prostředku. Zde je uložena po dobu potřebnou pro zápisový nebo čtecí cyklus paměti. Tato logická adresa je pomocí kodéru ,2 modifikována na fyzickou adresu paměti. Modifikovány jsou přitom pouze nezbytně nutné bity adresy s ohledem na velikost vzájemně zaměnitelných částí oblastí 4, 5. paměti typu RAM a paměti typu ROM a s ohledem na jejich vzájemnou polohu. Na skupiny vstupů 21 kodéru 2 je nut né přivést takový počet bitů logické adresy směrem od nejvyšších k nejnižšim bitům, aby se hranice zaměněných částí oblastí 4, £ paměti typu RAM a paměti typu ROM kryla se změnou nejnižšího bitu přiváděného do kodéru 2. Čísla výstupních bitů kodéru 2, a jejich počet je určen podle toho, které části oblasti 4, 5. paměti typu RAM a paměti typu ROM se navzájem zaměňují. Je-li oblast 2 paměti typu ROM menší než oblast 4 paměti typu RAM, je možno zanedbat další, to je parazitní vzájemné záměny v oblasti 4 paměti typu RAM, nebot nemění nic na požadavku jednoznačnosti přiřazení určitých slov·paměti určité adrese. Příkladem toho by mohl být obr. 4 za předpokladu, že horní polovina adresového prostoru původní paměti, kde bit 15 je roven logické nule, tvoří v pře vážné míře pamět typu ROM, znázorněná šrafováním. Je to tak zvaná nulová báze paměti a bit 15 je nejnižší bit adresy báze. Oblast, kde je bit 15 v logické jedničce, tvoří v převážné míře obvody paměti typu RAM a nazývá se první báze. První sloupec adresového prostoru tvoří tak zvaná nulová stránka, která je v instrukcích přímo adresovatelná o kterékoliv běžné stránky v rámci příslušné báze. V této oblasti je provedena prostřednictvím kodéru 2 modifikace bitů 9 a 15 logické adresy paměti tak, aby se vzájemně promítaly poloviny nulových stránek, jak je naznače5255 013 base so that three conditions are met. First, each logical address must be projected onto an existing physical memory address in order to ensure that the parity check circuits will not signal erroneously the occurrence of parity. Furthermore, the memory expansion circuitry must respect as much as possible the existing wiring of already existing non-expanded memory. The last, most important feature that the wiring must respect is that the RAM expansion base must have the same registry area and ROM subroutines as the original RAM base in its directly addressable part, the so-called zero page, in terms of logical address. This feature ensures full software compatibility. The original operation of the memory address circuitry is that a six-bit logical address from the computing resource processor enters the memory address register 1. It is stored here for the time required for the write or read memory cycle. This logical address is modified to a physical memory address by the encoder 2. In this case, only the necessary address bits are modified with respect to the size of the interchangeable portions of the regions 4, 5 of the RAM type and the ROM type and with respect to their relative position. The number of bits of the logic address from the highest to the lowest bits must be applied to the input groups 21 of the encoder 2 so that the boundaries of the swapped portions of the RAM and ROM regions 4, 4 coincide with changing the lowest bit fed to the encoder 2. the number of bits of the encoder 2, and the number thereof is determined according to which parts of the RAM area 4 and the ROM area are interchangeable. If the ROM area 2 is smaller than the RAM area 4, another can be neglected, i.e. parasitic interchangeability in the RAM area 4, since it does not change the requirement of unambiguous assignment of certain words to a particular address. An example of this would be FIG. 4, assuming that the upper half of the address space of the original memory, where bit 15 is equal to logic zero, is predominantly the ROM memory represented by hatching. It is the so-called zero memory base and bit 15 is the lowest bit of the base address. The area where bit 15 is a logical one is largely made up of RAM circuits and is called the first base. The first column of the address space consists of a so-called null page, which in instructions is directly addressable by any common page within a given base. In this region, the logic address bits 9 and 15 are modified by the encoder 2 to project half of the zero pages as indicated by each other5.

255 013 no. Rozšiřující báze paměti musí mít náplň paměti typu ROM v první polovině nulové stránky shodnou s nulovou stránkou první báze. K tomu slouží bis Labilní klopný obvod 7, na který je přiveden vyšší bit adresy báze, jehož stav je zaznamenán pomocí signálu na řídicím vstupu 72. Výstupní signál bistabilního klopného obvodu 7 spolu s modifikovaným signálem nižšího bitu adresy báze, přiváděnými na dvouvstupové součinové hradlo 8, provedou výběr fyzické adresy pro rozšiřující bázi. Signál na výstupu invertoru £ a na výstupu dvouvstupového součinového hradla 8 slouží k blokování výběrových obvodů 3, pro bázi nula a jedna nebo výběrového obvodu 10 rozšiřující báze. Výběrové obvody 2 ^mo” hou být shodné s výběrovým obvodem 10 rozšiřující báze. Fyzicky neexistující báze paměti, která je příslušná spolu s rozšiřující bází vyššímu bodu adresy báze, se přitom promítá na fyzicky existující oblasti ostatních bází. Situaci nejlépe ozřejmí obr. 2 kde je schématicky znázorněno promítání logické adresy LA na fyzickou adresu FA jednotlivých bází OB, 1B a 3B paměti a jejich nulových stránek a logické adresy, zahrnující čtyřbázový adresový prostor, daný dvěma bity adresy báze na fyzicky existující tři báze paměti a dále obr. 3, kde jsou pomocí číslic znázorněny společné oblasti logické adresy paměti.255 013 no. The memory expansion base must have a ROM pack in the first half of the zero page equal to the zero page of the first base. This is accomplished by a bisable flip-flop 7, to which a higher base address bit is applied, the state of which is recorded by a signal at the control input 72. The output signal of the bistable flip-flop 7 together with a modified lower bit , select the physical address for the expansion base. The signal at the output of the inverter 8 and at the output of the two-input product gate 8 serves to block the selection circuits 3, for the base zero and one or the selection circuit 10 for the extension base. Selection circuits ^MO 2 "ho be identical to the selection circuit 10 expanding the base. The physically non-existent memory base, which is associated with the extension base at the higher point of the base address, is projected onto the physically existing regions of the other bases. The situation is best illustrated in FIG. 2, where the logical address of the logical address LA to the physical address FA of the individual bases of OB, 1B and 3B and their zero pages is schematically illustrated, and the logical address comprising a four-base address space and FIG. 3, in which the common areas of the logical memory address are represented by numbers.

Vynálezu lze využít u malých výpočetních prostředků, zejména u inteligentních terminálů při rozšiřování jejich operační paměti.The invention can be utilized with small computing resources, especially with intelligent terminals in expanding their operating memory.

Claims

SUBJECT OF THE INVENTION

Wiring address memory circuits, where the memory address register input group is also a wiring input group, the first memory address register output group is connected to the first RAM memory input group, and the first ROM memory memory input group) the memory address register outputs are connected to the encoder input group, the memory address register output is connected to the third input of the selector circuits, the first encoder output is connected to the first RAM memory input and the first ROM memory memory input, the second encoder output is connected to the second RAM memory input of the RAM and the second ROM memory area input, the third encoder output is connected to the first selector input, the fourth encoder output is connected to the second selector input, the first group of selective outputs

255 013 circuitry is connected to a second group of RAM memory area inputs of the RAM, a second group of selective ebout outputs $ 3 is connected to a second group of RAM memory area inputs, characterized in that the data input (71) of the bistable circuit (7) simultaneously form the wiring data input (120), control input (72) of the bistable flip-flop (7) simultaneously form the wiring control input (130), output (071) of the bistable flip-flop (7) is connected to the second input (82) (8), whose output (081) is connected to the input (91) of the inverter (9) and to the fourth input (104) of the extension selection circuit (10), the output group (0101) of which is connected to the second input group (204) the expansion base memory circuit (20), the output (091) of the inverter (9) is connected to the fourth input (34) of the selection circuits (3), the output (013) of the memory address register (1) is further connected n to a third input (101) of the extension base selection circuit (10), a third output (023) of the encoder (2) is connected further to a first input (103) of the extension base selection circuit (10), a fourth output (024) of the encoder (2) is further connected to the first input (81) of the two-input product gate (8) and to the second input (102) of the extension base selection circuit (10), the first group of outputs (011) of the memory address register (1) 203) the base extension memory circuitry (20), the first output (021) of the encoder (2) is further connected to the first input (201) of the base extension memory circuit (20), the second output (022) of the encoder (2) is further connected to the second an input (202) of the memory expansion circuitry (20).