CS254618B1 - Zapojení adresovatelného převodníku číslo-střída pro cyklové řízení výkonových prvků s odporovou nebo induktivní zétdží - Google Patents

Abstract

Zapojení se týká adresovatelného převodníku číslo-střída pro cyklové řízení výkonových prvků s odporovou nebo iduktivní zátěží. Zapojení, v němž je použit adresový dekodér s pamětí, komparátorem a čítačem, dělička dvěma s indikátorem průchodu síťového napětí nulou, první hradlovací obvod s monostabilním klopným obvodem a druhý hradlovací obvod s oscilátorem a obvodem galvanického oddělení, pracuje s konstantní periodou, která je nejkratší možnou periodou umožňující cyklové řízení bez ohledu na charakter zátěže. Odpadá nutnost cyklického vybavování vypočtené hodnoty akčního signálu, neboť ta je uložena v paměti převodníku a nikoliv v paměti ústředního členu regulátoru, jak je tomu u stávajících zapojení»

Description

Vynález se týká zapojení adresovatelného převodníku číslo-střída pro cyklové řízení výkonových prvků s odporovou nebo induktivní zátěží,

V doposud užívaných zapojeních se stanoví zvlášř doba trvání impulsu a zvláŠt délka mezery, což vede ke kolísání periody signálu, jiné principy převodníků pro cyklové řízení pracují s periodou signálu, která se stanoví analogově. Obtíže vznikají též v důsledku fázového posuvu průběhu proudu vůči napětí, má-li zátěž induktivní složku. Dosavadní zapojení byla vesměs navrhována pro spolupráci se zátěží odporovou.

Pro účely číslicového řízení je žádoucí, aby jeden výpočetní systém, tj. ústřední člen regulátoru, mohl zastat řízení několika regulovaných soustav, které jsou odlišeny adresou. Je tedy nezbytné, aby vypočítaný akční zásah, který je platný mezi dvěma okamžiky vzorkování pro zátěž s určitou adresou, byl uložen v paměti a zůstal tam tak dlouho, dokud nedojde k jeho aktualizaci. Hodnota skutečné akční veličiny musí s touto hodnotou vypočtené a zapamatované akční veličiny korespondovat. To se doposud provádělo tak, že se vypočtená akční veličina periodicky vybavovala z paměti číslicového řídicího členu.

Uvedené nevýhody odstraňuje zapojení adresovatelného převodníku podle vynálezu. Jeho podstata spočívá v tom, že adresový dekodér je svým výstupem spojen se zapisovacím vstupem paměti, jejíž datový výstup je spojen σ prvním vstupem komparátoru. Jeho druhý vstup je připojen k výstupu citace, jehož vstup je spojen s výstupem děličky s modulem η”, která je svým vstupem připojena na výstup indikátoru průchodu sítového napětí nulou, který je zároveň spojen s prvním vstupem prvního hradlovacího obvodu. Jeho druhý vstup je připojen na výstup komparátoru. Výstup prvního hradlovacího obvodu je spojen se vstupem monostabilního klopného obvodu, jehož výstup je připojen na první vstup druhého hradlovacího obvodu. Na druhý vstup tohoto hradlovacího obvodu je připojen vstup oscilátoru a výstup druhého hradlovacího obvodu je spojen se vstupem obvodu galvanického oddělení.

Zapojení adresového převodníku podle vynálezu pracuje s konstantní periodou, přičemž tato perioda je nejkratší možnou periodou, umožňující cyklové řízení bez ohledu na charakter užité zátěže. Zároveň odpadá nutnost cyklického vybavování vypočtené hodnoty akčního signálu, protože ta je uložena v paměti převodníku a nikoliv v paměti ústředního členu regulátoru dosud užívaných zapojení.

Příklad zapojení podle vynálezu je popsán a jeho činnost je vysvětlena pomocí obr. 1, kde je uvedeno blokové schéma.

Podle blokového schéma zapojení na obr. 1 je adresový dekodér 11 svým výstupem spojen se zapisovacím vstupem paměti 4, jejíž datový výstup je spojen s prvním vstupem komparátoru jj. Druhý vstup komparátoru 5 je připojen k výstupu čitače 2» jehož vstup je spojen s výstupem děličky 2 s modulem n*.

V konkrétním zapojení podle vynálezu je použita dělička 2. dvěma, která je svým vstupem připojena na výstup indikátoru _1 průchodu sítového napětí nulou. Tento indikátor 1. je zároveň spojen s prvním vstupem prvního hradlovacího obvodu 7., jehož druhý vstup je připojen na výstup komparátoru Výstup prvního hradlovacího obvodu _7 je spojen se vstupem monostabilního klopného obvodu £}, jehož výstup je připojen na první vstup druhého hradlovacího obvodu

9, na jehož druhý vstup je připojen výstup oscilátoru 6. Výstup druhého hradlovacího obvodu 9 je spojen se vstupem obvodu 10 galvanického oddělení.

Na adresový vstup _1 adresového dekodéru 11 je přivedeno k-bitové číslo odpovídající adrese a na zapisovací vstup Z pak zapisovací impuls. Je-li zapisovací vstup paměti £ připojen na výstup adresového dekodéru 11, který odpovídá adrese, zapíše se s příchodem zapisovacího impulsu do paměti _4 n-bitové číslo, které je přivedeno na datový vstup D paměti 4. Toto číslo se objeví po zápisu na, výstupu paměti _4 a tedy i na prvním vstupu komparátoru 5..

Druhý vstup tohoto komparátoru je spojen s výstupem čítače _3, jehož vstup je připojen na výstup děličky 2^ dvěma. Vstup této děličky 2 je zapojen na výstup Indikátoru 1, průchodu síťového napětí nulou. Výstupní signál indikátoru _1 průchodu napětí sítě nulou je zároveň veden na první vstup hradlovacího obvodu 7, jehož druhý vstup je spojen s výstupem komparátoru 5_. Takto je zabezpečeno, že bude akční veličina dávkována po elementárních kvantech úmŽrných jedné periodě napětí sítě, což má význam v případě, je-li zátěží například transformátor. Výstup hradlovacího obvodu 7_ je připojen na vstup monostabilního klopného obvodu 8^, který vstupující impulsy prodlouží. Výstupní signál monostabilního klopného obvodu je přiveden na první vstup hradlovacího obvodu 9', jehož druhý vstup je spojen s výstupem oscilátoru Perioda výstupních impulsů oscilátoru musí být mnohem kratší než je perioda impulsů z monostabilního klopného obvodu £. Výstup hradlovacího obvodu je veden do obvodu 10 galvanického oddělení, jehož výstupní signál je určen pro cyklové řízení triaků nebo antiparalelní kombinace tyristorů, přičemž zátěž může být jak odporová tak i induktivní.

předmEt vynálezu

Claims (1)

1. předmEt vynálezu

   Zapojení adresovatelného převodníku číslo-střída pro cyklové řízení výkonových prvků s odporovou nebo induktivní zátěží vyznačené tím, že adresový dekodér (11) je svým výstupem spojen se zapisovacím vstupem paměti (4), jejíž datový výstup je spojen s prvním vstupem komparátoru (5), jehož druhý vstup je připojen k výstupu čítače (3), jehož vstup je spojen s výstupem děličky (2) s modulem n, která je svým vstupem připojena na výstup indikátoru (1) průchodu sítového napětí nulou, který je zároveň spojen s prvním vstupem prvního hradlovacího obvodu (7), jehož druhý vstup je připojen na výstup komparátoru (5), přičemž výstup prvního hradlovacího obvodu (7) je spojen se vstupem monostabilního klopného obvodu (8), jehož výstup je připojen na první vstup druhého hradlovacího obvodu (9), na jehož druhý vstup je připojen výstup oscilátoru (6), zatímco výstup druhého hradlovacího obvodu (9) je spojen se vstupem obvodu (10) galvanického oddělení.

   1 výkres