CS252096B1 - Zařízení pro vícenásobný přístup do paměti - Google Patents

Abstract

Zařízení je určeno pro vícenásobný přístup do paměti, například pro blokové přenosy dat. Pamět Je svým adresovým vstupem připojena na výstup sekvenčního logického obvodu. Jeho vstup adresy je napojen na adresovou sběmioi, na niz je napojen výstup adresy z řídicího obvodu, propojený obousměrným spojen s datovou sběrnicí zařízení, na ktepou Je obousměrným spojem připojena pamět.

Description

•Vynález se týká zařízení pro vícenásobný přístup do paměti, vhodného zejména pro blokové přenosy dat.

Dosud používaná zařízení pro přístup do paměti obsahuji několik zdrojů.adres paměti, ljteré jsou na adresový vstup multiplexovány. Velkým nedostatkem těchto zařízení je vysoký, počet adresových vstupů paměti, které je nutno multiplexovat.

To vede ke značné složitosti zařízení a jeho zapojení.

Ůvedený nedostatek jé odstraněn zařízením pro vícenásobný přístup do paměti podle vynálezu, jehož podstata spočívá I v tom, že paměl je svým adresovým vstupem připojena na výstup sekvenčního logického.obvodu, jehož vstup adresy je napojen na adresovou sběrnici, na níž.je napojen výstup.adresy z řídicího obvodu, propojeného obousměrným spojem s datovou sběrnicí , zařízení, na niž je svým. obousměrným spojem připojena pamět.

Zařízení pro vícenásobný přístup do paměti podle vynálezu přináší velmi.jednoduché zapojení, jehož přednosti vyniknou zvláště tehdy, je-li jako sekvenční logický obvod použit čítač s předvolbou. Ten totiž pracuje v případě, že mají být data.

O přenášena mezi pamětí a řídicím obvodem, jako střadač adres.

Řídíc í obvod pak.výmezuje mezi pamětí a vnějšími obvody pouze počáteční adresu,.další adresy jsou již automaticky generovány sekvenčním logickým obvodem.

Použije-li se jako řídicí obvod např.. procesor, může pak po dobu blokového přenosu vykonávat jinou činnost.

Příklad provedení zařízení podle vynálezu je v blokovém schématu znázorněn na připojeném výkresu,.

-2.Adresový vstup 11 paměti 1 je napojen na výstup 21 sekvenčního logického obvodu 2. Vstup 22 adresy do sekven- . čního logického obvodu 2 je napojen na adresovou sběrnici £, na niž je připojen výstup 31 adresy z řídicího obvodu £. Řídicí obvod £ je připojen obousměrným spojem 32 na datovou, sběrnici 4 zařízení. Datová sběrnice 4 zařízení je pak dalším obousměrným spojem 12 napojena na paměl 1. Řídicí obvod £ je. tak obousměrně spojen s pamětí 1, a to přes datovou sběrnici Adresová sběrnice £ představuje jednosměrné propojení’ řídicího obvodu £ na sekvenční logický obvod 2. Řídicím·obvodem £ může být s výhodou procesor. Je výhodné, aby sekvenční logický obvod 2 byl tvořen čítačem, s předvolbou.

Zařízení podle vynálezu funguje takto : Řídicí obvod £ vykonává svou řídicí činnost.na základě dat, získaných z datové sběrnice 4, a z paměti 1. Rovněž paměl 1 je zásobována z datové sběrnice 4 a dodává do ní potřebná data. Řídicí obvod £ je napojen svým výstupem £1 na adresovou sběrnici £, kterou jsou přednášené adresy do sekvenčního logického obvodu 2. Ten předává adresy přes svůj výstup 31 adresovým vstupem 11 ůo. pa-, meti 1 a případně generuje na základě počáteční adresy z řídicího 'obvodu £ další adresy.

Zařízení podle vynálezu je použitelné např. k obnově obrazu u grafických rastrových displejů, dále ke vstupu dat......

do paměti číslicových analyzátorů.a měřicích ústředen a případně též pro obnovu dynamických pamětí.

Claims (3)

1· Zařízení pro vícenásobný přístup do paměti, vyznačené tím, že paměl (1) je svým adresovým vstupem (11) připojena na výstup (21) sekvenčního logického obvodu (2), jehož vstup (22) adresy je napojen na adresovou sběrnici (5), na niž je napojen výstup (31) adresy z řídicího obvodu (3), propojeného obousměrným spojem (32).s datovou sběrnicí (4) zařízení, na niž je svým obousměrným spojem (12) připojena paměl (1).

2· Zařízení podle bodu 1, vyznačené tím, že sekvenční logický obvod (2) jetvořen čítačem s předvolbou.

3. Zařízení podle bodu 1, vyznačené tím, že řídicí obvod (3) je tvořen procesorem.