CS252096B1 - Zařízení pro vícenásobný přístup do paměti - Google Patents

Zařízení pro vícenásobný přístup do paměti Download PDF

Info

Publication number
CS252096B1
CS252096B1 CS859848A CS984885A CS252096B1 CS 252096 B1 CS252096 B1 CS 252096B1 CS 859848 A CS859848 A CS 859848A CS 984885 A CS984885 A CS 984885A CS 252096 B1 CS252096 B1 CS 252096B1
Authority
CS
Czechoslovakia
Prior art keywords
address
memory
control circuit
output
memory access
Prior art date
Application number
CS859848A
Other languages
English (en)
Other versions
CS984885A1 (en
Inventor
Jiri Vlk
Original Assignee
Jiri Vlk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiri Vlk filed Critical Jiri Vlk
Priority to CS859848A priority Critical patent/CS252096B1/cs
Publication of CS984885A1 publication Critical patent/CS984885A1/cs
Publication of CS252096B1 publication Critical patent/CS252096B1/cs

Links

Landscapes

  • Bus Control (AREA)

Abstract

Zařízení je určeno pro vícenásobný přístup do paměti, například pro blokové přenosy dat. Pamět Je svým adresovým vstupem připojena na výstup sekvenčního logického obvodu. Jeho vstup adresy je napojen na adresovou sběmioi, na niz je napojen výstup adresy z řídicího obvodu, propojený obousměrným spojen s datovou sběrnicí zařízení, na ktepou Je obousměrným spojem připojena pamět.

Description

•Vynález se týká zařízení pro vícenásobný přístup do paměti, vhodného zejména pro blokové přenosy dat.
Dosud používaná zařízení pro přístup do paměti obsahuji několik zdrojů.adres paměti, ljteré jsou na adresový vstup multiplexovány. Velkým nedostatkem těchto zařízení je vysoký, počet adresových vstupů paměti, které je nutno multiplexovat.
To vede ke značné složitosti zařízení a jeho zapojení.
Ůvedený nedostatek jé odstraněn zařízením pro vícenásobný přístup do paměti podle vynálezu, jehož podstata spočívá I v tom, že paměl je svým adresovým vstupem připojena na výstup sekvenčního logického.obvodu, jehož vstup adresy je napojen na adresovou sběrnici, na níž.je napojen výstup.adresy z řídicího obvodu, propojeného obousměrným spojem s datovou sběrnicí , zařízení, na niž je svým. obousměrným spojem připojena pamět.
Zařízení pro vícenásobný přístup do paměti podle vynálezu přináší velmi.jednoduché zapojení, jehož přednosti vyniknou zvláště tehdy, je-li jako sekvenční logický obvod použit čítač s předvolbou. Ten totiž pracuje v případě, že mají být data.
O přenášena mezi pamětí a řídicím obvodem, jako střadač adres.
Řídíc í obvod pak.výmezuje mezi pamětí a vnějšími obvody pouze počáteční adresu,.další adresy jsou již automaticky generovány sekvenčním logickým obvodem.
Použije-li se jako řídicí obvod např.. procesor, může pak po dobu blokového přenosu vykonávat jinou činnost.
Příklad provedení zařízení podle vynálezu je v blokovém schématu znázorněn na připojeném výkresu,.
-2.Adresový vstup 11 paměti 1 je napojen na výstup 21 sekvenčního logického obvodu 2. Vstup 22 adresy do sekven- . čního logického obvodu 2 je napojen na adresovou sběrnici £, na niž je připojen výstup 31 adresy z řídicího obvodu £. Řídicí obvod £ je připojen obousměrným spojem 32 na datovou, sběrnici 4 zařízení. Datová sběrnice 4 zařízení je pak dalším obousměrným spojem 12 napojena na paměl 1. Řídicí obvod £ je. tak obousměrně spojen s pamětí 1, a to přes datovou sběrnici Adresová sběrnice £ představuje jednosměrné propojení’ řídicího obvodu £ na sekvenční logický obvod 2. Řídicím·obvodem £ může být s výhodou procesor. Je výhodné, aby sekvenční logický obvod 2 byl tvořen čítačem, s předvolbou.
Zařízení podle vynálezu funguje takto : Řídicí obvod £ vykonává svou řídicí činnost.na základě dat, získaných z datové sběrnice 4, a z paměti 1. Rovněž paměl 1 je zásobována z datové sběrnice 4 a dodává do ní potřebná data. Řídicí obvod £ je napojen svým výstupem £1 na adresovou sběrnici £, kterou jsou přednášené adresy do sekvenčního logického obvodu 2. Ten předává adresy přes svůj výstup 31 adresovým vstupem 11 ůo. pa-, meti 1 a případně generuje na základě počáteční adresy z řídicího 'obvodu £ další adresy.
Zařízení podle vynálezu je použitelné např. k obnově obrazu u grafických rastrových displejů, dále ke vstupu dat......
do paměti číslicových analyzátorů.a měřicích ústředen a případně též pro obnovu dynamických pamětí.

Claims (3)

1· Zařízení pro vícenásobný přístup do paměti, vyznačené tím, že paměl (1) je svým adresovým vstupem (11) připojena na výstup (21) sekvenčního logického obvodu (2), jehož vstup (22) adresy je napojen na adresovou sběrnici (5), na niž je napojen výstup (31) adresy z řídicího obvodu (3), propojeného obousměrným spojem (32).s datovou sběrnicí (4) zařízení, na niž je svým obousměrným spojem (12) připojena paměl (1).
2· Zařízení podle bodu 1, vyznačené tím, že sekvenční logický obvod (2) jetvořen čítačem s předvolbou.
3. Zařízení podle bodu 1, vyznačené tím, že řídicí obvod (3) je tvořen procesorem.
CS859848A 1985-12-23 1985-12-23 Zařízení pro vícenásobný přístup do paměti CS252096B1 (cs)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CS859848A CS252096B1 (cs) 1985-12-23 1985-12-23 Zařízení pro vícenásobný přístup do paměti

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CS859848A CS252096B1 (cs) 1985-12-23 1985-12-23 Zařízení pro vícenásobný přístup do paměti

Publications (2)

Publication Number Publication Date
CS984885A1 CS984885A1 (en) 1986-12-18
CS252096B1 true CS252096B1 (cs) 1987-08-13

Family

ID=5446828

Family Applications (1)

Application Number Title Priority Date Filing Date
CS859848A CS252096B1 (cs) 1985-12-23 1985-12-23 Zařízení pro vícenásobný přístup do paměti

Country Status (1)

Country Link
CS (1) CS252096B1 (cs)

Also Published As

Publication number Publication date
CS984885A1 (en) 1986-12-18

Similar Documents

Publication Publication Date Title
US5566303A (en) Microcomputer with multiple CPU'S on a single chip with provision for testing and emulation of sub CPU's
JPH01134541A (ja) 情報処理装置
KR920013141A (ko) 단일선로를 이용한 가변적 마스터 방식의 감시 제어 확장방법 및 회로
US4964033A (en) Microprocessor controlled interconnection apparatus for very high speed integrated circuits
CS252096B1 (cs) Zařízení pro vícenásobný přístup do paměti
US4180855A (en) Direct memory access expander unit for use with a microprocessor
KR100468408B1 (ko) 직접메모리엑세스동작을위해출력주변장치를프리챠징하는방법
KR970049492A (ko) 버스 제어기를 갖는 데이타 프로세서
US4937735A (en) Memory access system utilizing address translation
Ayandeh et al. Application of multiple microprocessor systems to adaptive control
SU1683039A1 (ru) Устройство обработки данных дл многопроцессорной системы
KR100367345B1 (ko) Imt-2000 시스템에서의 통신 보드내 프로세서 제어장치
KR970051140A (ko) 어드레스 핀과 데이타 핀을 공유하는 반도체 메모리 장치
KR950003970B1 (ko) 디지탈 전자교환기의 피시엠 데이타 접속장치
KR200142909Y1 (ko) 입출력 인터페이스 장치
KR910005479Y1 (ko) Cpu간 통신을 위한 공유 입출력 포트회로
Bissland et al. A Circuit-Switched Network for Inmos
JP3437322B2 (ja) 半導体集積装置
JPS5636744A (en) Microcomputer unit
KR0146304B1 (ko) 메인 메모리와 디피램의 공유장치
JPS62168257A (ja) メモリを共用するマルチプロセツサシステム
KR900000607B1 (ko) Dmac 채널요구 분할회로
KR940004729B1 (ko) 8비트 및 16비트 공용의 인터페이스 장치
JPH0330173B2 (cs)
JPS63293646A (ja) 半導体集積回路