CS252085B1 - Zapojení rozhodovacího bloku procesoru - Google Patents

Abstract

Řeší se zapojení ke Zlepšení ovladatelností a teotovatelnoeti procesoru malého počítače. Zapojení může být testováno na standartníoh zkoušečíoh desek v rámci přerušení lze zadat z testovacího panelu některé typy lnstrpkoí, jejichž zadání dosavadní používaná zapojení neumožňují. Při realizaci zapojení teohnologií malé a střední integrace lze snížit materiálovou náročnost.

Description

Předmětem vynálezu je zapojení, které řeěí zlepšení ovladatelnosti a testovatelnoati procesoru malého počítače zároveň s úsporou materiálu oproti stávajícím zapojením podobného typu.

Nedílnou součástí návrhu libovolného zařízení jsou úvahy týkající se jeho ovladatelnosti, zejména z hlediska uskladnění práce při hledání poruch. Neméně důležitým kritériem je vzájemná optimalizace poměru mezi fhnkčními vlastnostmi a- objemem materiálu zařízení. Jako konkrétní zařízení uvažujme výpočetní systém s obousměrnou asynchronní komunikační sběrnici, na kterou* je připojen procesor, paměti a periferní zařízení. Synchronizace asynchronních signálů od jednotlivých periferních zařízení a činnosti procesoru je provedena start-stopovým řízením hodinového generátoru procesoru a potlačení vlivu metastabilních stavů, které mohou vznikat na výstupech rozhodovacích obvodů, se provádí pomocí detektorů těchto stavů v součinnosti s blokováním výstupů rozhodovacích obvodů. Ve výrobní fázi je jednou ze součástí oživení zařízení testování správné funkce jednotlivých desek na standardním zkoušeči. Ve fázi testování systému jako celku, kdy procesor neplní základní funkce a nelze použít ladícího nebo testovacího programu pro lokalizaci příčiny poruchy, je výhodné mít k dispozici vnější, předem odzkoušený testovací panel, a pomoci něho prověřit základní funkce procesoru. Jednou z vlastností takového zařízení bývá zpravidla možnost V rámci přerušení zadat do procesoru testovanou instrukci a provést ji po jednotlivých taktecfy eventuálně mikrotaktech. U dosud známých zapojení popsaného typu existuje určité nevýhod®. Ta¹ to nevýhoda spočívá v tom, že zapojení s detektory není testovatelné na standardních zkoušečích desek, a muší se proto testovat manuálně, což prodlužuje a znesnadňuje proces oživení zařízení.

- 2 Další nevýhodou zapojení je, že pokud nejsou použité detektory integrované v rozhodovacích obvodech, je řešení pomocí detektorů materiálově náročné. Používané zapojení dále neumožňuje v rámci přerušení zadat z testovacího panelu některé typy instrukcí, což vyplývá ze způsobu volby okamžiků akceptování a testování signálů žádosti o přerušení.

Uvedené nevýhody odstraňuje zapojení rozhodovacího bloku procesoru podle vynálezu, jehož podstata spočívá v tom, že datový vstup prvního klopného obvodu je spojen s prvním hradlem, jehož první vstup je spojen β třetí linkou sběrnice, přičemž hodinový vstup prvního klopného obvodu je připojen k prvnímu invertoru, jehož vstup je spojen se čtvrtým hradlem, jehož druhý vstup je spojen s hodinovým vstupem druhého klopného obvodu, jehož datový vstup je spojen s druhou linkou sběrnice, přičemž nastavovací vstup druhého klopného obvodu je spojen s šestou linkou sběrnice, s nulovacím vstupem Šestého klopného obvodu a s nulovacím vstupem třetího klopného obvodu, přičemž negovaný výstup druhého klopného obvodu je spojen s prvním vstupem šestého hradla a s nulovacím vstupem prvního klopného obvodu, přičemž přímý výstup druhého klopného obvodu je spojen s pátým hradlem, přičemž hodinový vstup instrukčního registru je spojen se vstupem pátého hradla a s druhým vstupem šestého hradla, přičemž přímý výstup prvního klopného- obvodu je s pojen s druhým hradlem a negovaný výstup prvního klopného obvodu je spojen s třetím hradlem, přičemž výstup pátého hradla je spojen se vstupem druhého hradla a se vstupem třetího hradla, přičemž šesté hradlo je spojeno se vstupem prvního vysílače, k němuž je připojen prioritní vstup bloku přímého přístupu do paměti, přičemž výstup druhého hradla je spojen s prvním vstupem sedmého hradla a s prvním vstupem čtvrtého klopného obvodu, přičemž výstup třetího hradla je spojen s prvním vstupem pátého klopného obvodu, s druhým vstupem čtvrtého klopného obvodu a s hodinovým vstupem třetího klopného obvodu, přičemž negovaný výstup třetího klopného obvodu je spojen se vstupem druhého vysílače, s hodinovým vstupem sedmého klopného obvodu, s prvním vstupem bloku generace synchronizačních signálů a s: druhým vstupem pátého klopného obvodu, přičemž druhý vyaílač je připojen k prioritnímu vstupu bloku generace žádosti o přeru252085

- 3 šení, přičemž nastavovací vstup šestého klopného obvodu je spojen se čtvrtou linkou sběrnice, přičemž šestý klopný obvod je spojen s druhým vstupem sedmétó hradla, k němuž je připojen sedmý vstup bloku generace synchronizačních signálů, přičemž nastavovací vstup sedmého klopného obvodu je spojen s druhým invertorem, jehož vstup je spojen se čtvrtou linkou sběrnice, přičemž přímý výstup sedmého klopného obvodu je spojen s devátým hradlem, k němuž je připojen druhý vstup prvního hradla, přičemž negovaný výstup sedmého klopného obvodu je spojen s desátým hradlem, k němuž je připojen druhý vstup bloku generace synchronizačních signálů, přičemž výstup Čtvrtého klopného obvodu je spojen s prvním vstupem šestnáctého hradla a s pátým vstupem bloku generace synchronizačních signálů, přičemž pátý klopný obvod je spojen se čtvrtým vstupem bloku generace synchronizačních signálů a šestnácté hradlo jě spojeno s hodinovým vstupem čítače instrukcí.

Zapojení podle vynálezu může. být uspořádáno i tak, že první hradlo je rovněž připojeno ke vstupu třináctého hradla, jehož druhý vstup je spojen s instrukčním dekodérem, přičemž třinácté hradlo je spojeno s prvním vstupem čtrnáctého hradla, jehož výstup je spojen s prvním vstupem čtvrtého hradla a s prvním vstupem hodinového generátoru, jehož druhý vstup je připojen k bloku generace synchronizačních signálů, přičemž výstup instrukčního *registru je připojen ke vstupu instrukčního dekodéru, k prvnímu vstupu osmého hradla a k datovému vstupu čítače, přičemž druhý vstup osmého hradla je spojen s instrukčním dekodérem, k němuž ja připojen první vstup a druhý vstup patnáctého hradla, první vstup dvanáctého hradla a první vstup jedenáctého hradla, k němuž je připojen nulovací vstup osmého klopného obvodu, přičemž dvanácté hradlo je spojeno s nastavovacím vstupem osmého klopného obvodu, k němuž je připojen první vstup devátého hradla, jehož druhý vstup je připojen k osmému hradlu, přičemž patnácté hradlo je připojeno k zápisovému vstupu čítače,· k němuž je připojen vstup bloku vyhodnocení nulového obsahu, přičemž druhý vstup jedenáctého hradla je spojen s druhým vstupem dvanáctého hradla.

Výhodou uvedeného zapojení je jeho testovatelnost na. standardních zkoušečích desek při zachování a v určitém směru i doplnění funkčních vlastností dosud používaného zapojení. Při rea252085·

- 4 lizaci zapojení technologií malé a střední integrace spočívá další výhoda v menší materiálové náročnosti.

Na připojených výkresech jsou ^n/xorneny příklady zapojení podle vynálezu. Obr. 1 představuje zapojení rozhodovacího bloku procesoru podle bodu 1 definice předmětu vynálezu.

Datový vstup 120 prvního, klopného obvodu 12 je spojen s prvním hradlem 11, jehož první vstup 110 je spojen s třetí linkou jj. sběrnice. Hodinový vstup 121 prvního klopného obvodu 12 je spor jen s prvním invertorem 43, jehož vstup 430 je spojen se čtvrtým hradlem 18, jehož druhý vstup 181 je spojen s hodinovým vstupem 231 druhého klopného obvodu 23 a s neznázorněným řadičem. Datový vstup 230 druhého klopného obvodu 23 je spojen s druhou linkou 2 sběrnice. Nastavovací vstup 232 druhého klopného obvodu 23 je spojen s šestou linkou 6 sběrnice, s nulovacím vstupem 300 šesté— ho klopného obvodu 30 a a nulovacím vstupem 152 třetího klopného obvodu 15« Negovaný výstup 234 druhého klopného obvodu 23 je spojen s prvním vstupem 250 šestého hradla 25 a a nulovacím vstupem 122 prvního klopného obvodu 12» Přímý výstup 233 druhého klopného obvodu 23 je spojen s pátým hradlem 24» Hodinový vstup 70 instrukčního registru i je spojen se vstupem 241 pátého hradla a s druhým vstupem 251 šestého hradla 25» Přímý výstup 123 prvního klopného obvodu 12 je spojen s druhým hradlem 13» Negovaný výstup 124 prvního klopného obvodu 12 je spojen s třetím hradlem 14« Výstup 242 pátého hradla 24 je spojen se vstupem 131 druhého hradla. 13 a se vstupem 141 třetího hradla 14« Šesté hradlo je spojeno se vstupem 280 prvního vysílače 28, k němuž je připojen prioritní vstup 260 bloku 26 přímého přístupu do paměti· Výstup 132 druhého hradla 13 je spojen s prvním vstupem 320 sedmého hradla 32 a s prvním vstupem 160 čtvrtého klopného obvodu 16« Výstup 142 třetího hradla 14 je spojen s prvním vstupem 170 pátého klopného obvodu 17. s druhým vstupem 161 čtvrtého klopného obvodu 16 a s hodinovým vstupem 151 třetího klopného obvodu 15. k jehož datovému vstupu 15Q je připojeno sedmnácté hradlo 52, k němuž je připojena první záporná svorka 550 zdroje. Negovaný výstup 153 třetího klopného obvodu 15 je spojen se vstupem 270 druhého vysílače 27. s hodinovým vstupem 191 sedmého klopného

- 5 obvodu 19, s prvním vstupem 39Q bloku 39 generace synchronizačních signálů a s druhým vstupem 171 pátého klopného obvodu 17. Druhý vysílač 27 je připojen k prioritnímu vstupu 290 bloku 29 generace žádosti o přerušeni. Nastavovací vstup 301 šestého klopného obvodu 30 je spojen se Čtvrtou linkou £ sběrnice, šestý klopný obvod 30 je spojen s druhým vstupem 321 sedmého hradla 32» ^k němuž je připojen šestý vstup 397 bloku 39 generace synchronizačních signálů. Nastavovací vstup 192 sedmého klopného obvodu 19 je spojen s druhým invertorem 31» jehož vstup 530 je spojen se čtvrtou linkou £ sběrnice. Přímý výstup 194 sedmého klopného obvodu 19 je spojen s devátým hradlem 10. k němuž je připojen druhý vstup 111 prvého hradla^ 11. Negovaný výstup 195 sedmého klopného obvodu 19 je spojen s desátým hradlem 20. k němuž je připojen druhý vstup. 391 bloku 39 generace synchronizačních signálů. Výstup 162 čtvrtého klopného obvodu 16 je spojen s prvním vstupem 400 Šestnáctého hradla 40 a a pátým vstupem 395 bloku 39 generace synchronizačních signálů. Pátý klopný obvod 17 je spojen se čtvrtým vstupem 394 bloku 39 generace synchronizačních signálů. Šestnácté hradlo 40 je spojení s hodinovým vstupem 510 čítače 51 instrukci.

K sedmému klopnému obvodu 19 je připojena druhé záporné svorka 190 zdroje. Nulovací vstup 193 sedmého klopného obvodu 19 je spojen s odporem ^6, k němuž je připojena kladná svorka 560 zdroje. JDruhý vstup 401 šestnáctého hradla 40 je připojen k neznázorněnému řadiči, čtvrtý vstup β93 bloku 39 generace synchronizačních signálů je připojen k osmé lince 42 sběrnice. Osmý vstup 398 bloku 39 generace synchronizačních signálů je připojen k sedmé lince 41- sběrnice, čtvrtý vstup 393 bloku 39 generace synchronizačních signálů je připojen k sedmé lince 41 sběrnice.

Na obr. 2 je zyia2c?roěn příklad zapojení podle bodu 2 definice předmětu vynálezu. První hradlo 11 je rovněž připojeno ke vstupu 210 třináctého hradla 21. jehož druhý vstup 211 je spojen s instrukčním dekodérem 8» Třinácté hradlo 21 je spojeno s prvním vstupem 220 čtrnáctého bradla 22, jehož výstup 222 je spojen s prvním vstupem 180 čtvrtého hradla 18 a s prvním vstupem 310 hodinového generátoru 31, jehož druhý vstup 311 je připojen k bloku 39 generace synchronizačních signálů. Výstup 72 instrukčního registru 2 je připojen ke vstupu 80 instrukčního dekodéru

- 6 8, k prvnímu vstupu 90 osmého hradla 2 a k datovému vstupu 343 čítače 34. Druhý vstup 91 osmého nradla 2 je spojen s instrukčním dekodérem 8, k němuž je připojen první vstup 350 a druhý vstup 351 patnáctého hradla 35» první vstup 380 dvanáctého hradla 38 a první vstup 370 jedenáctého hradla· 37. k němuž je připojen nulovací vstup 362 osmého klopného obvodu 36. Dvanácté hradlo 38 je spojeno s nastavovacím vstupem 363 osmého klopného obvodu 36. k němuž je připojen první vstup 102 devátého hradla 10, jehož druhý vstup 103 je připojen k osmému hradlu 2p Patnácté hradlo 35 je připojeno k zápisovému vstupu 341 čítače 34, * němuž je připojen vstup 330 bloku 33 vyhodnocení nulového obsahu. Datový vstup 360 osmého klopného obvodu 36 je připojen k výstupnímu datovému registru 57. K neznázorněnému řadiči je připojen druhý vstup 221 čtrnáctého hradla 22, třetí vstup 353 patnáctého hradla 35, hodinový vstup 361 osmého klopného obvodu 36, třetí vstup 392 a devátý vstup 399 bloku 39 generace synchronizačních signálů, hodinový vstup 340 čítače 34, výstup 331 bloku 33 vyhodnocení nulového obsahu a druhý vstup 371 jedenáctého hradla 37. Druhý vstup 381 dvanáctého hradla 38 je spojen s druhým vstupem 371 jedenáctého hradla 37.

Funkce zapojení podle vynálezu je následující:

Asynchronní signály na druhé lince 2 a na třetí lince 2. sběrnice jsou synchronizovány s činností procesoru, která je synchronně řízena hodinovým generátorem 31. Jestliže jsou na obou linkách neaktivní hladiny signálu, objeví se spodní hladina na datovém vstupu 120 prvního klopného obvodu 12 a horní hladina na datovém vstupu 230 druhého klopného obvodu 23« V posledním taktu probíhající instrukce, která je uložena v instrukčním registru 2, přejde první řadíčový signál ze spodní úrovně na horní úroveň. Protože na prvním vstupu 180 čtvrtého hradla 18 j© rovněž horní hladina signálu, nebol neprobíhá instrukce čekání na přerušení, objeví se na hodinovém vstupu 121 prvního klopného obvodu 12 a na hodinovém vstupu 231 druhého klopného obvodu 23 kladné hrana signálu a logická úroveň na datovém vstupu 120 prvního klopného obvodu 12 se zapíše na přímý výstup 123 prvního klopného obvodu 12 a logická úroveň na datovém vstupu 230 druhého klopného obvodu 23 se zapíše na přímý výstup 233 druhého

- 7 klopného obvodu 23» Po ukončení probíhající instrukce přejde první řadičový signál na spodní úroveň a pátý řadičový signál přejde ze spodní úrovně na horní úroveň· Tento signál vstoupl do devátého vstupu 399 bloku 39 generace synchronizačních signálů· Na druhém vstupu 311 hodinového generátoru 31 se objeví aktivní signál a hodinový generátor 31 se zastaví. Instrukční registr χ se uvede do stavu snímání signálů z páté linky;2 sběrnice, která je určena pro přenos instrukcí a dat. Horní hladina, signálu se rovněž objeví na vstupu 241 pátého hradla 24 a ná druhém vstupu 251 šestého hradla 25» Protože na přímém výstupu 233 druhého klopného obvodu 23 je horní hladina signálu a. na prvním vstupu 250 šestého hradla 25 je spodní hladina signálu, je na výstupu 242 pátého hradla 24 spodní hladina signálu £» na vstupu 280 prvního vysílače 28 je horní hladina signálu, která sa objeví na prioritním vstupu 260 bloku 26 přímého přístupu do paměti jako neaktivní prioritní signál. Horní hladina z výstupu 242 pátého hradla 24 se šíří na vstup 131 druhého hradla u a na vstup 141 třetího hradla 14 jako aktivní prioritní signál. V druhém klopném obvodu 23 došlo k rozhodnutí, že procesor bude plnit další instrukci programu. Na výstupu 132 druhého hradla 12. se generuje horní hladina, která se šíří na první vstup 320 sedmého hradla 32· Na druhém vstupu 321 je rovněž horní hladina z šestého klopného obvodu £0; tato horní hladina signalizuje, že procesor řídí komunikaci na sběrnici. Spodní hladin© se přenese ze sedmého hradla 32 na sedmý vstup 397 bloku 39 generace synchronizačních signálů, kde způsobí generaci výstupního synchronizačního signálu na sedmé lince 41 sběrnice. Na základě tohoto signálu se z buňky operační paměti, adresované instrukčním čítačem 51« přesune do instrukčního registru χ pátou linkou 2 sběrnice instrukce. Přitom paměl generuje vstupní synchronizační signál na osmé lince 42sběrnice· Tento signál vstoupí do osmého vstupu 396 bloku 39 generace synchronizačních signálů a způsobí ukončeni generace sigaálu dó druhého vstupu,

311 hodinového generátoru 31. Hodinový generátor 31 se rozběhne a procesor provádí činnost podle instrukce, kterou má uloženou v instrukčním registru X· Nechl se jedná například o instrukci rotace nebo aritmetického posuvu o jedno, případně o více binárních míst. V instrukčním dekodéru 8 se dekódují jednotlivé bity *'252085

- 8 instrukce. V případě posuvů vpravo se generuje horní hladina na prvním vstupu 350 patnáctého hradla 35. v případě posuvů vlevo se horní hladina generuje na druhém vstupu 351 patnáctého hradle 35. Po taktu, v němž se uložila instrukce do instrukčního registru 2» následuje takt, v němž má šestý řadičový signál na tře tím vstupu 353 patnáctého hradla 35 horní hladinu. Na zápisovém vstupu 341 čítače 24 . je spodní hladina a do čítače 34 se jeho datovým vstupem 343 uloží kombinace bitů, udávající počet rotací nebo posuvů. Pak přejde řadič do dalšího taktu a třetí řadičový signál má horní úroveň. Impuls sedmého řadičového signálu na · hodinovém vstupu 340 čítače 34 má za následek snížení obsahu čítače 34 o jedničku. Na hodinovém vstupu 310 instrukčního čítače 51 vznikne kladná hrana, která zvýší ohsah instrukčního čítače 510 o jedničku. Blok 33 vyhodnocení nulového obsahu generuje na svém výstupu 331 identifikační signál, který je zaveden do řadiče procesoru. Jestliže je obsah čítače 34 nulový, instrukce se ukončí. Pokud není obsah čítače 34 nulový, přejde řadič do další· ho taktu, v němž se generuje tolik impulsů na hodinovém vstupu 340 čítače 2Í, kolik odpovídá zbývajícímu počtu posuvů podle zadání v instrukci, v posledním taktu má opět horní hladina první řadičový signál a obnovují se obsahy v prvním klopném obvodu 12 a ve druhém klopném obvodu 23.

Předpokládejme nyní, že z výstupu 261 bloku 26 přímého přístupu do paměti je generován signál žádosti o řízení sběrnice. Přes druhou linku 2. sběrnice se tento signál dostane ve formě spodní hladiny na datový vstup 230 druhého klopného obvodu 23. Předpokládejme dále, že rovněž z výstupu 291 bloku 29 generace žádosťi o přerušení se vysílá aktivní signál žádosti o řízení sběrnice. Spodní hladina tohoto signálu má za následek horpí hladinu na datovém vstupu 120 prvního klopného obvodu 12. Přímý výatup 233 druhého klopného obvodu 23 má nyní dolní úroveň a negovaný výstup 234 druhého klopného obvodu 23 má horní úroveň, která způsobí na nulovacím vstupu 122 prvního klopného obvodu 12 to, žs stav prvního klopného obvodu 12 se v tomto okamžiku nezmění; žádost na třetí lince 2;^sběrnice byla odmítnuta.

Po skončení předchozí instrukce přejde řadič opět do taktu, ve kterém má pátý řadičový signál horní hladinu. Páté hradlo 24

Γ252Ό85

- 9 a šesté hradlo 25 se uvede do propustného stavu. Na výstupu 242 pátého hradla 24 se generuje horní úroveň signálu a.na vstupu 280 prvního vysílače 28 se generuje spodní úroveň signálu. Druhé hradlo 13 a třetí hradlo 14 je nyní v nepropustném stavu, fáze čtení další instrukce neprobíhá a přes první vysílač 28 se generuje aktivní horní hladina na prioritním vstupu 260 bloku 26 přímého přístupu do paměti. Na základě přidělené priority vysílá blok 26 přímého přístupu do paměti aktivní signál odpovědi na Šestou linku 6 sběrnice. Spodní hladina na nastavovacím vstupu 232 druhého klopného obvodu 23 způsobí opačný stav druhého klopného obvodu 23 β opačný stav šestého klopného obvodu £0. Procesor uvolní sběrnici vysláním neaktivní horní hladiny signálu na čtvrtou linku £ sběrnice. To je pro blok 26 přímého přístupu do paměti povelem pro zahájení operace přímého přístupu do paměti.

Spodní hladina na výstupu 242 pátého hradla 24 má za následek propustný stav druhého hradla 13 a třetího hradla 14. Generuje se horní hladina signálu na výstupu 132 druhého hradla 13 a spodní hladina sigiálu na výstupu 142 třetího hradla 14. Na druhém vstupu 321 sedmého hradla 32 je spodní hladina; proto se na sedmém vstupu 397 bloku 39 generace synchronizačních signálů negeneruje horní hladina a fáze čtení nové instrukce neprobíhá. Po skončení operace bloku 26 přímého přístupu do paměti se přestane vysílat aktivní signál na čtvrté lince 4 sběrnice, na nastavovacím vstupu 301 šestého klopného obvodu £0 je horní hladina a šestý klopný obvod 30 změní stav. Procesor začne vysílat aktivní signál na čtvrté lince 4 sběrnice, na druhém vstupu 321 sedmého hradla 32 se objeví horní hladina signálu.a z operační paměti se přečte další instrukce z adresy udané obsahem instrukčního Čítače 51, zvýšeným o jedničku. V posledním taktu průběhu této instrukce se horní úroveň signálu uloží do prvního klopného obvodi 12. Žádost bloku 29 generace žádostí o přerušení je akceptována. Horní hladina pátého řadičového signálu opět testuje stav druhého klopného obvodu 23. Protože· na druhé lince,2 sběrnice nebyl v okamžiku kladné hrany na hodinovém vstupu 321 druhého klopného obvodu 23 signál žádosti, je druhé hradlo 13 a třetí hradlo 14 v propustném stavu. Na výstupu 132 druhého hradla 13 je spodní hladina signálu a na výstupu 142 třetího hradla

- 10 14 je horní hladina signálu. Třetí klopný obvod 15 a čtvrtý klopný obvod 16 změní svůj stav. Výstup 162 čtvrtého klopného obvodu 16 a pétý vstup 394 bloku 39 generace synchronizačních signálů má nyní spodní úroveň signálu. Na prioritním vstupu 290 bloku 29 generace žádosti o přerušení se generuje aktivní horní hladina prioritního signálu.

Na základě přidělené priority vysílá blok 29 generace žádosti o přerušení aktivní signál odpovědi na šesté lince 6 sběrnice. Třetí klopný obvod 15 změní svůj stav, na negovaném výstupu 153 třetího klopného obvodu 15 je horní hladina signálu, přestane se vysílat prioritní signál do prioritniho vstupu 290 bio— ku 29 generace žádosti o přerušení a kladné hrana na hodinovém vstupu 191 sedmého klopného obvodu 19 způsobí změnu stavu sedmého klopného obvodu 19. Spodní hladina na přímém výstupu 194 sedmého klopného obvodu 19 má za následek horní hladinu na druhém vstupu 111 prvního hradla 11. která blokuje signály žádosti ze třetí linky £ sběrnice. Kladný impuls na čtvrté lince 4 sběrnice změní přes druhý invertor 53 stav sedmého klopného obvodu 19.

Zároveň s aktivním signálem obsazení sběrnice, vyslaným na čtvrtou linku 4 sběrnice, vysílá blok 29 generace žádosti o; přerušení aktivní signál na první linku X sběrnice a na pátou linku £ sběrnice vysílá kombinaci, která odpovídá instrukci skok do podprogramu”. Hodinový generátor 31 je zastavený na základě horní hladiny pátého řadičového signálu jako při čtení instrukce. Desáté hradlo 20 je v propustném stavu. Na prvním vstupu 390 a na druhém vstupu 391 bloku 39 generace synchronizačních signálů je horní hladina signálu a na druhém vstupu 311 hodinového generátoru 31 se ukončí vysílání blokovacího signálu vzhledem ke spodní hladině na pátém vstupu 394 bloku 39 generace synchronizačních signálů. Hodinový generátor 31 se rozeběhne a na osmou linku 42 sběrnice se vyšle ze čtvrtého vstupu 393 bloku 39 generace synchronizačních signálů vstupní synchronizační signál jako odpověď procesoru na signál, vyslaný na prviií lince 1 sběrnice. Spodní hladina na šestém vstupu 395 bloku 39 generace synchronizačních signálů blokuje vyslání výstupního synchronizačního signálu na sedmou linku 41 sběrnice. Na prvbím vatupu 400 šestnáctého hradla 40 blokuje spodní hladina zvýšení obsahu instrukšního čítače £1« Po příjmu vstupního synchronizačního signálu v bloku 29 generace žádosti o přerušení se ukončí vysílání signálů na linkách 1, £ a g sběrnice a procesor ukončí následkem spodní hladiny na druhém vstupu 391 bloku 39 generace synchronizačních signálů vysílání signálů na. osmé lince 42 sběrnice· Tím je proces předání adresy vektoru přerušeni do procesoru skončen. Protože je nyní na nastavovacím vstupu 301 šestého klopného obvodu 30 horní hladina, - žádný modul nemá řízení sběrnice - změní šestý klopný obvod svůj stav. Procesor převezme řízení sběrnice a provádí instrukci skok do podprogramu na cílovou adresu paměti, kde je uložen vektor přerušení., určený pro periferní zařízení, jehož součástí je blok 29 generace žádosti o přerušení. Režim přerušení lze ovládat programově i manuálně. Programátor uloží na zvolené adrese paměti instrukci, která v procesoru vyvolá dolní hladinu signálu na prvním vstupu 370 jedenáctého hradla 37 a v taktu, kdy je aktivní třetí řadičový signál, generuje se na nulovacím vstupu 362 osmého klopného obvodu 36 spodní hladina, která způsobí změnu stavu osmého klopného ob» vodu 36. Na prvním vstupu 102 devátého hradla 10 se objeví spodní hladina. Na druhém vstupu 111 prvního hradla 11 se generuje horní hladina &. první hradlo 11 je v nepropustném stavu pro signály žádosti na třetí lince sběrnice, přerušení je maskované.

Aby se zamezilo akceptování žádosti o přerušení v rámci této instrukce, je v předstihu před spodní hladinou na prvním vstupu 102 devátého hradla 10 generována spodní hladina na druhém vstupu 103 devátého hradla 10 přes osmé hradlo 2· Na osmém hradle 2 ^se dekódují příslušné bity, instrukce z výstupu 72 instrukčního registru g, Manuálově lze maskovat přerušení spodní hladinou ovládacího signálu, který způsobí spodní hladinu na přímém výstupu 194 sedmého klopného obvodu lj?. Jinou instrukcí, která vyvolá spodní hladinu signálu na prvním vstupu 380 dvanáctého hradla 38» obnoví programátor režim přerušení; spodní hladina signálu na nastavovacím vstupu 363 osmého klopného obvodu 36 způsobí opačný stav osmého klopného obvodu 36. Na prvním vstupu 102 devátého hradla 10 je horní úroveň. Stav osmého klopného ob252085

- 12 vodu 36 se při návratu z podprogramu obnovuje podle hladiny ovládacího signálu kladnou hranou řadičového signálu na hodinovém vstupu 361 osmého klopného obvodu 36.

Proces přerušení v procesoru je možné řídit i tak, že do paměti se uloží instrukce čekání na. přerušení, která vyvolá horní hladinu signálu na druhém vstupu 211 třináctého hradla 21. Jestliže na prvním vstupu 210 třináctého hradla 21 není horní hladina, je na prvním vstupu 220 čtrnáctého hradla 22 horní hle**

V dina signálu. V taktu, kdy má třetí řadičový signál horní úro- < ven, je na výstupu 222 čtrnáctého hradla 22 spodní hladina a hodinový generátor 31 se zastaví. Příchodem signálu Žádosti o pře** rušení na třetí lince 2 sběrnice se objeví horní hladina signálu na prvním vstupu 210 třináctého hradla 21 a hodinový generátor se opět rozběhne; žádost nesmí být maskována. Současně se objeví horní hladina signálu na^- prvním vstupu 180 čtvrtého hradla 18. Protože se jedná o poslední takt, je horní úroveň i na druhém vstupu 181 čtvrtého hradla 18. Kladná hrana signálu na hodinovém vstupu 121 prvního klopného obvodu 12 způsobí, že přímý výstup 123 prvního klopného obvodu 12 má horní úroveň-a negovaný výstup 124 prvního klopného obvodu 12 má dolní úroveň. V následujícím taktu, kdy má pátý řadičový signál horní úroveň, se odstartuje proces předání adresy vektoru přerušení do procesoru. Proces přerušení lze vyvolat í manuálně z testovacího panelu, který je při oživení systému připojen ke sběrnici. Tento panel umožňuje vyslat na třetí linku 3. sběrnice signál žádosti & přerušení. Akceptování žádosti proběhne dříve popsaným způsobem a procesor generuje prioritní signál. Potom se z panelu vyšle signál odpovědi na šesté lince 6 sběrnice a po uvolnění sběrnice gene* ruje panel signál obsazení sběrnice na čtvrté lince 4 sběrnice.

Na pátou linku 2 sběrnice můžeme nyní zadat některou instrukci z instrukčního souboru pro daný procesoi; doprovázenou synchronizačním signálem na první lince 1 sběrnice. Aby nedošlo k vícenásobné interpretaci tohoto signálu v procesoru, je rozběhnutí hodinového generátoru 31 blokováno spodní hladinou na prvním vstupu 390 bloku 39 generace synchronizačních signálů až do okamžiku, než přijde další signál na šesté lince 6 sběrnice. Vynález může být využit v procesoru, který používá popsaný režim přeruše-

Claims (2)

1. Zapojení rozhodovacího bloku procesoru, v y z n a č u j í c í se tím, že datový vstup (120) prvního klopného obvodu (12) je spojen a prvním hradlem (11), jehož první vstup (110) jě spojen s třetí linkou (3) sběrnice, přičemž hodinový vstup (121) prvního klopného obvodu (12) je připojen k prvnímu invertoru (43), jehož vstup (430) je spojen se čtvrtým hradlem (18), jehož druhý vstup (181) je spojen s hodinovým vstupem (231)· druhého klopného obvodu (23), jehož datový vstup (230) je spojen s druhou linkou (2) sběrnice, přičemž nastavovací vstup (232) druhého klopného obvodu (23) je spojen s šestou linkou (6) sběrnice, s nulovacím vstupem (300) šestého klopného obvodu (30) a s nulovacím vstupem (152) třetího klopného obvodu (15), přičemž negovaný výstup (234) druhého klopného obvodu (23) je spojen s prvním.vstupem (250) šestého hradla (25) a s nulovacím vstupem (122) prvního klopného obvodu (12), přičemž přímý výstup (233) druhého klopného obvodu (23) je spojen s pátým hradlem (24), přičemž hodinový vstup (70) instrukčního registru (7) je spojen se vstupem (241) pé-* tého hradla (24) a s druhým vstupem (251) šestého hradla (25Í, přičemž přímý výstup (123) prvního klopného obvodu (12) jě spojen a druhým hradlem (13) a negovaný výatup (124) prvního klopného obvodu (12) je spojen s třetím hradlem (14), přičemž výstup (242) pátého hradla (24) je spojen ee vstupem (131) druhého hradla (13) a se vstupem (141) třetího hradla (14), přičemž šesté hradlo (25) je. spojeno se vstupem (280) prvního vysilače (28), k němuž je připojen prioritní vstup (260) bio-* ku (26) přímého přístupu do paměti, přičemž výstup (132) druhého hradla (13) je spojen s prvním vstupem (320) sedmého hradla (32) a a prvním vstupem (160) čtvrtého klopného obvodu (16), přičemž výstup (142) třetího hradla (14) je spojen s prvním vstupem (170) pátého klopného obvodu (17), s druhým vstupem (161) čtvrtého klopného obvodu (16) a a hodinovým vstupem (151) třetího klopného obvodu (15), přičemž negovaný výstup (153) třetího klopného obvodu (15) je spojen se vstupem

- 14 (270) druhého vysílače (27), s hodinovým vstupem (191) sedmého klopného obvodu (19), s prvním vstupem (390) bloku (39) generace synchronizačních signálů a s druhým vstupem (171) pátého klopného obvodu (17), přičemž druhý vysílač (27) je připojen k prioritnímu vstupu (290) bloku (29) generace žádosti o přerušení, přičemž nastavovací vstup (301) šestého klopného obvodu (30) je spojen se čtvrtou linkou (4) sběrní- . ce, přičemž šestý klopný obvod (30) je spojen s druhým vstupem (321) sedmého hradla (32), k němuž je připojen sedmý vstup (397) bloku (39) generace synchronizačních signálů, přičemž nastavovací vstup (192) sedmého klopného obvodu (19) je spojen s druhým invertorem (53), jehož vstup (530) je spojen se Čtvrtou linkou (4) sběrnice, přičemž přímý výstup (194) sedmého klopného obvodu (19) je spojen s devátým hradlem (10), k němuž je připojen druhý vstup (111) prvního hradla (11), přičemž negovaný výstup (195) sedmého klopného obvodu (19) je spojen s desátým hradlem (20), k němuž je připojen druhý vstup (391) bloku (39) generace synchronizačních signálů, přičemž výstup (162) čtvrtého klopného obvodu (16) je spojen a prvním vstupem (400) šestnáctého hradla (40) a s pátým vstupem (395) bloku·(39) generace synchronizačních signálů, přičemž pátý klopný obvod (17) je spojen se čtvrtým vstupem (394) bloku (39) generace synchronizačních signálů a šestnácté hradlo (40) jé spojeno s hodinovým vstupem (510) čítače (51) instrukcí.

2« Zapojení rozhodovacího bloku procesoru podle bodu 1_; vyznačující se tím, že první hradlo (11) je rovněž připojeno ke vstupu (210) třináctého hradla (21), jehož druhý vstup (211) je spojen s instrukčním dekodérem (8), přičemž třinácté hradlo (21) je spojeno s prvním vstupem (220) čtrnáctého hradla (22), jehož výstup (222) je spojen s prvním vstupem (180) čtvrtého hradla (18) a s prvním vstupem (310) hodinového generátoru (31), jehož druhý vstup (311) je připoj jen k bloku (39) generace synchronizačních signálů, přičemž, výstup (72) instrukčního registru (7) je připojen ke vstupu (80) instrukčního dekodéru (8), k prvnímu vstupu (90) osmého hradla (9) a k datovému vstupu (343) čítače (34), přičemž druhý vstup (91) osmého hradla (9) je spojen s instrukčním dekodérem (8), k němuž je připojen první vstup (350) a druhý

15 vstup: (351) patnáctého hradla (35), první vstup (380) dva» náctéhó hradla (38) a první vstup (370) jedenáctého hradla (37), k němuž jé připojen nulovací vstup (362) osmého klopného obvodu (36), přičemž dvanácté hradlo (38) je spojeno si nastavovacím vstupem (363) osmého klopného obvodu (36), k němuž je připojen první vstup (102) devátého hradla (10)7 jehož druhý vstup (103) je připojen k osmému hradlu (9), přičemž patnácté hradlo (35) je připojeno k zápisovému vstupu (341) čítače (34), k němuž je připojen vstup (330) bloku (33) vyhodnocení nulového obsahu, přičemž druhý vstup (371) jedenáctého hradla (37) je spojen s druhým vstupem (381) dvanáctého hradla (38)·