CS252085B1 - Processor decision block wiring - Google Patents
Processor decision block wiring Download PDFInfo
- Publication number
- CS252085B1 CS252085B1 CS858510A CS851085A CS252085B1 CS 252085 B1 CS252085 B1 CS 252085B1 CS 858510 A CS858510 A CS 858510A CS 851085 A CS851085 A CS 851085A CS 252085 B1 CS252085 B1 CS 252085B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- gate
- flop
- flip
- output
- Prior art date
Links
Landscapes
- Bus Control (AREA)
Abstract
Řeší se zapojení ke Zlepšení ovladatelností a teotovatelnoeti procesoru malého počítače. Zapojení může být testováno na standartníoh zkoušečíoh desek v rámci přerušení lze zadat z testovacího panelu některé typy lnstrpkoí, jejichž zadání dosavadní používaná zapojení neumožňují. Při realizaci zapojení teohnologií malé a střední integrace lze snížit materiálovou náročnost.The connection is designed to improve the controllability and testability of the processor of a small computer. The connection can be tested on standard test boards, and some types of interrupts can be entered from the test panel, which cannot be entered with the previously used connections. When implementing the connection using small and medium integration technologies, the material requirements can be reduced.
Description
Předmětem vynálezu je zapojení, které řeěí zlepšení ovladatelnosti a testovatelnoati procesoru malého počítače zároveň s úsporou materiálu oproti stávajícím zapojením podobného typu.It is an object of the invention to provide a wiring that improves the controllability and testability of a small computer processor while saving material over existing wiring of a similar type.
Nedílnou součástí návrhu libovolného zařízení jsou úvahy týkající se jeho ovladatelnosti, zejména z hlediska uskladnění práce při hledání poruch. Neméně důležitým kritériem je vzájemná optimalizace poměru mezi fhnkčními vlastnostmi a- objemem materiálu zařízení. Jako konkrétní zařízení uvažujme výpočetní systém s obousměrnou asynchronní komunikační sběrnici, na kterou* je připojen procesor, paměti a periferní zařízení. Synchronizace asynchronních signálů od jednotlivých periferních zařízení a činnosti procesoru je provedena start-stopovým řízením hodinového generátoru procesoru a potlačení vlivu metastabilních stavů, které mohou vznikat na výstupech rozhodovacích obvodů, se provádí pomocí detektorů těchto stavů v součinnosti s blokováním výstupů rozhodovacích obvodů. Ve výrobní fázi je jednou ze součástí oživení zařízení testování správné funkce jednotlivých desek na standardním zkoušeči. Ve fázi testování systému jako celku, kdy procesor neplní základní funkce a nelze použít ladícího nebo testovacího programu pro lokalizaci příčiny poruchy, je výhodné mít k dispozici vnější, předem odzkoušený testovací panel, a pomoci něho prověřit základní funkce procesoru. Jednou z vlastností takového zařízení bývá zpravidla možnost V rámci přerušení zadat do procesoru testovanou instrukci a provést ji po jednotlivých taktecfy eventuálně mikrotaktech. U dosud známých zapojení popsaného typu existuje určité nevýhod®. Ta1 to nevýhoda spočívá v tom, že zapojení s detektory není testovatelné na standardních zkoušečích desek, a muší se proto testovat manuálně, což prodlužuje a znesnadňuje proces oživení zařízení.An integral part of the design of any device are considerations regarding its maneuverability, especially in terms of storage of work in search of faults. Another important criterion is the mutual optimization of the ratio between the material properties and the material volume of the device. As a specific device, consider a computer system with a bidirectional asynchronous communication bus to which * processor, memory and peripheral devices are connected. Synchronization of asynchronous signals from individual peripheral devices and processor activity is performed by start-stop control of the clock processor of the processor and suppression of the influence of metastable states that may occur at the outputs of decision circuits is performed by detecting these states in cooperation with blocking the outputs of decision circuits. In the production phase, one of the components of the revitalization of the equipment is testing the proper functioning of individual boards on a standard tester. In the testing phase of the system as a whole, when the processor does not perform the basic functions and cannot use the debug or test program to locate the cause of the failure, it is advantageous to have an external, pre-tested test panel to help verify the basic functions of the processor. One of the features of such a device is, as a rule, the possibility to enter a test instruction into the processor within the interruption and execute it in a single cycle or in a micro-contact. There are some drawbacks with the prior art connections of the type described. That's one disadvantage is that participation of the detectors is not testable tester on standard plates, and must therefore be tested manually, which prolongs and complicates the recovery process equipment.
- 2 Další nevýhodou zapojení je, že pokud nejsou použité detektory integrované v rozhodovacích obvodech, je řešení pomocí detektorů materiálově náročné. Používané zapojení dále neumožňuje v rámci přerušení zadat z testovacího panelu některé typy instrukcí, což vyplývá ze způsobu volby okamžiků akceptování a testování signálů žádosti o přerušení.Another disadvantage of the wiring is that if detectors are not integrated in the decision circuits, the detector solution is materially demanding. Furthermore, the wiring used does not allow to enter some types of instructions from the test panel as part of the interrupt, which results from the method of selecting the times of accepting and testing the interrupt request signals.
Uvedené nevýhody odstraňuje zapojení rozhodovacího bloku procesoru podle vynálezu, jehož podstata spočívá v tom, že datový vstup prvního klopného obvodu je spojen s prvním hradlem, jehož první vstup je spojen β třetí linkou sběrnice, přičemž hodinový vstup prvního klopného obvodu je připojen k prvnímu invertoru, jehož vstup je spojen se čtvrtým hradlem, jehož druhý vstup je spojen s hodinovým vstupem druhého klopného obvodu, jehož datový vstup je spojen s druhou linkou sběrnice, přičemž nastavovací vstup druhého klopného obvodu je spojen s šestou linkou sběrnice, s nulovacím vstupem Šestého klopného obvodu a s nulovacím vstupem třetího klopného obvodu, přičemž negovaný výstup druhého klopného obvodu je spojen s prvním vstupem šestého hradla a s nulovacím vstupem prvního klopného obvodu, přičemž přímý výstup druhého klopného obvodu je spojen s pátým hradlem, přičemž hodinový vstup instrukčního registru je spojen se vstupem pátého hradla a s druhým vstupem šestého hradla, přičemž přímý výstup prvního klopného- obvodu je s pojen s druhým hradlem a negovaný výstup prvního klopného obvodu je spojen s třetím hradlem, přičemž výstup pátého hradla je spojen se vstupem druhého hradla a se vstupem třetího hradla, přičemž šesté hradlo je spojeno se vstupem prvního vysílače, k němuž je připojen prioritní vstup bloku přímého přístupu do paměti, přičemž výstup druhého hradla je spojen s prvním vstupem sedmého hradla a s prvním vstupem čtvrtého klopného obvodu, přičemž výstup třetího hradla je spojen s prvním vstupem pátého klopného obvodu, s druhým vstupem čtvrtého klopného obvodu a s hodinovým vstupem třetího klopného obvodu, přičemž negovaný výstup třetího klopného obvodu je spojen se vstupem druhého vysílače, s hodinovým vstupem sedmého klopného obvodu, s prvním vstupem bloku generace synchronizačních signálů a s: druhým vstupem pátého klopného obvodu, přičemž druhý vyaílač je připojen k prioritnímu vstupu bloku generace žádosti o přeru252085This disadvantage is overcome by the wiring of the processor block according to the invention, wherein the data input of the first flip-flop is connected to the first gate whose first input is connected by the β third bus line, the clock input of the first flip-flop is connected to the first inverter. whose input is connected to a fourth gate, the second input of which is connected to the clock input of the second flip-flop, the data input of which is connected to the second bus line, the setting input of the second flip-flop connected to the sixth bus line the resetting input of the third flip-flop, wherein the negated output of the second flip-flop is connected to the first input of the sixth gate and to the reset input of the first flip-flop, the direct output of the second flip-flop is connected to the fifth gate; is connected to the fifth gate input and the second sixth gate input, the direct output of the first flip-flop is connected to the second gate and the negated output of the first flip-flop is connected to the third gate, the fifth gate output is connected to the second gate input and input a third gate, the sixth gate being coupled to the first transmitter input to which the direct memory access priority input is coupled, the second gate output being coupled to the first seventh gate input and the first to the fourth flip-flop, the third gate output coupled to the third gate the first input of the fifth flip-flop, the second input of the fourth flip-flop, and the clock input of the third flip-flop, the negated output of the third flip-flop is connected to the second transmitter input, the clock input of the seventh flip-flop h signals and s: the second input of the fifth flip-flop, the second transmitter being connected to the priority input of the interrupt request generation block 252085
- 3 šení, přičemž nastavovací vstup šestého klopného obvodu je spojen se čtvrtou linkou sběrnice, přičemž šestý klopný obvod je spojen s druhým vstupem sedmétó hradla, k němuž je připojen sedmý vstup bloku generace synchronizačních signálů, přičemž nastavovací vstup sedmého klopného obvodu je spojen s druhým invertorem, jehož vstup je spojen se čtvrtou linkou sběrnice, přičemž přímý výstup sedmého klopného obvodu je spojen s devátým hradlem, k němuž je připojen druhý vstup prvního hradla, přičemž negovaný výstup sedmého klopného obvodu je spojen s desátým hradlem, k němuž je připojen druhý vstup bloku generace synchronizačních signálů, přičemž výstup Čtvrtého klopného obvodu je spojen s prvním vstupem šestnáctého hradla a s pátým vstupem bloku generace synchronizačních signálů, přičemž pátý klopný obvod je spojen se čtvrtým vstupem bloku generace synchronizačních signálů a šestnácté hradlo jě spojeno s hodinovým vstupem čítače instrukcí.3 solutions, wherein the adjusting input of the sixth flip-flop is connected to the fourth bus line, the sixth flip-flop is connected to the second input of the seventh gate to which the seventh flip-flop input is connected, the adjusting input of the seventh flip-flop connected to the second an inverter whose input is connected to the fourth bus line, the direct output of the seventh flip-flop is connected to the ninth gate to which the second input of the first gate is connected, the negated output of the seventh flip-flop is connected to the tenth gate to the second input a sync signal generation block, wherein the output of the fourth flip-flop is connected to the first input of the 16th gate and to the fifth input of a sync signal generation block, the fifth flip-flop is connected to the fourth input of the sync signal generation block and the sixteenth hour connected to the clock input of the instruction counter.
Zapojení podle vynálezu může. být uspořádáno i tak, že první hradlo je rovněž připojeno ke vstupu třináctého hradla, jehož druhý vstup je spojen s instrukčním dekodérem, přičemž třinácté hradlo je spojeno s prvním vstupem čtrnáctého hradla, jehož výstup je spojen s prvním vstupem čtvrtého hradla a s prvním vstupem hodinového generátoru, jehož druhý vstup je připojen k bloku generace synchronizačních signálů, přičemž výstup instrukčního *registru je připojen ke vstupu instrukčního dekodéru, k prvnímu vstupu osmého hradla a k datovému vstupu čítače, přičemž druhý vstup osmého hradla je spojen s instrukčním dekodérem, k němuž ja připojen první vstup a druhý vstup patnáctého hradla, první vstup dvanáctého hradla a první vstup jedenáctého hradla, k němuž je připojen nulovací vstup osmého klopného obvodu, přičemž dvanácté hradlo je spojeno s nastavovacím vstupem osmého klopného obvodu, k němuž je připojen první vstup devátého hradla, jehož druhý vstup je připojen k osmému hradlu, přičemž patnácté hradlo je připojeno k zápisovému vstupu čítače,· k němuž je připojen vstup bloku vyhodnocení nulového obsahu, přičemž druhý vstup jedenáctého hradla je spojen s druhým vstupem dvanáctého hradla.The circuitry of the invention may. be arranged such that the first gate is also connected to the input of the thirteenth gate, the second input of which is connected to the instruction decoder, the thirteenth gate is connected to the first input of the fourteenth gate, the output of which is connected to the first input of the fourth gate and the first input of the clock generator whose second input is connected to a block of synchronization signal generation, the output of the instruction register being connected to the input of the instruction decoder, the first input of the eighth gate and the data input of the counter, the second input of the eighth gate connected to the instruction decoder to which the first an input and a second input of the fifteenth gate, a first input of the twelfth gate, and a first input of the eleventh gate to which the resetting input of the eighth flip-flop is connected, the twelfth gate being connected to the adjusting input of the eighth flip-flop the second input is connected to the eighth gate, the fifteenth gate is connected to the write input of the counter, to which the input of the zero content evaluation block is connected, the second input of the eleventh gate being connected to the second input of the twelfth gate.
Výhodou uvedeného zapojení je jeho testovatelnost na. standardních zkoušečích desek při zachování a v určitém směru i doplnění funkčních vlastností dosud používaného zapojení. Při rea252085·The advantage of the mentioned connection is its testability on. standard test boards while maintaining and, in a certain direction, complementing the functional properties of the circuit used so far. When rea252085 ·
- 4 lizaci zapojení technologií malé a střední integrace spočívá další výhoda v menší materiálové náročnosti.- 4 lization of small and medium integration technologies is another advantage in less material demands.
Na připojených výkresech jsou ^n/xorneny příklady zapojení podle vynálezu. Obr. 1 představuje zapojení rozhodovacího bloku procesoru podle bodu 1 definice předmětu vynálezu.In the accompanying drawings, examples of connections according to the invention are shown. Giant. 1 is a circuit of a processor decision block according to clause 1 of the definition of the invention.
Datový vstup 120 prvního, klopného obvodu 12 je spojen s prvním hradlem 11, jehož první vstup 110 je spojen s třetí linkou jj. sběrnice. Hodinový vstup 121 prvního klopného obvodu 12 je spor jen s prvním invertorem 43, jehož vstup 430 je spojen se čtvrtým hradlem 18, jehož druhý vstup 181 je spojen s hodinovým vstupem 231 druhého klopného obvodu 23 a s neznázorněným řadičem. Datový vstup 230 druhého klopného obvodu 23 je spojen s druhou linkou 2 sběrnice. Nastavovací vstup 232 druhého klopného obvodu 23 je spojen s šestou linkou 6 sběrnice, s nulovacím vstupem 300 šesté— ho klopného obvodu 30 a a nulovacím vstupem 152 třetího klopného obvodu 15« Negovaný výstup 234 druhého klopného obvodu 23 je spojen s prvním vstupem 250 šestého hradla 25 a a nulovacím vstupem 122 prvního klopného obvodu 12» Přímý výstup 233 druhého klopného obvodu 23 je spojen s pátým hradlem 24» Hodinový vstup 70 instrukčního registru i je spojen se vstupem 241 pátého hradla a s druhým vstupem 251 šestého hradla 25» Přímý výstup 123 prvního klopného obvodu 12 je spojen s druhým hradlem 13» Negovaný výstup 124 prvního klopného obvodu 12 je spojen s třetím hradlem 14« Výstup 242 pátého hradla 24 je spojen se vstupem 131 druhého hradla. 13 a se vstupem 141 třetího hradla 14« Šesté hradlo je spojeno se vstupem 280 prvního vysílače 28, k němuž je připojen prioritní vstup 260 bloku 26 přímého přístupu do paměti· Výstup 132 druhého hradla 13 je spojen s prvním vstupem 320 sedmého hradla 32 a s prvním vstupem 160 čtvrtého klopného obvodu 16« Výstup 142 třetího hradla 14 je spojen s prvním vstupem 170 pátého klopného obvodu 17. s druhým vstupem 161 čtvrtého klopného obvodu 16 a s hodinovým vstupem 151 třetího klopného obvodu 15. k jehož datovému vstupu 15Q je připojeno sedmnácté hradlo 52, k němuž je připojena první záporná svorka 550 zdroje. Negovaný výstup 153 třetího klopného obvodu 15 je spojen se vstupem 270 druhého vysílače 27. s hodinovým vstupem 191 sedmého klopnéhoThe data input 120 of the first flip-flop 12 is connected to the first gate 11, the first input 110 of which is connected to the third line 11. bus. The clock input 121 of the first flip-flop 12 is disputed only with the first inverter 43, the input 430 of which is connected to the fourth gate 18, the second input 181 of which is connected to the clock input 231 of the second flip-flop 23 and to the controller (not shown). The data input 230 of the second flip-flop 23 is connected to the second bus line 2. The adjusting input 232 of the second flip-flop 23 is connected to the sixth busbar line 6, the reset input 300 of the sixth flip-flop 30 and the reset input 152 of the third flip-flop 15. and a reset input 122 of the first flip-flop 12 »The direct output 233 of the second flip-flop 23 is connected to the fifth gate 24» The clock input 70 of the instruction register i is connected to the fifth gate input 241 and the second input 251 of the sixth gate 25 12 is connected to the second gate 13 The negated outlet 124 of the first flip-flop 12 is connected to the third gate 14 The outlet 242 of the fifth gate 24 is connected to the inlet 131 of the second gate. 13 and the third gate input 141 14 The sixth gate is connected to the input 280 of the first transmitter 28 to which the priority input 260 of the DMA block 26 is connected. The output 132 of the second gate 13 is connected to the first input 320 of the seventh gate 32 and output 160 of third flip-flop 14 is connected to first input 170 of flip-flop 17. with second input 161 of flip-flop 16 and clock input 151 of flip-flop 15 to which data input 15Q is connected seventeenth gate 52 to which the first negative terminal 550 of the power supply is connected. The negated output 153 of the third flip-flop 15 is coupled to the input 270 of the second transmitter 27 with the clock input 191 of the seventh flip-flop.
- 5 obvodu 19, s prvním vstupem 39Q bloku 39 generace synchronizačních signálů a s druhým vstupem 171 pátého klopného obvodu 17. Druhý vysílač 27 je připojen k prioritnímu vstupu 290 bloku 29 generace žádosti o přerušeni. Nastavovací vstup 301 šestého klopného obvodu 30 je spojen se Čtvrtou linkou £ sběrnice, šestý klopný obvod 30 je spojen s druhým vstupem 321 sedmého hradla 32» k němuž je připojen šestý vstup 397 bloku 39 generace synchronizačních signálů. Nastavovací vstup 192 sedmého klopného obvodu 19 je spojen s druhým invertorem 31» jehož vstup 530 je spojen se čtvrtou linkou £ sběrnice. Přímý výstup 194 sedmého klopného obvodu 19 je spojen s devátým hradlem 10. k němuž je připojen druhý vstup 111 prvého hradla^ 11. Negovaný výstup 195 sedmého klopného obvodu 19 je spojen s desátým hradlem 20. k němuž je připojen druhý vstup. 391 bloku 39 generace synchronizačních signálů. Výstup 162 čtvrtého klopného obvodu 16 je spojen s prvním vstupem 400 Šestnáctého hradla 40 a a pátým vstupem 395 bloku 39 generace synchronizačních signálů. Pátý klopný obvod 17 je spojen se čtvrtým vstupem 394 bloku 39 generace synchronizačních signálů. Šestnácté hradlo 40 je spojení s hodinovým vstupem 510 čítače 51 instrukci.5 of circuit 19, with the first input 39Q of the sync signal generation block 39 and the second input 171 of the fifth flip-flop 17. The second transmitter 27 is connected to the priority input 290 of the interrupt request generation block 29. The adjusting input 301 of the sixth flip-flop 30 is connected to the fourth bus line 6, the sixth flip-flop 30 is connected to the second input 321 of the seventh gate 32 to which the sixth input 397 of the synchronization signal generation block 39 is connected. The setting input 192 of the seventh flip-flop 19 is connected to a second inverter 31 whose input 530 is connected to the fourth bus line 6. The direct output 194 of the seventh flip-flop 19 is connected to the ninth gate 10 to which the second inlet 111 of the first gate is connected 11. The negated output 195 of the seventh flip-flop 19 is connected to the tenth gate 20 to which the second input is connected. 391 of the sync signal generation block 39. The output 162 of the fourth flip-flop 16 is connected to the first input 400 of the Sixteenth Gate 40 and to the fifth input 395 of the sync signal generation block 39. The fifth flip-flop 17 is coupled to the fourth input 394 of the sync signal generation block 39. The sixteenth gate 40 is coupled to the clock input 510 of the instruction counter 51.
K sedmému klopnému obvodu 19 je připojena druhé záporné svorka 190 zdroje. Nulovací vstup 193 sedmého klopného obvodu 19 je spojen s odporem ^6, k němuž je připojena kladná svorka 560 zdroje. JDruhý vstup 401 šestnáctého hradla 40 je připojen k neznázorněnému řadiči, čtvrtý vstup β93 bloku 39 generace synchronizačních signálů je připojen k osmé lince 42 sběrnice. Osmý vstup 398 bloku 39 generace synchronizačních signálů je připojen k sedmé lince 41- sběrnice, čtvrtý vstup 393 bloku 39 generace synchronizačních signálů je připojen k sedmé lince 41 sběrnice.A second negative terminal 190 of the power supply is connected to the seventh flip-flop 19. The reset input 193 of the seventh flip-flop 19 is coupled to a resistor 66 to which a positive terminal 560 of the power supply is connected. The second input 401 of the sixteenth gate 40 is connected to a controller (not shown), the fourth input β93 of the sync signal generation block 39 is connected to the eighth bus line 42. The eighth input 398 of the synchronization signal generation block 39 is connected to the seventh bus line 41, the fourth input 393 of the synchronization signal generation block 39 is connected to the seventh bus line 41.
Na obr. 2 je zyia2c?roěn příklad zapojení podle bodu 2 definice předmětu vynálezu. První hradlo 11 je rovněž připojeno ke vstupu 210 třináctého hradla 21. jehož druhý vstup 211 je spojen s instrukčním dekodérem 8» Třinácté hradlo 21 je spojeno s prvním vstupem 220 čtrnáctého bradla 22, jehož výstup 222 je spojen s prvním vstupem 180 čtvrtého hradla 18 a s prvním vstupem 310 hodinového generátoru 31, jehož druhý vstup 311 je připojen k bloku 39 generace synchronizačních signálů. Výstup 72 instrukčního registru 2 je připojen ke vstupu 80 instrukčního dekodéruFIG. 2 shows an exemplary circuit according to clause 2 of the definition of the invention. The first gate 11 is also connected to the inlet 210 of the thirteenth gate 21. whose second inlet 211 is coupled to the instruction decoder 8. The thirteenth gate 21 is connected to the first inlet 220 of the fourteenth bar 22 whose outlet 222 is connected to the first inlet 180 of the fourth gate 18s. the first input 310 of the clock generator 31, the second input 311 of which is connected to the synchronization signal generation block 39. The instruction register output 72 is connected to the instruction decoder input 80
- 6 8, k prvnímu vstupu 90 osmého hradla 2 a k datovému vstupu 343 čítače 34. Druhý vstup 91 osmého nradla 2 je spojen s instrukčním dekodérem 8, k němuž je připojen první vstup 350 a druhý vstup 351 patnáctého hradla 35» první vstup 380 dvanáctého hradla 38 a první vstup 370 jedenáctého hradla· 37. k němuž je připojen nulovací vstup 362 osmého klopného obvodu 36. Dvanácté hradlo 38 je spojeno s nastavovacím vstupem 363 osmého klopného obvodu 36. k němuž je připojen první vstup 102 devátého hradla 10, jehož druhý vstup 103 je připojen k osmému hradlu 2p Patnácté hradlo 35 je připojeno k zápisovému vstupu 341 čítače 34, * němuž je připojen vstup 330 bloku 33 vyhodnocení nulového obsahu. Datový vstup 360 osmého klopného obvodu 36 je připojen k výstupnímu datovému registru 57. K neznázorněnému řadiči je připojen druhý vstup 221 čtrnáctého hradla 22, třetí vstup 353 patnáctého hradla 35, hodinový vstup 361 osmého klopného obvodu 36, třetí vstup 392 a devátý vstup 399 bloku 39 generace synchronizačních signálů, hodinový vstup 340 čítače 34, výstup 331 bloku 33 vyhodnocení nulového obsahu a druhý vstup 371 jedenáctého hradla 37. Druhý vstup 381 dvanáctého hradla 38 je spojen s druhým vstupem 371 jedenáctého hradla 37.68, to the first input 90 of the eighth gate 2 and to the data input 343 of the counter 34. The second input 91 of the eighth gate 2 is connected to the instruction decoder 8 to which the first input 350 and the second input 351 of the fifteenth gate 35 are connected. gate 38 and the first gate 370 of the eleventh gate 37. connected to the reset input 362 of the eighth flip-flop 36. The twelfth gate 38 is connected to the adjusting input 363 of the eighth flip-flop 36. to which the first inlet 102 of the ninth gate 10 is connected. the input 103 is connected to the eighth gate 2p The fifteenth gate 35 is connected to the write input 341 of the counter 34, to which the input 330 of the zero content evaluation block 33 is connected. The data input 360 of the eighth flip-flop 36 is connected to the output data register 57. A second input 221 of the fourteenth gate 22, a third input 353 of the fifteenth gate 35, a clock input 361 of the eighth flip-flop 36, a third input 392 and a ninth input 39, generation of synchronization signals, clock input 340 of counter 34, output 331 of the zero content block 33, and second input 371 of the eleventh gate 37. The second input 381 of the twelfth gate 38 is coupled to the second input 371 of the eleventh gate 37.
Funkce zapojení podle vynálezu je následující:The function of the circuit according to the invention is as follows:
Asynchronní signály na druhé lince 2 a na třetí lince 2. sběrnice jsou synchronizovány s činností procesoru, která je synchronně řízena hodinovým generátorem 31. Jestliže jsou na obou linkách neaktivní hladiny signálu, objeví se spodní hladina na datovém vstupu 120 prvního klopného obvodu 12 a horní hladina na datovém vstupu 230 druhého klopného obvodu 23« V posledním taktu probíhající instrukce, která je uložena v instrukčním registru 2, přejde první řadíčový signál ze spodní úrovně na horní úroveň. Protože na prvním vstupu 180 čtvrtého hradla 18 j© rovněž horní hladina signálu, nebol neprobíhá instrukce čekání na přerušení, objeví se na hodinovém vstupu 121 prvního klopného obvodu 12 a na hodinovém vstupu 231 druhého klopného obvodu 23 kladné hrana signálu a logická úroveň na datovém vstupu 120 prvního klopného obvodu 12 se zapíše na přímý výstup 123 prvního klopného obvodu 12 a logická úroveň na datovém vstupu 230 druhého klopného obvodu 23 se zapíše na přímý výstup 233 druhéhoThe asynchronous signals on the second line 2 and on the third line 2 of the bus are synchronized with the processor activity, which is synchronously controlled by the clock generator 31. If there are inactive signals on both lines, the lower level appears at data input 120 of the first flip-flop 12 and the upper The level at the data input 230 of the second flip-flop 23 '. In the last step of the current instruction stored in the instruction register 2, the first sequencer signal goes from the lower level to the upper level. Since at the first input 180 of the fourth gate 18 also the upper signal level is not in progress without waiting for an interruption, a positive signal edge and a logical level on the data input will appear at the clock input 121 of the first flip-flop 12 and the clock input 231 of the second flip-flop. 120 of the first flip-flop 12 is written to the direct output 123 of the first flip-flop 12 and the logical level at the data input 230 of the second flip-flop 23 is written to the direct output 233 of the second flip-flop
- 7 klopného obvodu 23» Po ukončení probíhající instrukce přejde první řadičový signál na spodní úroveň a pátý řadičový signál přejde ze spodní úrovně na horní úroveň· Tento signál vstoupl do devátého vstupu 399 bloku 39 generace synchronizačních signálů· Na druhém vstupu 311 hodinového generátoru 31 se objeví aktivní signál a hodinový generátor 31 se zastaví. Instrukční registr χ se uvede do stavu snímání signálů z páté linky;2 sběrnice, která je určena pro přenos instrukcí a dat. Horní hladina, signálu se rovněž objeví na vstupu 241 pátého hradla 24 a ná druhém vstupu 251 šestého hradla 25» Protože na přímém výstupu 233 druhého klopného obvodu 23 je horní hladina signálu a. na prvním vstupu 250 šestého hradla 25 je spodní hladina signálu, je na výstupu 242 pátého hradla 24 spodní hladina signálu £» na vstupu 280 prvního vysílače 28 je horní hladina signálu, která sa objeví na prioritním vstupu 260 bloku 26 přímého přístupu do paměti jako neaktivní prioritní signál. Horní hladina z výstupu 242 pátého hradla 24 se šíří na vstup 131 druhého hradla u a na vstup 141 třetího hradla 14 jako aktivní prioritní signál. V druhém klopném obvodu 23 došlo k rozhodnutí, že procesor bude plnit další instrukci programu. Na výstupu 132 druhého hradla 12. se generuje horní hladina, která se šíří na první vstup 320 sedmého hradla 32· Na druhém vstupu 321 je rovněž horní hladina z šestého klopného obvodu £0; tato horní hladina signalizuje, že procesor řídí komunikaci na sběrnici. Spodní hladin© se přenese ze sedmého hradla 32 na sedmý vstup 397 bloku 39 generace synchronizačních signálů, kde způsobí generaci výstupního synchronizačního signálu na sedmé lince 41 sběrnice. Na základě tohoto signálu se z buňky operační paměti, adresované instrukčním čítačem 51« přesune do instrukčního registru χ pátou linkou 2 sběrnice instrukce. Přitom paměl generuje vstupní synchronizační signál na osmé lince 42sběrnice· Tento signál vstoupí do osmého vstupu 396 bloku 39 generace synchronizačních signálů a způsobí ukončeni generace sigaálu dó druhého vstupu,- 7 flip-flop 23 »Upon completion of an ongoing instruction, the first controller signal goes to the lower level and the fifth controller signal goes from the lower level to the upper level · This signal entered ninth input 399 of block 39 of synchronization signals generation the active signal appears and the clock generator 31 stops. The instruction register χ is set to read the signals from the fifth line 2 of the bus, which is intended for the transmission of instructions and data. The upper signal level also appears at the gate 241 input 24 and the second gate 251 input 25 since the upper signal level a is at the direct output 233 of the second flip-flop 23. at the output 242 of the fifth gate 24, the lower signal level 60 at the input 280 of the first transmitter 28 is the upper signal level that appears at the priority input 260 of the DMA block 26 as an inactive priority signal. The upper level from outlet 242 of fifth gate 24 is propagated to input 131 of second gate u and to input 141 of third gate 14 as an active priority signal. In the second flip-flop 23, it was decided that the processor would follow the next program instruction. At the outlet 132 of the second gate 12, an upper level is generated, which spreads to the first inlet 320 of the seventh gate 32. this upper level indicates that the processor is controlling bus communication. The lower level © is transmitted from the seventh gate 32 to the seventh input 397 of the synchronization signal generation block 39, whereby it causes the generation of the output synchronization signal on the seventh bus line 41. On the basis of this signal, the cell of the memory addressed by the instruction counter 51 ' is moved to the instruction register χ by the fifth line 2 of the instruction bus. In doing so, the memory generates an input sync signal on the eighth bus line 42. This signal enters the eighth input 396 of the sync signal generation block 39 and causes the generation of the sigaal to end at the second input,
311 hodinového generátoru 31. Hodinový generátor 31 se rozběhne a procesor provádí činnost podle instrukce, kterou má uloženou v instrukčním registru X· Nechl se jedná například o instrukci rotace nebo aritmetického posuvu o jedno, případně o více binárních míst. V instrukčním dekodéru 8 se dekódují jednotlivé bity *'252085311 of the clock generator 31. The clock generator 31 starts and the processor performs the operation according to the instruction stored in the instruction register X. For example, the rotation or arithmetic shift instruction is one or more binary locations. In instruction decoder 8, individual bits 252085 are decoded
- 8 instrukce. V případě posuvů vpravo se generuje horní hladina na prvním vstupu 350 patnáctého hradla 35. v případě posuvů vlevo se horní hladina generuje na druhém vstupu 351 patnáctého hradle 35. Po taktu, v němž se uložila instrukce do instrukčního registru 2» následuje takt, v němž má šestý řadičový signál na tře tím vstupu 353 patnáctého hradla 35 horní hladinu. Na zápisovém vstupu 341 čítače 24 . je spodní hladina a do čítače 34 se jeho datovým vstupem 343 uloží kombinace bitů, udávající počet rotací nebo posuvů. Pak přejde řadič do dalšího taktu a třetí řadičový signál má horní úroveň. Impuls sedmého řadičového signálu na · hodinovém vstupu 340 čítače 34 má za následek snížení obsahu čítače 34 o jedničku. Na hodinovém vstupu 310 instrukčního čítače 51 vznikne kladná hrana, která zvýší ohsah instrukčního čítače 510 o jedničku. Blok 33 vyhodnocení nulového obsahu generuje na svém výstupu 331 identifikační signál, který je zaveden do řadiče procesoru. Jestliže je obsah čítače 34 nulový, instrukce se ukončí. Pokud není obsah čítače 34 nulový, přejde řadič do další· ho taktu, v němž se generuje tolik impulsů na hodinovém vstupu 340 čítače 2Í, kolik odpovídá zbývajícímu počtu posuvů podle zadání v instrukci, v posledním taktu má opět horní hladina první řadičový signál a obnovují se obsahy v prvním klopném obvodu 12 a ve druhém klopném obvodu 23.- 8 instructions. In the case of right displacements, the upper level is generated at the first input 350 of the fifteenth gate 35. in the case of left displacements, the upper level is generated at the second input 351 of the fifteenth gate 35. After the measure in which the instruction is stored in instruction register 2 has a sixth controller signal on the third that the input 353 of the fifteenth gate 35 has an upper level. At write input 341 of counter 24. is the lower level, and a counter 34 stores a combination of bits indicating its number of rotations or feeds at its data input 343. Then the controller goes to the next clock and the third controller signal has the upper level. The pulse of the seventh controller signal at the clock input 340 of the counter 34 results in a decrease in the content of the counter 34 by one. At the clock input 310 of the instruction counter 51, a positive edge is generated which increases the response of the instruction counter 510 by one. The null content evaluation block 33 generates, at its output 331, an identification signal that is input to the processor controller. If the counter 34 is zero, the instruction terminates. If the content of counter 34 is not zero, the controller goes to the next clock, which generates as many pulses on clock input 340 of counter 21 as corresponds to the remaining number of feeds as specified in the instruction, in the last clock the upper level has the first controller signal and refreshes with contents in the first flip-flop 12 and in the second flip-flop 23.
Předpokládejme nyní, že z výstupu 261 bloku 26 přímého přístupu do paměti je generován signál žádosti o řízení sběrnice. Přes druhou linku 2. sběrnice se tento signál dostane ve formě spodní hladiny na datový vstup 230 druhého klopného obvodu 23. Předpokládejme dále, že rovněž z výstupu 291 bloku 29 generace žádosťi o přerušení se vysílá aktivní signál žádosti o řízení sběrnice. Spodní hladina tohoto signálu má za následek horpí hladinu na datovém vstupu 120 prvního klopného obvodu 12. Přímý výatup 233 druhého klopného obvodu 23 má nyní dolní úroveň a negovaný výstup 234 druhého klopného obvodu 23 má horní úroveň, která způsobí na nulovacím vstupu 122 prvního klopného obvodu 12 to, žs stav prvního klopného obvodu 12 se v tomto okamžiku nezmění; žádost na třetí lince 2;sběrnice byla odmítnuta.Assume now that the bus control request signal is generated from the output 261 of the DMA block 26. Through the second bus line 2, this signal is in the form of a lower level to the data input 230 of the second flip-flop 23. Further, assume that an active bus control request signal is also output from the output 291 of the interrupt request block 29. The lower level of this signal results in a worse level at the data input 120 of the first flip-flop 12. The direct output 233 of the second flip-flop 23 is now at a low level and the negated output 234 of the second flip-flop 23 has an upper level. 12 that the state of the first flip-flop 12 does not change at this time; request on third line 2; The bus was rejected.
Po skončení předchozí instrukce přejde řadič opět do taktu, ve kterém má pátý řadičový signál horní hladinu. Páté hradlo 24Upon completion of the previous instruction, the controller goes back to the clock in which the fifth controller signal has an upper level. Fifth Gate 24
Γ252Ό85Γ252Ό85
- 9 a šesté hradlo 25 se uvede do propustného stavu. Na výstupu 242 pátého hradla 24 se generuje horní úroveň signálu a.na vstupu 280 prvního vysílače 28 se generuje spodní úroveň signálu. Druhé hradlo 13 a třetí hradlo 14 je nyní v nepropustném stavu, fáze čtení další instrukce neprobíhá a přes první vysílač 28 se generuje aktivní horní hladina na prioritním vstupu 260 bloku 26 přímého přístupu do paměti. Na základě přidělené priority vysílá blok 26 přímého přístupu do paměti aktivní signál odpovědi na Šestou linku 6 sběrnice. Spodní hladina na nastavovacím vstupu 232 druhého klopného obvodu 23 způsobí opačný stav druhého klopného obvodu 23 β opačný stav šestého klopného obvodu £0. Procesor uvolní sběrnici vysláním neaktivní horní hladiny signálu na čtvrtou linku £ sběrnice. To je pro blok 26 přímého přístupu do paměti povelem pro zahájení operace přímého přístupu do paměti.- 9 and the sixth gate 25 is brought into a permeable state. At the output 242 of the fifth gate 24 an upper signal level is generated and at the input 280 of the first transmitter 28 a lower signal level is generated. The second gate 13 and the third gate 14 are now in an impermeable state, the reading phase of the next instruction is not in progress, and through the first transmitter 28 an active upper level is generated at the priority input 260 of the DMA block 26. Based on the assigned priority, the DMA block 26 sends an active response signal to the Sixth Bus Line 6. The lower level at the adjusting input 232 of the second flip-flop 23 will cause the opposite flip-flop 23 to return to the sixth flip-flop 60. The processor releases the bus by sending an inactive upper signal level to the fourth bus line 6. This is for the DMA block 26 a command to initiate the DMA operation.
Spodní hladina na výstupu 242 pátého hradla 24 má za následek propustný stav druhého hradla 13 a třetího hradla 14. Generuje se horní hladina signálu na výstupu 132 druhého hradla 13 a spodní hladina sigiálu na výstupu 142 třetího hradla 14. Na druhém vstupu 321 sedmého hradla 32 je spodní hladina; proto se na sedmém vstupu 397 bloku 39 generace synchronizačních signálů negeneruje horní hladina a fáze čtení nové instrukce neprobíhá. Po skončení operace bloku 26 přímého přístupu do paměti se přestane vysílat aktivní signál na čtvrté lince 4 sběrnice, na nastavovacím vstupu 301 šestého klopného obvodu £0 je horní hladina a šestý klopný obvod 30 změní stav. Procesor začne vysílat aktivní signál na čtvrté lince 4 sběrnice, na druhém vstupu 321 sedmého hradla 32 se objeví horní hladina signálu.a z operační paměti se přečte další instrukce z adresy udané obsahem instrukčního Čítače 51, zvýšeným o jedničku. V posledním taktu průběhu této instrukce se horní úroveň signálu uloží do prvního klopného obvodi 12. Žádost bloku 29 generace žádostí o přerušení je akceptována. Horní hladina pátého řadičového signálu opět testuje stav druhého klopného obvodu 23. Protože· na druhé lince,2 sběrnice nebyl v okamžiku kladné hrany na hodinovém vstupu 321 druhého klopného obvodu 23 signál žádosti, je druhé hradlo 13 a třetí hradlo 14 v propustném stavu. Na výstupu 132 druhého hradla 13 je spodní hladina signálu a na výstupu 142 třetího hradlaThe lower level at the output 242 of the fifth gate 24 results in a leak state of the second gate 13 and the third gate 14. The upper signal level at the output 132 of the second gate 13 and the lower signal level at the output 142 of the third gate 14 are generated. is the lower level; therefore, at the seventh input 397 of the sync signal generation block 39, the upper level is not generated and the reading phase of the new instruction is not taking place. After the operation of the DMA block 26, the active signal on the fourth bus line 4 stops transmitting, the upper level is set at the setting input 301 of the sixth flip-flop 30, and the sixth flip-flop 30 changes status. The processor starts transmitting an active signal on the fourth bus line 4, at the second input 321 of the seventh gate 32, the upper signal level appears. Further instructions from the address given by the instruction counter 51, increased by one are read from the memory. In the last measure of this instruction, the upper signal level is stored in the first flip-flop 12. The upper level of the fifth controller signal again tests the state of the second flip-flop 23. Since the second bus 2 was not at the time of the positive edge at the clock input 321 of the second flip-flop 23, the second gate 13 and the third gate 14 are in a leak state. The output 132 of the second gate 13 has a lower signal level and the output 142 of the third gate
- 10 14 je horní hladina signálu. Třetí klopný obvod 15 a čtvrtý klopný obvod 16 změní svůj stav. Výstup 162 čtvrtého klopného obvodu 16 a pétý vstup 394 bloku 39 generace synchronizačních signálů má nyní spodní úroveň signálu. Na prioritním vstupu 290 bloku 29 generace žádosti o přerušení se generuje aktivní horní hladina prioritního signálu.- 10 14 is the upper signal level. The third flip-flop 15 and the fourth flip-flop 16 change their state. The output 162 of the fourth flip-flop 16 and the fifth input 394 of the sync signal generation block 39 now has a lower signal level. At the priority input 290 of the interrupt request generation block 29, an active upper level of the priority signal is generated.
Na základě přidělené priority vysílá blok 29 generace žádosti o přerušení aktivní signál odpovědi na šesté lince 6 sběrnice. Třetí klopný obvod 15 změní svůj stav, na negovaném výstupu 153 třetího klopného obvodu 15 je horní hladina signálu, přestane se vysílat prioritní signál do prioritniho vstupu 290 bio— ku 29 generace žádosti o přerušení a kladné hrana na hodinovém vstupu 191 sedmého klopného obvodu 19 způsobí změnu stavu sedmého klopného obvodu 19. Spodní hladina na přímém výstupu 194 sedmého klopného obvodu 19 má za následek horní hladinu na druhém vstupu 111 prvního hradla 11. která blokuje signály žádosti ze třetí linky £ sběrnice. Kladný impuls na čtvrté lince 4 sběrnice změní přes druhý invertor 53 stav sedmého klopného obvodu 19.Based on the allocated priority, the interruption generation block 29 sends an active response signal on the sixth bus line 6. The third flip-flop 15 changes its state, the negated output 153 of the third flip-flop 15 has an upper signal level, the priority signal is no longer transmitted to the priority input 290 of the interruption generation 29 and the positive edge on the clock input 191 of the seventh flip-flop 19 causes The lower level at the direct output 194 of the seventh flip-flop 19 results in an upper level at the second input 111 of the first gate 11 that blocks request signals from the third bus line 6. A positive pulse on the fourth bus line 4 changes the state of the seventh flip-flop 19 via the second inverter 53.
Zároveň s aktivním signálem obsazení sběrnice, vyslaným na čtvrtou linku 4 sběrnice, vysílá blok 29 generace žádosti o; přerušení aktivní signál na první linku X sběrnice a na pátou linku £ sběrnice vysílá kombinaci, která odpovídá instrukci skok do podprogramu”. Hodinový generátor 31 je zastavený na základě horní hladiny pátého řadičového signálu jako při čtení instrukce. Desáté hradlo 20 je v propustném stavu. Na prvním vstupu 390 a na druhém vstupu 391 bloku 39 generace synchronizačních signálů je horní hladina signálu a na druhém vstupu 311 hodinového generátoru 31 se ukončí vysílání blokovacího signálu vzhledem ke spodní hladině na pátém vstupu 394 bloku 39 generace synchronizačních signálů. Hodinový generátor 31 se rozeběhne a na osmou linku 42 sběrnice se vyšle ze čtvrtého vstupu 393 bloku 39 generace synchronizačních signálů vstupní synchronizační signál jako odpověď procesoru na signál, vyslaný na prviií lince 1 sběrnice. Spodní hladina na šestém vstupu 395 bloku 39 generace synchronizačních signálů blokuje vyslání výstupního synchronizačního signálu na sedmou linku 41 sběrnice. Na prvbím vatupu 400 šestnáctého hradla 40 blokuje spodní hladina zvýšení obsahu instrukšního čítače £1« Po příjmu vstupního synchronizačního signálu v bloku 29 generace žádosti o přerušení se ukončí vysílání signálů na linkách 1, £ a g sběrnice a procesor ukončí následkem spodní hladiny na druhém vstupu 391 bloku 39 generace synchronizačních signálů vysílání signálů na. osmé lince 42 sběrnice· Tím je proces předání adresy vektoru přerušeni do procesoru skončen. Protože je nyní na nastavovacím vstupu 301 šestého klopného obvodu 30 horní hladina, - žádný modul nemá řízení sběrnice - změní šestý klopný obvod svůj stav. Procesor převezme řízení sběrnice a provádí instrukci skok do podprogramu na cílovou adresu paměti, kde je uložen vektor přerušení., určený pro periferní zařízení, jehož součástí je blok 29 generace žádosti o přerušení. Režim přerušení lze ovládat programově i manuálně. Programátor uloží na zvolené adrese paměti instrukci, která v procesoru vyvolá dolní hladinu signálu na prvním vstupu 370 jedenáctého hradla 37 a v taktu, kdy je aktivní třetí řadičový signál, generuje se na nulovacím vstupu 362 osmého klopného obvodu 36 spodní hladina, která způsobí změnu stavu osmého klopného ob» vodu 36. Na prvním vstupu 102 devátého hradla 10 se objeví spodní hladina. Na druhém vstupu 111 prvního hradla 11 se generuje horní hladina &. první hradlo 11 je v nepropustném stavu pro signály žádosti na třetí lince sběrnice, přerušení je maskované.Along with an active bus bus signal sent to the fourth bus line 4, block 29 transmits a request for generation; the interrupt active signal on the first bus line X and on the fifth bus line 8 sends a combination that corresponds to the jump to subroutine instruction. The clock generator 31 is stopped based on the upper level of the fifth controller signal as read instruction. The tenth gate 20 is in a permeable state. At the first input 390 and at the second input 391 of the synchronization signal generation block 39 there is an upper signal level, and at the second input 311 of the clock generator 31 the blocking signal transmission relative to the lower level is terminated at the fifth input 394 of the synchronization signal generation block 39. The clock generator 31 starts and an input sync signal is sent to the eighth bus line 42 from the fourth input 393 of the sync signal generation block 39 in response to the signal sent on the first bus line 1. The bottom level at the sixth input 395 of the synchronization signal generation block 39 blocks the transmission of the output synchronization signal to the seventh bus line 41. On the first gate 400 of the 16th gate 40, the lower level blocks the increase of the instruction counter 41. After receiving the input synchronization signal in block 29 of the interrupt request generation, the transmission of signals on the bus lines 1, 8g is terminated. block 39 of the generation of the synchronization signals of transmitting the signals to. This completes the process of passing the interrupt vector address to the processor. Since there is now an upper level at the adjusting input 301 of the sixth flip-flop 30, no module has bus control, the sixth flip-flop changes its state. The processor takes over the bus control and executes a jump to the subroutine to the memory destination where the interrupt vector is stored for the peripheral device that includes the interrupt request generation block 29. Interrupt mode can be controlled both programmatically and manually. The programmer stores an instruction at the selected memory address that causes the processor to call a lower signal level at the first input 370 of the eleventh gate 37, and when the third controller signal is active, a lower level is generated at the reset input 362 The lower level appears at the first entrance 102 of the ninth gate 10. At the second inlet 111 of the first gate 11, an upper level < ' > is generated. the first gate 11 is in an impermeable state for request signals on the third bus line, the interrupt being masked.
Aby se zamezilo akceptování žádosti o přerušení v rámci této instrukce, je v předstihu před spodní hladinou na prvním vstupu 102 devátého hradla 10 generována spodní hladina na druhém vstupu 103 devátého hradla 10 přes osmé hradlo 2· Na osmém hradle 2 se dekódují příslušné bity, instrukce z výstupu 72 instrukčního registru g, Manuálově lze maskovat přerušení spodní hladinou ovládacího signálu, který způsobí spodní hladinu na přímém výstupu 194 sedmého klopného obvodu lj?. Jinou instrukcí, která vyvolá spodní hladinu signálu na prvním vstupu 380 dvanáctého hradla 38» obnoví programátor režim přerušení; spodní hladina signálu na nastavovacím vstupu 363 osmého klopného obvodu 36 způsobí opačný stav osmého klopného obvodu 36. Na prvním vstupu 102 devátého hradla 10 je horní úroveň. Stav osmého klopného ob252085To prevent the acceptance of an interrupt request within this instruction is in advance of the bottom surface at the first input 102 of the ninth AND gate 10 generated by the lower level at the second input 103 of the ninth AND gate 10 via the eighth gate 2 · On the eighth gate 2 are decoded corresponding bits, the instruction From the output 72 of the instruction register g, a break can be manually masked by the lower level of the control signal which causes the lower level at the direct output 194 of the seventh flip-flop 11. By another instruction that causes a lower signal level at the first input 380 of the twelfth gate 38, the programmer resumes the interrupt mode; the lower signal level at the adjusting input 363 of the eighth flip-flop 36 causes the reverse state of the eighth flip-flop 36. The first input 102 of the ninth gate 10 is the upper level. State of the eighth tilting ob252085
- 12 vodu 36 se při návratu z podprogramu obnovuje podle hladiny ovládacího signálu kladnou hranou řadičového signálu na hodinovém vstupu 361 osmého klopného obvodu 36.- 12 the water 36 is restored according to the level of the control signal by the positive edge of the controller signal at the clock input 361 of the eighth flip-flop 36 when returning from the subroutine.
Proces přerušení v procesoru je možné řídit i tak, že do paměti se uloží instrukce čekání na. přerušení, která vyvolá horní hladinu signálu na druhém vstupu 211 třináctého hradla 21. Jestliže na prvním vstupu 210 třináctého hradla 21 není horní hladina, je na prvním vstupu 220 čtrnáctého hradla 22 horní hle**It is also possible to control the interrupt process in the processor by storing the waiting instruction. an interrupt that causes an upper signal level at the second input 211 of the thirteenth gate 21. If there is no upper level at the first input 210 of the thirteenth gate 21, there is an upper loop at the first input 220 of the thirteenth gate **
V dina signálu. V taktu, kdy má třetí řadičový signál horní úro- < ven, je na výstupu 222 čtrnáctého hradla 22 spodní hladina a hodinový generátor 31 se zastaví. Příchodem signálu Žádosti o pře** rušení na třetí lince 2 sběrnice se objeví horní hladina signálu na prvním vstupu 210 třináctého hradla 21 a hodinový generátor se opět rozběhne; žádost nesmí být maskována. Současně se objeví horní hladina signálu na- prvním vstupu 180 čtvrtého hradla 18. Protože se jedná o poslední takt, je horní úroveň i na druhém vstupu 181 čtvrtého hradla 18. Kladná hrana signálu na hodinovém vstupu 121 prvního klopného obvodu 12 způsobí, že přímý výstup 123 prvního klopného obvodu 12 má horní úroveň-a negovaný výstup 124 prvního klopného obvodu 12 má dolní úroveň. V následujícím taktu, kdy má pátý řadičový signál horní úroveň, se odstartuje proces předání adresy vektoru přerušení do procesoru. Proces přerušení lze vyvolat í manuálně z testovacího panelu, který je při oživení systému připojen ke sběrnici. Tento panel umožňuje vyslat na třetí linku 3. sběrnice signál žádosti & přerušení. Akceptování žádosti proběhne dříve popsaným způsobem a procesor generuje prioritní signál. Potom se z panelu vyšle signál odpovědi na šesté lince 6 sběrnice a po uvolnění sběrnice gene* ruje panel signál obsazení sběrnice na čtvrté lince 4 sběrnice.In dina signal. At the time when the third controller signal has an upper level, the output 222 of the fourteenth gate 22 has a lower level and the clock generator 31 stops. Upon arrival of the Interruption Request signal on the third bus line 2, the upper signal level appears at the first input 210 of the thirteenth gate 21 and the clock generator starts again; the application must not be masked. Simultaneously, the upper signal level appears on the - first input 180 the fourth gate 18. Because this is the last cycle, the upper level and at the second input 181 of the fourth gate 18th positive edge of the signal at the clock input 121 of the first flip-flop 12 causes a direct output 123 of the first flip-flop 12 has an upper level and the negated output 124 of the first flip-flop 12 has a lower level. In the following measure, when the fifth controller signal has an upper level, the process of passing the interrupt vector address to the processor starts. The interrupt process can be initiated manually from the test panel, which is connected to the bus when the system is rebooted. This panel allows you to send a request & interrupt signal to the 3rd bus. Acceptance of the request occurs as previously described, and the processor generates a priority signal. Then, a response signal is sent from the panel on the sixth bus line 6, and when the bus is released, the panel generates a bus occupation signal on the fourth bus line 4.
Na pátou linku 2 sběrnice můžeme nyní zadat některou instrukci z instrukčního souboru pro daný procesoi; doprovázenou synchronizačním signálem na první lince 1 sběrnice. Aby nedošlo k vícenásobné interpretaci tohoto signálu v procesoru, je rozběhnutí hodinového generátoru 31 blokováno spodní hladinou na prvním vstupu 390 bloku 39 generace synchronizačních signálů až do okamžiku, než přijde další signál na šesté lince 6 sběrnice. Vynález může být využit v procesoru, který používá popsaný režim přeruše-On the fifth bus line 2 we can now enter some instruction from the instruction file for the given process; accompanied by a synchronization signal on the first bus line 1. In order to avoid multiple interpretations of this signal in the processor, the start of the clock generator 31 is blocked by the lower level at the first input 390 of the synchronization signal generation block 39 until the next signal arrives at the sixth bus line 6. The invention may be utilized in a processor that uses the described interrupt mode.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS858510A CS252085B1 (en) | 1985-11-26 | 1985-11-26 | Processor decision block wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS858510A CS252085B1 (en) | 1985-11-26 | 1985-11-26 | Processor decision block wiring |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS851085A1 CS851085A1 (en) | 1986-12-18 |
| CS252085B1 true CS252085B1 (en) | 1987-08-13 |
Family
ID=5435732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS858510A CS252085B1 (en) | 1985-11-26 | 1985-11-26 | Processor decision block wiring |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS252085B1 (en) |
-
1985
- 1985-11-26 CS CS858510A patent/CS252085B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS851085A1 (en) | 1986-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5596734A (en) | Method and apparatus for programming embedded memories of a variety of integrated circuits using the IEEE test access port | |
| US5566303A (en) | Microcomputer with multiple CPU'S on a single chip with provision for testing and emulation of sub CPU's | |
| EP0356538A1 (en) | Arrangement in data processing system for system initialization and reset | |
| EP0319185B1 (en) | Method and apparatus for checking a state machine | |
| JPH0223891B2 (en) | ||
| GB1485257A (en) | Data processing apparatus | |
| US4803618A (en) | Multiprocessor system having common memory | |
| KR960010919B1 (en) | Data processor | |
| JPS6120145A (en) | Operation analyzer of microprocessor | |
| JPH0332816B2 (en) | ||
| US6877113B2 (en) | Break determining circuit for a debugging support unit in a semiconductor integrated circuit | |
| CS252085B1 (en) | Processor decision block wiring | |
| JPH0143392B2 (en) | ||
| CN120405390B (en) | Aliasing chip testing method and testing device | |
| JPS62150416A (en) | Transition system to low power consumption state | |
| JP2628311B2 (en) | Microcomputer | |
| KR0152225B1 (en) | Access right control apparatus of shared memory | |
| KR100196526B1 (en) | Real time control system for emulation | |
| KR930011426B1 (en) | I.c. device having microprogram | |
| SU1456996A1 (en) | Device for monitoring memory units | |
| SU1180904A1 (en) | Device for checking logical units | |
| KR960010921B1 (en) | Process Control Method in Data Processor | |
| AU608874B2 (en) | Fast emulator using slow processor | |
| JPH03130838A (en) | Back-up device for development of microprocessor | |
| Park et al. | Innovative 4-State Logic Emulation for Power-aware Verification |