CS247167B2 - Hand-operated bar controller - Google Patents
Hand-operated bar controller Download PDFInfo
- Publication number
- CS247167B2 CS247167B2 CS836047A CS604783A CS247167B2 CS 247167 B2 CS247167 B2 CS 247167B2 CS 836047 A CS836047 A CS 836047A CS 604783 A CS604783 A CS 604783A CS 247167 B2 CS247167 B2 CS 247167B2
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- inputs
- camac
- outputs
- Prior art date
Links
- 230000000977 initiatory effect Effects 0.000 claims abstract description 13
- 230000006870 function Effects 0.000 claims abstract description 10
- 230000009471 action Effects 0.000 claims abstract description 7
- 239000000872 buffer Substances 0.000 claims description 18
- 230000004044 response Effects 0.000 claims description 6
- 230000000903 blocking effect Effects 0.000 claims description 4
- 125000004122 cyclic group Chemical group 0.000 abstract description 4
- 238000012360 testing method Methods 0.000 abstract description 4
- 230000001360 synchronised effect Effects 0.000 abstract description 2
- 238000005259 measurement Methods 0.000 abstract 1
- 230000004913 activation Effects 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000011157 data evaluation Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000013024 troubleshooting Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2834—Automated test systems [ATE]; using microprocessors or computers
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31907—Modular tester, e.g. controlling and coordinating instruments in a bus based architecture
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31912—Tester/user interface
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Complex Calculations (AREA)
- Programmable Controllers (AREA)
- Selective Calling Equipment (AREA)
- Control By Computers (AREA)
- Debugging And Monitoring (AREA)
Description
Vynález se týká ručního lištového řadiče, sestávajícího z řídicího a provozního místa, obsahujícího panel, blok s vyrovnávacími pamětmi, dekodér a multiplexor. Tento řadič je použitelný u malých počítačů používajících systém CAMAC.
Z literatury je znám ruční lištový řadič JCMC10, sestávající z řídicího a provozního místa, jehož impulsový generátor má výstup připojený к hodinovému vstupu cyklického generátoru, jehož výstupy jsou připojené ke vstupům vyrovnávacích pamětí, к indikačnímu bloku a datovému registru. Datový registr je připojen к datovým sběrnicím hlavní přípojnice CAMAC a má výstupy připojené к indikačnímu bloku, jenž má vstupy připojené к stavové sběrnici hlavní sběrnice CAMAC а к výstupu obvodu, který přijímá povely к přerušení od hlavní sběrnice CAMAC. Výstupy tlačítkového registru, který určuje přiváděné povely a data, jež by měla být zaznamenána, jsou připojeny к datovému registru, к vyrovnávacím pamětím а к obvodu pro číselnou volbu, jehož výstupy jsou zase připojeny к hlavní sběrnici CAMAC. Výstupy panelu jsou připojeny ke vstupům cyklického generátoru a datového registru a výstupy vyrovnávacích pamětí jsou připojeny к řídicím sběrnicím hlavní sběrnice CAMAC.
Nevýhodami známých ručních lištových řadičů, sestrojených pro odstraňování závad modulů CAMAC, jsou jejich nedostatečná technologická proveditelnost pro přímá spojení mezi jejich složkami - řídicím a provozním místem -.a také jejich omezené schopnosti pro malý počet prováděných povelů a nedokonalou synchronizaci ve shodě s mody CAMAC.
Úkolem vynálezu je vytvořit ruční lištový řadič pro odstraňování závad a zkoušení modulů CAMAC se schopnostmi к provádění velkého počtu povelů s plnou synchronizací ve shodě s mody CAMAC pro výměnu dat. Tento úkol je řešen ručním lištovým řadičem podle vynálezu, jehož podstata spočívá v tom, že řídicí místo obsahuje panel s povelovými výstupy připojenými к paměti pro povely, s výstupem pro cyklus připojený к hodinovému vstupu prvního D - klopného obvodu, s výstupem pro automatickou operaci připojeným ke vstupu spouštěcího logického obvodu, s výstupem pro jednotlivou akci připojeným к hodinovému vstupu druhého D - klopného obvodu, s výstupem pro iniciaci a nulování, který je připojen к druhému vstupu spouštěcího logického obvodu, jakož i к R - vstupu prvního D - klopného obvodu, к nulovacímu vstupu prvního čítače, к nulovacímu vstupu druhého čítače, ke vstupu bloku vyrovnávacích pamětí, к uvolňovacímu vstupu dekodéru a s výstupem pro vstupní data od panelu, připojeným к hodinovému vstupu prvního čítače, к výběrovému vstupu prvního multiplexoru a ke vstupu pro ukládání povelů do paměti pro povely, výstupy prvního čítače jsou připojeny к prvním vstupům prvního multiplexoru, jehož výstupy jsou připojeny к indikačním vstupům panelu а к adresovým vstupům paměti pro povely, jejichž funkční a subadresové výstupy jsou připojeny к příslušným vstupům bloku vyrovnávacích pamětí a výstupy pro číslo jsou připojeny к volicím vstupům dekodéru a volicím vstupům druhého multiplexoru, výstup pro normální modus je připojen к třetímu vstupu spouštěcího logického obvodu a ke vstupu třetího multiplexoru a výstup pro opakovači modus je připojen к druhému vstupu třetího multiplexoru, zatímco sběrnice pro přijatý povel a odezvu hlavní sběrnice CAMAC jsou připojeny к D - vstupům dvoubitového registru, jehož výstupy jsou připojeny к třetímu a čtvrtému vstupu třetího multiplexoru, jehož výstup je připojen к hodinovému vstupu druhého čítače, jehož výstupy jsou připojeny к druhým vstupům prvního multiplexoru а к druhým vstupům komparátoru,jehož výstup je připojen к druhému nulovacímu vstupu prvního D - klopného obvodu а к druhému nulovacímu vstupu druhého čítače, zatímco výstupy prvního a druhého D klopného obvodu jsou připojeny ke čtvrtému a pátému vstupu spouštěcího logického obvodu, jehož šestý vstup je připojen к výstupu druhého multiplexoru, jehož vstupy jsou připojeny к IRQ sběrnicím hlavní přípojnice CAMAC a výstup . spouštěcího logického obvodu je připojen ke vstupům prvního a druhého monovibrátoru a ke vstupu prvního zpožďovacího vedení s monovibráto· rem, jehož výstup je připojen ke vstupu druhého zpožďovacího vedení s monovibrátorem, zatímco výstup prvního monovibrátoru je připojen к sedmému vstupu spouštěcího logického obvodu а к prvnímu rozlišovacímu vstupu komparátoru, vystup druhého monovibrátoru je připojen к druhému rozlišovacímu vstupu komparátoru, к vstupu pro zablokování bloku vyrovnávacích pamětí a s druhým rozlišovacím vstupem dekodéru majícího výstupy připojené к sběrnicím pro číslo hlavní sběrnice CAMAC, zatímco výstup prvního zpožďovacího vedení s monovibrátorem je připojen к hodinovému vstupu dvoubitového registru, к prvnímu vybíračímu vstupu bloku vyrovnávacích pamětí a výstup druhého zpožďovacího vedení s monovibrátorem je připojen k rozlišovacímu vstupu třetího multiplexoru a k nulovacímu vstupu druhého D - klopného obvodu a k druhému vybíracímu vstupu bloku vyrovnávacích pamětí, jehož výstupy jsou připojeny k směrnicí pro funkci, subadresu, iniciaci, nulování, zákaz, zablokování, první a druhé vybrání hlavní sběrnice CAMAC, zatímco provozní místo obsahuje datovou pamět se vstupy dat připojenými k datovým sběrnicím hlavní směrnice CAMAC, a vstupní logický obvod se vstupy připojenými k dvěma nejvýznamnějším sběrnicím pro funkci, k sběrnicím pro zablokování, iniciaci, nulování, první a druhé vybrání hlavní sběrnice CAMAC, zatímco výstupy vstupního logického obvodu jsou připojeny k řídicím vstupům datové paměti a nulovací výstup je připojen k nulovacímu vstupu třetího čítače majícího hodinový vstup připojený k hodinovému výstupu vstupního logického obvodu, který má své psací, čtecí výstupy připojené ke vstupům RS - klopného obvodu majícího výstup připojený k třetímu monovibrátoru, jehož výstup je připojen k druhému nulovacímu vstupu třetího čítače, jehož výstupy jsou připojeny k adresovým vstupům datové paměti.
Výhody tohoto ručního lištového řadiče podle vynálezu spočívají v jeho vysoké technor. logické proveditelnosti v důsledku funkční nezávislosti řídicího a provozního stanoviště spojených pouze prostřednictvím hlavní přípojnice CAMAC, což umožňuje jejich snadné uvádění do provozu a řídicí stanoviště může být uváděno do cyklizace v sobě samém při všech modech. Snadný provoz s malým počtem tlačítek na panelu a jednoduchá konstrukce zajišťují provádění velkého počtu plně synchronizovaných povelů s maximální rychlostí a vysokou spolehlivostí, možnost automatického provádění skupiny povelů systémem start-stop a tudíž odstraňování chyb v programu.
Vynález bude nyní v dalším textu blíže objasněn na příkladu provedení, znázorněného na připojených výkresech, kde na obr. 1 je znázorněno blokové schéma řídicího místa ručního lištového řadiče a na obr. 2 blokové schéma provozního místa ručního lištového řadiče.
Ruční lištový řadič sestává z řídicího a provozního místa, kde řídicí místo obsahuje panel £ s povelovým výstupem 31, připojeným k paměti 2. pro povely s výstupem 32 pro cyklus připojený k hodinovému vstupu 35 prvního D - klopného obvodu 3, s výstupem 34 pro automatickou operaci připojeným ke vstupu 35 spouštěcího logického obvodu 4_, s výstupem 36 pro jednotlivou akci připojený k hodinovému vstupu 37 druhého D - klopného obvodu 5, s výstupem 38 pro iniciaci a nulování, který je připojen k druhému vstupu 39 spouštěcího logického obvodu £ a k R - vstupu 40 prvního D - klopného obvodu 3, k nulovacímu vstupu 41 prvního čítače 6, nulovacímu vstupu 42 druhého čítače 7_r ke vstupu 43 bloku 8 vyrovnávacích pamětí, k uvolňovacímu vstupu 44 dekodéru 2 a s výstupem 45 pro vstupní data od panelu £ připojeným k hodinovému vstupu 46 prvního čítače £, k výběrovému vstupu 47 prvního multiplexoru 10 a ke vstupu 48 pro ukládání povelů do paměti 2»
Výstupy 49 prvního čítače _6 jsou připojeny k prvním vstupům 50 komparátoru 11 a prvním vstupům 51 prvního multiplexoru 10, jehož výstupy 52 .jsou připojeny k adresovým vstupům 53 paměti _2 pro povely a k indikačním vstupům 54 na panelu £. Výstupy pro funkci a subadresu 55, paměti _2 pro povely jsou připojeny k odpovídajícímu Vstupu 56 bloku 8 s vyrovnávacími paměťmi, dále jsou výstupy 57 pro číslo připojeny k volicím vstupům £8, 59 dekodéru 9_ a druhému multiplexoru £2, výstup 60 pro normální modus je připojen k třetímu vstupu 61 spouštěcího logického obvodu _4 a ke vstupu 62 třetího multiplexoru 13 a výstup 63 pro opakovači modus je připojen na druhý vstup 64. třetího multiplexoru 13.
Sběrnice 65 pro přijatý povel a odezvu hlavní sběrnice CAMAC 14 jsou připojeny k D vstupům 66 dvoubitového registru £5, jehož výstupy 67 jsou připojeny ke třetímu a čtvrtému vstupu ·68 třetího multiplexoru £3, jehož výstup 69 je připojen k hodinovému vstupu 70 druhého čítače 7_. Tento druhý čítac £ má výstupy £1 připojené к druhým vstupwn 72 první ho multiplexoru 10 a k druhým vstupům 73 komparátoru 11, jehož výstup 7 4 je připojen k druhému nulovacímu vstupu 75 prvního D - klopného obvodu 3_ a k druhému nulovacímu vstupu 76 druhého čítače £. Výstupy 77, 78 prvního a druhého D - klopného obvodu £, 5_ jsou připojeny ke čtvrtému 7 9 a pátému vstupu 80 spouštěcího logického obvodu jehož šestý vstup 81 je připojen k výstupu 82 druhého multiplexoru £2, který má vstupy 83 připojené k IRQ sběrnicím hlavní sběrnice CAMAC 14j
Výstup 8J5 spouštěcího logického obvodu' 4 je připojen ke vstupům B6, 87 prvního a druhého rnonovibrátoru 16, 17 a také ke vstupu 88 zpožd°vacího vedení s monovibrát°rem 18, jehož výstup 89 je připojen ke vstupu '90 druhého zpoždovacího vedení s m°n°vibrátorem ' 1.9,
Výstup 91 prvního monovibrátoru 16 je připojen k sedmému vstupu 92 spouštěcího logického obvodu i a rozlišovacímu vstupu ' 93 komparátoru 11. Výstup' ' 94 druhého monovibrátoru 17 je spojen s druhým rozlišovacím vstupem 95 kompárátoru U, dále se vstupem' 96 pro OBSAŽENO bloku 8 vyrovnávacích pamětí a s druhým rozlišovacím vstupem 97 dekodéru 2 majícího výstupy 98 připojené k sběrnicím 99 pro číslo hlavní sběrnice CAMAC .14.
Výstup 89 prvního zpoždovacího vedení s monovibrátorem 18 je připojen k hodinovému vstupu 100 · dvoubitového registru 15 a k prvnímu vybíracímu vstupu 101 bloku 8 vyrovnávacích pamětí. Výstup 102 druhého zpoždovacího vedení s monovibrátorem 19 je připojen k rozlišovacímu vstupu 103 třetího multiplexoru 13 a dále je připojen k nulovacímu vstupu 104 druhého D klopného obvodu 5 a k druhému vybíracímu vstupu 105 bloku 8 vyrovnávacích pamětí, jehož výstupy 106 jsou připojeny k sběrnici 107 pro funkci, subadresu, iniciaci, nulování, zákaz, zablokováno, první a druhý výběr hlavní sběrnice CAMAC 14.
Provozní místo podle obr.2 obsahuje paměť 20 se vstupy-výstupy 108 dat připojenými k datovým sběrnicím 109 hlavní sběrnice CAMAC 14, a vstupní logický obvod 21 sé vstupy 110 připojenými k dvěma nejvýznamějším sběrnicím 111 pro funkci, k sběrnicím pro zablokování, iniciaci, nulování, první a druhý výběr hlavní sběrnice CAMAC 14. Výstupy 112 vstupního logického obvodu 21 jsou připojeny k řídicím vstupům 113 datové paměti 20, nulovací vstup 114 je připojen k nulovacímu vstupu 115 třetího čítače 22 majícího svůj hodinový vstup 116 připojený k hodinovému výstupu 117 vstupního logického obvodu 21^, který má své psací/čtecí výstupy 118 připojené ke Vstupům 119 RS - klopného obvodu 23 jehož výstup 120 je připojen k třetímu monovibrátoru 27, jehož výstup 121 je připojen k druhému nulovacímu vstupu 122 třetího čítače 22, jehož výstupy jsou připojeny k adresovým vstupům datové paměti 20.
Dále je popisována činnost ručního lištového řadiče. Aktivací signálu na výstupu 38 pro iniciaci a nulování od panelu 2 jsou prováděny následující operace: První D - klopný obvod 2 jakož i první a druhý čítač .6, jsou vynulovány, první a druhý monovibrátor 26, 17 jakož i první zpoždovací vedení s monovibrátorem 19 jsou aktivovány prostřednictvím druhého Vstupu 39 spouštěcího logického obvodu 2· Druhý monovibrátor 17, první zpoždovací vedení s monovibrátorem 18 a druhé zpoždovací vedení s monovibrátorem 119, aktivované dříve jmenovaným prvním zpožďovacím vedením s monovibrátorem 22' vytvářejí časově relativní signály pro blokování na vstupu 26, na prvním 101 a druhém vybíracím vstupu 105 ve shodě s normou CAMAC.
Tyto signály spolu se signálem na výstupu 38 pro iniciaci a nulování procházejí blokem 2 vyrovnávacích pamětí k hlavní sběrnici CAMAC 24» Signál na výstupu 38 pro iniciaci a nulování potlačuje procházení Čísla pro volbu modulu k hlavní sběrnici CAMAC 14 pomocí uvolňovacího vstupu 44 dekodéru 2· V tutéž dobu signál na výstppu 102 pro druhý výběr na vstupu 105 vynuluje druhý D - klopný obvod 2. Přijatý příkaz bez adresy na hlavní sběrnici CAMAC 14 vstupuje do vstupního logického obvodu 21 provozního stanoviště a vynucuje vynulování třetího čítače 22 pomocí jeho prvního hodinového vstupu 116.
Tímto způsobem jsou ruční lištový, ruční řadič a testované moduly CAMAC uvedeny do původ ' ního stavu. Požadovaný příkaz je sestaven pomocí tlačítek na panelu 2· Obsahuje bity pro funkci, subadresu, číslo modulu, normální modus, a opakovači modus. Příkaz od povelových vstupů 31 panelu 2 je ukládán do paměti 2 pro povely aktivací vstupů 45 panelu 2· Tím je adresována paměť pro povely prostřednictvím výstupů 4 9 prvního čítače 6. přes zvolený první multiplexor 10. Po zániku aktivace je první 'čítač 6 zvětšen o jednotku.a je připraven pro uložení příštího příkazu na nové adrese v paměti 2 pro povely. Během doby ukládání do paměti 2 pro povely je obsah prvního čítače £, ukazující právě ukládanou adresu paměťové buňky, indikován na panelu 2·
Po zániku signálu na výstupu 4 5 pro vstupní data adresuje druhý čítač 7_ prostřednictvím prvního multiplexoru 10 plynule zvolenou pamět 2 pro povely, která je v tomto případě nastavena v modu -čtení-. Panel 1. indikuje adresu povelu, který bude prováděn. První dva monovibrátory 16/ 17 a obě zpožďovací vedení s monovibrátory . 18, 19 jsou iniciovány při aktivací výstupu 85 Spouštěcího logického obvodu 4. v modech pro automatickou operaci, jednotlivou akci nebo pro cyklus. Následkem tohoto vyhodnocený obsah paměti 2. pro povely, který v sobě zahrnuje funkci, subadresu a číslo modulu, prochází blokem 8 vyrovnávacích pamětí a dekodérem ' k hlavní příponici CAMAC .14, provázen signály -obsazeno- na vstupu 96 jakož i pro první a druhý výběr na první vybíracím vstupu 101 a druhém vybíracím vstupu' 105.
Vyhodnocený obsah je také vybrán signálem pro -obsazeno- na vstupu 96 vytvářeným druhým monovibrátorem 17. Příkaz je vysílán k hlavní přípojnici CAMAC 14, jestliže je aktivován výstup 34 pro automatickou operaci panelu £, nebo výstup 32 pro jednotlivou akci nebo výstup 36 pro cyklus. Následkem toho <je aktivován jeden z ekvivalentních vstupů, podle toho tedy první vstup 35, nebo pátý vstup 79 nebo čtvrtý vstup 8ο, spouštěcího logického obvodu .4. Je nabuzen okamžitě, jestliže signál na třetím vstupu 61, připojený na výstup paměti 2_ pro povely ukazuje, že modus objevujícího se příkazu není normální, tj.^že se jedná o jeho opakování nebo zastavení. Jestliže je modus normální, nutno zaznamenat, že musí být specifický stav na šestém vstupu 81 za účelem nabuzení spouštěcího logického obvodu £.
Na tomto vstupu 81 je očekáván požadavek přerušení vysílaný druhým multiplexorem 12 od modulu s číslem ukazovaným na výstupech 57 pro číslo paměti 2 pro povely, které jsou připojeny k volicím vstupům 59 druhého multiplexoru 12. Během doby provádění příkazu CAMAC je stav signálů CAMAC na sběrnici 65 pro přijatý povel nebo odezvu zaznamenán na prvn jjn;.výrněru ve dvoubitovém registru 15. Tyto signály jsou nezbytné pro rozhodnutí závisející na modu výměny dat, zda má být povel opakován nebo přepnut na příští provoz, Třetí multiplexor 13, realizující funkci signálů pro modus na vstupu 64 od paměti 2. pro povely a· od výstupů 67 pro stav dvoubitového registru .15, stanoví, zda má druhý výběr na jeho rozlišovacím vstupu procházet ke vstupu druhého čítače 7_ pro adresování příštího příkazu, anebo zda nemá procházet za účelem opakování jíž provedeného příkazu.
Při normálním modu je zapotřebí pouze přítomnosti přijatého příkazu za účelem přepnutí na příští příkaz, avšak při opakovacím modu je také nezbytný signál pro odezvu. Při modu pro zastavení, inverzně kódovaném na modus pro opakování, je zapotřebí mít přítomnost přijatého příkazu a absenci odezvy za účelem plynulého provádění sledu příkazů. Během automatického modu je signál výstupu 34 pro automatickou operaci od panelu 1. zadržován a dodávání příkazů, po onom prvním, je prováděno v .sedmém vstupu 92 spouštěcího logického obvodu 4, který je aktivován po skončení impulsu vytvářeného od prvního monovibrátoru 16 na výstupu 91.
Tento první monovibřátor 16 vysílá impuls, který trvá poněkud déle než impuls druhého monovibrátoru 17, čímž je umožněno nastavení výstupů 55, 57 paměti 2 pro povely před nabuzením spouštěcího logického obvodu 4. jeho sedmým vstupem .9^. V tomto případe je dosahováno nabuzení spouštěcího logického obvodu 4. okamžitě, jestliže je přítomen modus pro opakování nebo pro zastavení a také tehdy, jestliže se vyskytuje stav na šestém vstupu 81 v normálním modu. Ve chvíli aktivace sedmého vstupu 92 spouštěcího logického obvodu £, je očekáván požadavek přerušení od modulu, pro nějž je zamýšlen příkaz, jestliže je modu a podmínka na šestém vstupu 81 není splněna.
v normálním příkaz k provádění
Výstup 85 spouštěcího logického obvodu £ je aktivován po Provádění příkazu, který se naahází na výstupech paměti 2. pro k novému zvětšení stavu druhého adresového čítače Ί_, jestliže podmínka. Příkazy jsou prováděny ve sledu, v němž jsou zaznamenány, nestanoví, že obsahy prvního a druhého čítače .. 7 jsou stejné. V tomto případě je aktivován výstup 74 komparátoru 11. Vynuluje druhý čítač 1_ a provádění příkazů pokračuje zase od nulové adresy paměti 2 pro povely.
příchodu požadavku povely pokračuje a se vyskytuje odpovídající dokud komparátor 11 na přerušení. také dochází
Aktivace komparátoru 11 je možná od jeho dvou rozlišovacích vstupů 95, 93 po ukončení impulsu druhého monovibrátoru 17, avšak před ukončením impulsu od prvního monovibrátoru 16. Signál -OBSAZENO- na výstupu 94, vytvářený druhým monovibrátorem 17, potlačuje komparátor И, aby nebyl aktivován šumem zpětného přepínání druhého čítače g, к němuž dochází synchronně s druhým výběrem. Toto potlačování se také provádí, aby druhý čítač g nebyl zablokován v nulovém stavu, když je první čítač 6 vynulován, К tomu může docházet ve chvíli iniciace nebo nulování nebo když se maximální počet příkazů uložených v paměti g pro povely rovná kapacitě prvního a druhého čítače £, g. čítače 6, g se přepínají z maximálního stavu na nulový po impulsu na jejich vstupech.
Jejich nulovací vstupy mají prioritu vůči počítacím vstupům. Ukončení impulsu prvního monovibrátoru 16 potlačuje komparátor 11, aby nebyl první D - klopný obvod g udržován zablokovaný v nulovém stavu od jeho druhého R - vstupu 75. V průběhu jednotlivé akce je aktivován výstup 36 panelu g a nabuzuje druhý D - klopný obvod 5, jehož výstup 78 aktivuje pátý vstup 80 spouštěcího logického obvodu £. Dále je operace tatáž při automatické operaci, je však prováděna pouze jednou, protože okamžitě po provedení příkazu impuls druhého výběru vynuluje druhý D - klopný obvod g. Za účelem jeho opětovné aktivace je nutno použít aktivního čela na jeho hodinovém vstupu gg, které je vytvářeno po uvolnění a novém stisknutí tlačítka pro jednotlivou akci na panelu g.
Při cyklickém modu je operace téměř stejná, avšak nyní je první D - klopný obvod g vynulován komparátorem 11 po jediném provedení veškerých příkazů uložených v paměti g pro povely. Se zřetelem к tomu, že je také vynulován druhý čítač g, nové aktivní čelo hodinového vstupu 33 prvního D - klopného obvodu g opakuje popsané operace od nulové adresy. První a druhý D - klopný obvod g a 5 se nacházejí v synchronizaci a zajišťují nezávislost operace zařízení při modu v jednotlivé akci a v cyklu při ruční operaci na panelu g. Příkazy produkované od řídicího stanoviště a vedené к hlavní přípojnici CAMAC 14, řídí testované moduly CAMAC. Přenos informací mezi nimi je realizován pomocí provozního stanoviště. Je to paměť typu -FIFD-, která je nastavena na modus -psaní- v době příkazů CAMAC z typu čtení a na modus -čtení- během příkazů CAMAC z typu -psaní-. Jestliže vstupní logický obvod 21 objeví, že je přenášen příkaz -psaní- přes hlavní sběrnici CAMAC 14, synchronně se signálem pro -obsazeno- nastaví datovou paměť 20 na modus -čtení- a data -vyhodnocení- datové paměti 20 jsou ukládána v testovaném modulu.
Jestliže prochází čtecí příkaz hlavní sběrnicí CAMAC gg, nastavuje vstupní logický obvod 21 datovou paměť 20 na psací modus a data od testovaného modulu jsou zaznamenána v datové paměti 20 v době prvního výběru. V průběhu čtecích a psacích příkazů, vstupní logický obvod 21, využívající druhého výběru, zvýší obsah třetího čítače 22, který adresuje datovou paměť 20 při příštím čtení nebo psaní. Vstupní logický obvod 21 je neúčinný vlivem příkazů nikoliv typu -čtení- nebo -psaní-, a RS - klopný obvod 23 si pamatuje, zda byla poslední operace čtecí nebo psací. Jestliže je RS - klopný obvod 23 překlopen, je aktivován třetí monovibrátor 24 a vynuluje třetí čítač 22 od jeho druhého nulovacího vstupu 122 před objevením prvního výběru. Toho je dosahováno prvním příkazem pro čtení po psaní nebo prvním příkazem pro psaní po čtení. Tímto způsobem příslušné příkazy pro čtení a psaní adresují jednu a tutéž část datové paměti 20.
Claims (1)
- PŘEDMĚT VYNÁLEZURuční lištový řadič, sestávající z řídicího a provozního místa, obsahující panel, blok vyrovnávacích pamětí, dekodér a multiplexor, vyznačující se tím, že řídicí místo obsahuje panel /1/ s povelovými výstupy /31/ připojenými k paměti /2/ pro povely, s výstupem /32/ pro cyklus připojený k hodinovému vstupu /33/ prvního D - klopného obvodu /3/, s výstupem /34/ pro automatickou operaci připojeným ke vstupu /35/ spouštěcího logického obvodu /4/, s výstupem /36/ pro jednotlivou akci připojeným k hodinovému vstupu /37/ druhého D - klopného obvodu /5/, s výstupem /38/ pro iniciaci a nulování, který je připojen k druhému vstupu /39/ spouštěcího logického obvodu /4/, jakož i k R - vstupu /40/ prvního D ' - klopného obvodu /3/, k nulovacímu vstupu /41/ prvního čítače /6/, k nulovacímu vstupu /42/ druhého citara /7/, ke vstupu /43/ bloku /8/ vyrovnávacích pamětí, k uvolňovacímu vstupu /44/ dekodéru /9/ a s výstupem /45/ pro vstupní data od panelu /1/, připojeným k hodinovému vstupu /46/ prvního čítače /6/, k výběrovému vstupu /47/ prvního multiplexoru /10/ a ke vstupu /48/ pro ukládání povelů do paměti /2/ pro povely, výstupy prvního čítače /6/ jsou připojeny k prvním vstupům /51/ prvního multiplexoru /10/, jehož výutupy /52/ jsou připojeny k indikačním vstupům' /54/ panelu /1/ a k adresovým vstupům /53/ paměti /2/ pro povely, jejichž funkční a subadresové výstupy /55/ jsou připojeny k příslušným vstupům /56/ bloku /8/ vyrovnávacích pamětí a výstupy /57/ pro číslo jsou připojeny k volicím vstupům /58/ dekcídéru /9/ a k volicím vstupům /59/ druhého multiplexoru /12/, výstup /60/ pro normální modus je připojen k třetímu vstupu /61/ spouštěcího logického obvodu /4/ a ke vstupu /62/ třetího multiplexoru /13/, a výstup /63/ pro opakovači modus je připojen k druhému vstupu /64/ třetího multiplexoru /13/, zatímco sběrnice /65/ pro přijatý povel a odezvu hlavní sběrnice CAMAC /14/ jsou připojeny k D - vstupům /66/ dvoubitového registru /15/, jehož výstupy /67/ jsou připojeny k třetímu a čtvrtému vstupu /68/ třetího multiplexoru /13/, jehož výstup /69/ je připojen k hodinovému vstupu /70/ druhého čítače /7/, jehož výstupy /71/ jsou připojeny k druhým vstupům /72/ prvního multiplexoru /10/ a k druhým vstupům /73/ komparátoru /11/, jehož výstup /74/ je připojen k druhému nulovacímu vstupu /75/ prvního D - klopného obvodu /3/ a k druhému nulovacímu vstupu /76/ druhého čítače /7/, zatímco výstupy /77, 78/ prvního a druhého D - klopného obvodu /3, 5/ jsou připojeny ke čtvrtému a pátému vstupu /79, 80/ spouštěcího logického obvodu /4/, jehož šestý vstup /81/ je připojen k výstupu /82/ druhého multiplexoru /12/, jehož vstupy /83/ jsou připojeny k IRQ - sběrnicím /84/ hlavní sběrnice CAMAC /14/ a výstup /85 spouštěcího logického obvodu /4/ je připojen ke vstupům /86, 87/ prvního a druhého monovibrátoru /16, 17/ a ke vstupu /88/ prvního zpožďovacího vedení s monovibrátorem /18/, jehož výstup /89/ je připojen ke vstupu /90/ druhého zpožďovacího vedení s monovibrátorem /19/, zatímco výstup /91/ prvního monovibrátoru /16/ je připojen k sedmému vstupu /92/ spouštěcího logického obvodu /4/ a k prvnímu rozlišovacímu vstupu /93/ komparátoru /11/, výstup /94/ druhého monovibrátoru /17/ je připojen k druhému rozlišovacím vstupu /95/ komparátoru /11/, k vstupu /96/ pro zablokování bloku /8/ vyrovnávacích pamětí a s druhým rozlišovacím vstupem /97/ dekodéru /9/ majícího výstupy /98/ připojené k sběrnicím /99/ pro číslo hlavní sběrnice CAMAC /14/, zatímco výstup /89/ prvního zpožďovacího vedení s monovibrátorem /18/ je připojen k hodinovému vstupu /100/ dvoubitového registru /15/, k prvnímu vybíracímu vstupu /101/ bloku /8/ vyrovnávacích pamětí a výstup /102/ druhého zpožďovacího vedení s monovibrátorem /19/ je připojen k rozlišovacímu vstupu /103/ třetího multiplexoru /13/ a k nulovacímu vstupu /104/ druhého D - klopného obvodu /5/ a k druhému vybíracímu vstupu /105/ bloku /8/ vyrovnávacích pamětí, jehož výstupy /106/ jsou připojeny k sběrnici /107/ pro funkci, subadresu, iniciaci, nulování, zákaz, zablokování, první a druhé vybrání hlavní sběrnice CAMAC /14/, zatímco provozní stanoviště obsahuje datovou paměf /20/ se vstupy /108/ dat připojenými k datovým sběrnicím /109/ hlavní sběrnice CAMAC /14/ a vstupní logický obvod /21/ se vstupy /110/ připojenými k dvěma nejvýznámějším sběrnicím /111/ pro funkci, sběrnicím pro zablokování, iniciaci, nulování, první a druhé vybrání hlavní' sběrnice CAMAC /14/, zatímco výstupy /112/ vstupního logického obvodu /21/ jsou připojeny k řídicím vstupům /113/ datové paměti /20/ a nulovací výstup /114/ je připojen k nulovacímu vstupu /115/ třetího čítače /22/ majícího hodinový vstup /116/ připojený k hodinovému výstupu /117/ vstupního logického obvodu /21/, který má své psací/čtecí výstupy /118/ připojené ke vstupům /119/ RS - klopného obvodu /23/ majícího výstup /120/ připojený k třetímu monovibrátoru /24/, jehož výstup /121/ jé připojen k druhému nulovacímu vstupu /122/ třetího čítače /22/, jehož výstupy /123/ jsou připojeny k adresovým vstupům /124/ datové paměti /20/. ’
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| BG8257769A BG36469A1 (en) | 1982-08-18 | 1982-08-18 | Manual crate controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS247167B2 true CS247167B2 (en) | 1986-12-18 |
Family
ID=3911148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS836047A CS247167B2 (en) | 1982-08-18 | 1983-08-18 | Hand-operated bar controller |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4558408A (cs) |
| BG (1) | BG36469A1 (cs) |
| CS (1) | CS247167B2 (cs) |
| DD (1) | DD212829A5 (cs) |
| FR (1) | FR2532076A1 (cs) |
| GB (1) | GB2125593B (cs) |
| HU (1) | HU187120B (cs) |
| PL (1) | PL243447A1 (cs) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE20217883U1 (de) | 2002-11-18 | 2003-03-06 | World Of Medicine Lemke Gmbh | Gerät zur elektrischen Verschaltung und Ansteuerung einer Vielzahl von Peripheriegeräten |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1478363A (en) * | 1974-07-30 | 1977-06-29 | Mullard Ltd | Data transmission systems |
| US4155116A (en) * | 1978-01-04 | 1979-05-15 | The Bendix Corporation | Digital control system including built in test equipment |
-
1982
- 1982-08-18 BG BG8257769A patent/BG36469A1/xx unknown
-
1983
- 1983-08-17 FR FR8313364A patent/FR2532076A1/fr active Granted
- 1983-08-17 PL PL24344783A patent/PL243447A1/xx unknown
- 1983-08-18 HU HU832907A patent/HU187120B/hu unknown
- 1983-08-18 CS CS836047A patent/CS247167B2/cs unknown
- 1983-08-18 US US06/524,365 patent/US4558408A/en not_active Expired - Fee Related
- 1983-08-18 GB GB08322301A patent/GB2125593B/en not_active Expired
- 1983-08-18 DD DD83254058A patent/DD212829A5/de unknown
Also Published As
| Publication number | Publication date |
|---|---|
| FR2532076A1 (fr) | 1984-02-24 |
| DD212829A5 (de) | 1984-08-22 |
| PL243447A1 (en) | 1984-04-24 |
| US4558408A (en) | 1985-12-10 |
| BG36469A1 (en) | 1984-11-15 |
| GB2125593A (en) | 1984-03-07 |
| FR2532076B3 (cs) | 1985-03-08 |
| GB2125593B (en) | 1985-12-18 |
| GB8322301D0 (en) | 1983-09-21 |
| HU187120B (en) | 1985-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4455620A (en) | Direct memory access control apparatus | |
| EP0051794B1 (en) | Distributed-structure message switching system on random-access channel for message dialogue among processing units | |
| EP0356538A1 (en) | Arrangement in data processing system for system initialization and reset | |
| KR0128274B1 (ko) | 인터페이스 시스템 및 그 동작 방법 | |
| WO1980002608A1 (en) | Distributed first-come first-served bus allocation apparatus | |
| JPS60500195A (ja) | デイジタル通信リンクに円滑に割込む方法と装置 | |
| US4218739A (en) | Data processing interrupt apparatus having selective suppression control | |
| WO2004046950A1 (en) | Mailbox interface between processors | |
| US4237533A (en) | Preventing initial program load failures | |
| US4225921A (en) | Transfer control technique between two units included in a data processing system | |
| US3744028A (en) | Discrete controller | |
| CS247167B2 (en) | Hand-operated bar controller | |
| RU2029365C1 (ru) | Трехканальная асинхронная система | |
| JPS6226493B2 (cs) | ||
| SU1347081A1 (ru) | Устройство дл распределени заданий процессорам | |
| KR100425580B1 (ko) | 에이티엠 스위치 및 그것의 자동 절체 방법 | |
| RU1819116C (ru) | Трехканальная резервированная система | |
| SU1734251A1 (ru) | Двухканальна резервированна вычислительна система | |
| JPH04225452A (ja) | 光ｉ／ｏインタフェース | |
| SU1067492A1 (ru) | Адаптер канал-канал | |
| SU1008745A1 (ru) | Устройство дл проверки функциональных блоков | |
| SU1517032A1 (ru) | Устройство дл управлени резервированной динамической пам тью | |
| SU1417651A1 (ru) | Микропроцессорна система с встроенным контролем | |
| SU1124275A1 (ru) | Устройство микропроцессорной св зи | |
| SU1037235A1 (ru) | Адаптер канал-канал |