CS245872B1 - Zapojenie na detekciu, lokalizáciu a samočinná opravu jednej chyby a tiež detekciu všetkých dvojchýb v slově - Google Patents
Zapojenie na detekciu, lokalizáciu a samočinná opravu jednej chyby a tiež detekciu všetkých dvojchýb v slově Download PDFInfo
- Publication number
- CS245872B1 CS245872B1 CS848269A CS826984A CS245872B1 CS 245872 B1 CS245872 B1 CS 245872B1 CS 848269 A CS848269 A CS 848269A CS 826984 A CS826984 A CS 826984A CS 245872 B1 CS245872 B1 CS 245872B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- output
- input
- bits
- control
- bit
- Prior art date
Links
Landscapes
- Detection And Correction Of Errors (AREA)
Description
245872
Vynález sa týká zapojenia na detekciu, lo-kalizáciu a samočinná opravu jednej chy-by a tiež detekciu všetkých dvojchýb v slo-vě zloženom zo 16 informačných bitov a 6bitov kontrolných v samoopravnom binár-nom kóde s minimálnou kódovou vzdiale-nosťou d = 4.
Doteraz používané zapojenia, ktoré umož-ňujú detekciu i opravu jednoehyby a detek-ciu dvojchyby založené na samoopravnombinárnom kóde s minimálnou kódovou vzdia-lenosťou d ~ 4, používajú viacstupňové za-pamatanie dát vyčítaných z pamáťovýchprvkov, čo sposobuje nárast obvodov a tiežčasové zdržanie,
Vyššie uvedené nevýhody odstraňuje za-pojenie na detekciu, lokalizáciu a samočin-ná opravu jednej chyby a tiež detekciu všet-kých dvojchýb podlá vynálezu, ktorého pod-statou je to,, že výstup informačných bitovje připojený na vstup registra vstupných bi-tov, ktorého výstup je připojený na vnátor-ná zbernicu, na ktorá je připojený vstupprijímača informačných bitov, ktorého vý-stup je připojený na vstup generátora kon-trolných bitov a'na prvý vstup bloku opra-va jednoehyby, výstup generátora kontrol-ních bitov je připojený na druhý vstup ge-nerátora příznakových bitov a na druhývstup prepínača kontrolných bitov, výstupinformačných bitov z registra riadiacehotestovanie pamáťových elementov památa-jácich si kontrolně bity je připojený na dru-hý vstup prepínača výstupných bitov a naprvý vstup prepínača kontrolných bitov, kto-rého výstup je připojený na vnútorná zber-nicu, na ktorá je připojený tiež prvý vstupgenerátora příznakových bitov, ktorého vý-stup je připojený na vstup generátora signá-lov, jednoehyby a dvojchyby a tiež na, prvývstup dekódera jednoehyby, na ktorého dru-hý vstup je připojený výstup generátora sig-nálov jednoehyby a dvojchyby, výstup dekó-dera jednoehyby je připojený na druhý vstupbloku oprava jednoehyby, ktorého výstupje připojený na vstup registra výstupnýchbitov, ktorého výstup je připojený na vná-torná zbernicu a tiež na prvý vstup prepí-nača výstupných bitov, ktorého výstup jepřipojený na výstup výstupných informač-ných bitov.
Zapojenie na detekciu, lokalizáciu a sa-močinná opravu jednej chyby a tiež detek-ciu všetkých dvojchýb podlá vynálezu po-užité v zariadeniach, bráni spracovaniuchybnej informácie v případe výskytu jed-nochyby alebo dvojchyby, odpadá nutnosťzastavovat a opakovat výpočet skrz jedno-chybu, pretože táto je samočinné opravova-ná a tiež sá minimálně časové straty i ob-vodová náročnost v danom zapojení.
Zapojenie podl'a vynálezu umožňuje jed-noznačné detekovat jednochybu a dvojchy-bu v spracávanej informácii a samočinnéopravovat jednochybu bez znalosti povod-nej informácie. Jeho funkcia je založená napoužití samoopravného binárneho kódu s minimálnou kódovou vzdialenosťou d = 4.Zapojenie sa používá k ochraně binárnej in-formácie pr.i prenosoch, pri zázname a čí-taní informácie.
Zapojenie na detekciu, lokalizáciu a sa-močinná opravu jednej chyby a tiež detek-ciu všetkých dvojchýb pódia vynálezu jeznázorněné blokovou schémou na pripoje-nom výkrese.
Zapojenie na detekciu, lokalizáciu a sa-močinná opravu jednej chyby a tiež detek-ciu všetkých dvojchýb v slově s dlžkou 22bitov, kde 16 bitov představuje informačněbity a 6 bitov kontrolně bity v samooprav-nom binárnom kóde s minimálnou kódovouvzdialenosťou d = 4, je upravené tak, ževýstup 1 informačných bitov je připojenýna vstup 11 registra 10 vstupných bitov, kto-rého výstup 12 je připojený na vnátornázbernicu 110, na ktorá je připojený vstup21 prijímača 20 informačných bitov, ktoré-ho výstup 22 je připojený na vstup 31 ge-nerátora 30 kontrolných bitov a na prvývstup 81 bloku 80 oprava jednoehyby, vý-stup 32 generátora 30 kontrolných bitov jepřipojený na druhý vstup 52 generátora 50příznakových bitov a na druhý vstup 42prepínača 40 kontrolných bitov, výstup 2informačných bitov z registra riadiacehotestovania pamáťových elementov památa-jácich si kontrolně bity je připojený na dru-hý vstup 102 prepínača 100 výstupných bi-tov a na prvý vstup 41 prepínača 40 kon-trolných bitov, ktorého výstup 43 je připo-jený na vnátorná zbernicu 110, na' ktorá jepřipojený tiež prvý vstup 51 generátora 50příznakových bitov, ktorého výstup 53 jepřipojený na vstup 81 generátora 80 signá-lov jednoehyby a dvojchyby a tiež na prvývstup 71 dekódera 70 jednoehyby, na ktoré-ho druhý vstup 72 je připojený výstup 62generátora 60 signálov jednoehyby a dvoj-chyby, výstup 73 dekódera 70 jednoehybyje připojený na druhý vstup 82 bloku 80 o-prava jednoehyby, ktorého výstup 83 je při-pojený na vstup 91 registra 90 výstupnýchbitov, ktorého výstup 92 je připojený navnátorná zbernicu 110 a tiež na prvý vstup101 prepínača 100 výstupných bitov, ktoré-ho výstup 103 je připojený na výstup 3 vý-stupných informačných bitov.
Informácia určená k zakódovaniu je při-vedená na výstup 1 informačných bitov, od-kial' je přivedená na vstup 11 registra 10vstupných bitov, informačně bity z výstu-pu 12 registra 10 vstupných bitov sá při-vedené na vnátorná zbernicu 110, z ktorejinformačně bity postupujá jednak k pamá-ťovým elementem. a tiež na vstup 21 prijí-mača 20 informačných bitov, výstup 22 pri-jímača 20 informačných bitov je vedený n,aprvý vstup 81 bloku 80 oprava jednoehyby,ktorý sa při zakódovaní informácie neuplat-ňuje a tiež na vstup 31 generátora 30 kon-trolných bitov, v ktorom sa vygenerujň kon-trolně bity definované kontro,lnou maticou
Claims (1)
- 245872 a sú vedené na výstup 32 generátora 30 kon-trolných bitev, odkial sú vedené na druhývstup 52 generátora 50 příznakových bitov,který sa pri zakódovaní informácie neuplat-ňuje a tiež na druhý vstup 42 prepínača 43kontrolných bitov, na ktorého prvý vstup41 je přivedený výstup 2 informačných bi-tov z registra riadiaceho testovanie, na vý-stup 43 prepínača 40 kontrolných bitov, akneprebieha testovanie, sú přivedené kon-trolně bily privádzané na vstup 42, kontrol-ně bity z výstupu 43 prepínača 40 kontrol-ných bitov sú přivedené na vnútornú zber-nicu 110, z ktorej kontrolně bity postupujúk pamáťovým elementom. Pri dekódovaní informačně bity z vnútor-nej zbernice 110, na ktorú sa dostali z pama-ťových elementnv, sú přivedené na vstup 21 prijímača 20 informačných bitov, výstup 22 prijímača 20 informačných bitov je ve-dený na prvý vstup 81 bloku 80 oprava jed-nochyby -a tiež na vstup 31 generátoru 30kontrolných bitov, v ktorom sa vygenerujúnové kontrolně bity definované kontrolnoumaticou a sú vedené na výstup 32 generá-tore 30 kontrolných bitov, odkial' sú vede-né na druhý vstup 42 prepínača 40 kon-trolných bitov, ktorý sa pri dekódovaní ne-uplatňuje a tiež na druhý vstup 52 generá-tore. 50 příznakových bitov, na ktorého. prvývstup 51 sú přivedené kontrolně bity z vnú-tornej zbernice 110, na ktorú sa dostali zpamaťových elementov, po vyhodnotení kon-trolných bitov v generátore 50 příznakovýchbitov, sú na jeho výstupe 53 vygenerovanépříznakové bity, ktoré sú vedené na prvývstup 71 dekódera 70 jednochyby a tiež navstup 01 generátora 00 signálov jednochy-by a dvojchyby, v ktorom sa vygenerujú in-formácie o type chyby a tiež sa povolí čin-nost dekódera 70 jednochyby pri výskytejednochyby signálem z výstupu 02 generá-tora 00 signálov jednochyby a dvojchyby,ktorý je přivedený na druhý vstup 72 dekó-dera 70 jednochyby, v ktorom sa vygene-ruje pozícia chybného bitu, ktorá je defi-novaná signálmi z výstupu 73 dekódera 70 jednochyby, ktoré sú přivedené na druhývstup 82 bloku 80 oprava jednochyby, v kto-rom sa vykoná oprava chybného bitu nasprávnu úroveň a na výstup 83 bloku 80oprava jednochyby sa dostávajú správné in-formačně bity pri výskyte jednochyby aleboneopravené informačně bity pri výskyte dvoj-chyby a tieto sú přivedené na vstup 91 re-gistra 90 výstupných bitov a z jeho výstu-pu 92 sú informačně bity vedené na vnú-tornú zbernicu 110 a tiež na prvý vstup 101prepínača 100 výstupných bitov, na ktoré-ho druhý vstup 102 je přivedený výstup 2informačných bitov z registra riadiaceho tes-tovanie, na výstup 103 prepínača 100 vý-stupných bitov v stave, keď neprebieha tes-tovanie, sú vyhradlované správné informač-ně bity pri výskyte jednochyby alebo ne-opravené informačně bity pri dvojchybe asú přivedené na výstup 3 výstupných in-formačných bitov. Dá sa povedať, že zapojenie na detekciu,lokalizáciu a samočinnú opravu jednej chy-by a tiež detekciu všetkých dvojchýb v slo-vě zabezpečuje paralelné zakódovanie pre-nášanej informácie v samoopravnom kóde sminimálnou kódovou vzdialenosťou d = 4tak, že k 16 informačným bitom je připoje-ných 6 kontrolných bitov, ďalej kontrolu za-kódovanej informácie porovnáním hodnotypřijatých kontrolných bitov s hodnotou no-vogenerovaných kontrolných bitov, detekciui lokalizáciu a opravu jednej chyby v kto-romkotvek z 22 bitov zakódovaného slova,detekciu a signalizáciu všetkých dvojnásob-ných chýb. Zapojenie maže byť použité k ochraně dátzapisovaných do! a čítaných z památi čísli-cového systému, například v styku so zápis-níkovou alebo operačnou pamáťou samočin-ného počítača, minipočítača, mikropočíta-Ča, kalkulačky, číslicovej telefónnej alebomeracej ústredne, ďalej pri přenose dát me-dzi číslicovými systémami, medzi ich zá-kladnými jednotkami, medzi přídavnými za-riadeniami a podobné. PREDMET Zapojenie na detekciu, lokalizáciu, a sa-močinnú opravu jednej chyby a tiež detek-ciu všetkých dvojchýb v slově s dlžkou 22bitov, kde 16 bitov představuje informačněbity a 6 bitov kontrolně bity v samooprav-nom binárnom kóde s minimálnou kódovouvzdialenosťou d = 4, vyznačujúce sa tým,že výstup (1) informačných bitov je připo-jený na vstup (11) registra (10) vstupnýchbitov, ktorého výstup (12) je připojený navnútornú zbernicu (110), na ktorú je při-pojený vstup (21) prijímača (20) informač-ných bitev, ktorého výstup (22) je připoje-ný na vstup (31) generátora (30) kontrol-ných bitov a na prvý vstup (81) bloku (80) YNÁLEZU % oprava jednochyby, výstup (32) generáto-ra (30) kontrolných bitov je připojený nadruhý vstup (52) generátora (50) přízna-kových bitov a na druhý vstup (42) prepí-nača (40) kontrolných bitov, výstup (2) in-formačných bitov z registra riadiaceho tes-tovanie pamaťových elementov památajú-cich si kontrolně bity je připojený na druhývstup (102) prepínača (100) výstupných bi-tov a na prvý vstup (41) prepínača (40)kontrolných bitov, ktorého výstup (43) jepřipojený na vnútornú zbernicu (110), naktorú je připojený tiež prvý vstup (51) ge-nerátora (50) příznakových bitov, ktorého 245872 výstup (53) je připojený na vstup (61) ge-nerátore (60) signálov jednochyby a dvoj-chyby a tiež na prvý vstup (71) dekódera(70) jednochyby, na ktoréhO' druhý vstup(72) je připojený výstup (62) generátore(60) signálov jednochyby a dvojchyby, vý-stup (73) dekódera (70) jednochyby je při-pojený na druhý vstup (82) bloku (80) o- prava jednochyby, ktorého výstup (83) jepřipojený na vstup (91) registra (90) vý-stupných bitov, ktorého' výstup (912) je při-pojený na vnútornú zbernicu (110) a tiežna prvý vstup (101) prepínača (100) vý-stupných bitov, ktorého výstup (103) je při-pojený na výstup (3) výstupných informač-ných bitov. 1 list výkresov
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS848269A CS245872B1 (sk) | 1984-10-31 | 1984-10-31 | Zapojenie na detekciu, lokalizáciu a samočinná opravu jednej chyby a tiež detekciu všetkých dvojchýb v slově |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS848269A CS245872B1 (sk) | 1984-10-31 | 1984-10-31 | Zapojenie na detekciu, lokalizáciu a samočinná opravu jednej chyby a tiež detekciu všetkých dvojchýb v slově |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS826984A1 CS826984A1 (en) | 1985-08-15 |
| CS245872B1 true CS245872B1 (sk) | 1986-10-16 |
Family
ID=5433067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS848269A CS245872B1 (sk) | 1984-10-31 | 1984-10-31 | Zapojenie na detekciu, lokalizáciu a samočinná opravu jednej chyby a tiež detekciu všetkých dvojchýb v slově |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS245872B1 (cs) |
-
1984
- 1984-10-31 CS CS848269A patent/CS245872B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS826984A1 (en) | 1985-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6044483A (en) | Error propagation operating mode for error correcting code retrofit apparatus | |
| US4319357A (en) | Double error correction using single error correcting code | |
| US4654847A (en) | Apparatus for automatically correcting erroneous data and for storing the corrected data in a common pool alternate memory array | |
| US6018817A (en) | Error correcting code retrofit method and apparatus for multiple memory configurations | |
| US4716566A (en) | Error correcting system | |
| US4295219A (en) | Memory write error detection circuit | |
| US20030140300A1 (en) | (146,130) error correction code utilizing address information | |
| US6742159B2 (en) | Address parity error processing method, and apparatus and storage for the method | |
| EP0037705A1 (en) | Error correcting memory system | |
| US5751745A (en) | Memory implemented error detection and correction code with address parity bits | |
| US4621364A (en) | Circuit arrangement for recording the addresses of storage cells with erroneous content | |
| US4236247A (en) | Apparatus for correcting multiple errors in data words read from a memory | |
| US5761221A (en) | Memory implemented error detection and correction code using memory modules | |
| US6141789A (en) | Technique for detecting memory part failures and single, double, and triple bit errors | |
| US4417339A (en) | Fault tolerant error correction circuit | |
| US5491702A (en) | Apparatus for detecting any single bit error, detecting any two bit error, and detecting any three or four bit error in a group of four bits for a 25- or 64-bit data word | |
| US4165533A (en) | Identification of a faulty address decoder in a function unit of a computer having a plurality of function units with redundant address decoders | |
| KR20080030270A (ko) | 에러 정정 코드를 이용한 병렬 비트 테스트 장치 | |
| CS245872B1 (sk) | Zapojenie na detekciu, lokalizáciu a samočinná opravu jednej chyby a tiež detekciu všetkých dvojchýb v slově | |
| US5835511A (en) | Method and mechanism for checking integrity of byte enable signals | |
| US5128947A (en) | Self-checking memory cell array apparatus | |
| JPH02146200A (ja) | 電気的に消去可能なプログラマブルロム装置 | |
| JP2006011576A (ja) | 高信頼性制御装置 | |
| JP4213814B2 (ja) | エラー訂正回路のチェック方法およびチェック機能付きエラー訂正回路 | |
| SU1367046A1 (ru) | Запоминающее устройство с контролем цепей обнаружени ошибок |