CS245872B1

CS245872B1 - Connection for detection,locating and automatic correction of a single error and also for detection of all double errors in a word

Info

Publication number: CS245872B1
Application number: CS848269A
Authority: CS
Inventors: Miroslav Vnuk
Original assignee: Miroslav Vnuk
Priority date: 1984-10-31
Filing date: 1984-10-31
Publication date: 1986-10-16
Also published as: CS826984A1

Abstract

Zapojenie na detekciu, lokalizáciu a samočinná opravu jednej chyby a tiež detekciu všetkých dvojchýb v slově představuje návrh zariadenia, ktoré samočinné vykonává kontrolu dát vyčítaných z parna ťových e- lementov, samočinné vykonává opravu všetkých jednochýb, detekuje všetky dvojnásobné chyby. Zapojenie je možné využiť vo všetkých číslicových systémoch s dížkou slova 16 in- formačných bitov, ktoré používajú pamSťo- vé elementy na zapamátanie informácie, najma v mini a mikropočítačoch, kalkulá- toroch, v číslicových telefónnych alebo meracích ústredniach a podobné.One error detection, localization and self-correction, as well as the detection of all double-error in the word, is a device design that automatically checks the data read from the parity links, automatically corrects all single errors, detects all double errors. The connection can be used in all 16 word information bits digital systems that use memory elements to store information, especially in mini and microcomputers, calculators, digital telephone or metering systems, and the like.

Description

Vynález sa týká zapojenia na detekciu, lokalizáciu a samočinná opravu jednej chyby a tiež detekciu všetkých dvojchýb v slově zloženo-m zo 16 informačných bitov a 6 hi-tov kontrolných v samoopravnom binárnom kóde s minimálnou kódovou vzdialenosťou d = 4.The invention relates to a circuit for detecting, locating and automatically correcting a single error, as well as detecting all double-errors in a word consisting of 16 information bits and 6 hi-checks in a self-correcting binary code with a minimum code distance d = 4.

Doteraz používané zapojenia, ktoré umožňujú detekciu i opravu jedno-chyby a detekciu dvojchyby založené na samoopravnom hinárnom kóde s minimálnou kódovou vzdialenosťou d ~ 4, používajú viacstupňové zapamatanie dát vyčítaných z pamáťových prvkov, čo sposobuje nárast obvodov a tiež časové zdržanie,The hitherto used circuits, which enable single-error detection and correction and double-error detection based on a self-healing binary code with a minimum code distance of d ~ 4, use a multi-stage memorization of data read from memory elements, causing circuit growth and time delay,

Vyššie uvedené nevýhody odstraňuje zapojenie na detekciu, lofcalizáciu a samočinná opravu jednej chyby a tiež detekciu všetkých dvojchýb podlá vynálezu, ktorého podstatou je to,, že výstup informačných bitov je připojený n-a vstup registra vstupných bitov, ktorého výstup je připojený na vnútornú zbernicu, na ktorú je připojený vstup prijímača informačných bitov, ktorého výstup je připojený na vstup generátora kontrolných bitov a'na prvý vstup bloku oprava jednoehyby, výstup generátora kontrolních bitov je připojený na druhý vstup generátora příznakových bitov a na druhý vstup prepínača kontrolných bitov, výstup informačných bitov z registra riadiaceho testovanie paměťových elementov památajúcich si kontrolně bity je připojený na druhý vstup prepínača výstupných bitov a na prvý vstup prepínača kontrolných bitov, ktorého výstup je připojený na vnútornú zbernicu, na ktorú je připojený tiež prvý vstup generátora příznakových bitov, ktorého výstup je připojený na vstup generátora signálov, jednoehyby a dvojchyby a tiež na prvý vstup dekódera jednoehyby, na ktorého druhý vstup je připojený výstup generátora signálov jednoehyby a dvojchyby, výstup dekódera jednoehyby je připojený na druhý vstup bloku oprava jednoehyby, ktorého- výstup je připojený na vstup registra výstupných bitov, ktorého výstup je připojený na vnútornú zbernicu a tiež na prvý vstup prepínača výstupných bl-tov-, ktorého výstup je připojený na výstup výstupných informačných bitov.The above-mentioned disadvantages are eliminated by the connection for detection, lofcalization and automatic correction of one error as well as detection of all double errors according to the invention, whose essence is that the output of information bits is connected to the input of register of input bits whose output is connected to internal bus. the input of the information bit receiver is connected, the output of which is connected to the input of the check bit generator and to the first input of the one-bit correction block, the output of the check bit generator is connected to the second input of the flag bit generator control testing of memory elements memorizing control bits is connected to the second input of the output bit switch and to the first input of the control bit switch, the output of which is connected to an internal bus, to which the first input of ge is also connected A flag bit nerator, the output of which is connected to the input of the signal generator, the one-bend and the double error, and also to the first input of the decoder, the second input of which is connected to the output of the one-bend and the double error signal generator. the output is connected to the input of the output bit register, the output of which is connected to the internal bus, and also to the first input of the output blink switch, the output of which is connected to the output of the output information bits.

Zapojenie na detekciu, lokalizáciu a samočinní opravu jednej chyby a tiež detekciu všetkých dvojchýb podía vynálezu- použité v zariadeniach, bráni spraco-vaniu chybnej informácie v případe výskytu- jednochyby alebo dvojchyby, odpadá nutnosť zastavovat a opakovat výpočet skrz jednochybu, pretože táto je samočinné opravovaná a tiež sú minimálně časové straty i obvodová náročnost v danom zapojení.The connection to the detection, location and automatic correction of a single error as well as the detection of all double errors according to the invention used in the devices prevents the processing of erroneous information in the event of a single error or a double error. and also there are at least time losses and circuit demands in the circuit.

Zapojenie podía vynálezu umožňuje jednoznačné detekovat jednochybu a dvojchybu v spracúvanej informácii a samočinné opravovat jednochybu bez znalosti povodně] informácie. Jeho funkcia je založená na použití samoopravného binárneho kódu s minimálnou kódovou vzdialenosťou d = 4. Zapojenie sa používá k ochraně binárnej informácie pri preno-soch, pri zázname a čítaní informácie.The circuitry according to the invention makes it possible to unambiguously detect a single error and a double error in the information being processed and to automatically correct the single error without knowing the flood information. Its function is based on the use of a self-correcting binary code with a minimum code distance of d = 4. The connection is used to protect binary information during transmissions, recording and reading of information.

Zapojenie na detekciu, lokalizáciu a samočinnú opravu jednej chyby a tiež detekciu všetkých dvojchýb podía vynálezu je znázorněné blokovou schémou na pripojenom výkrese.The circuitry for detecting, locating and automatically correcting one fault as well as detecting all double faults according to the invention is illustrated by the block diagram in the attached drawing.

Zapojenie na detekciu, lokalizáciu a samočinná opravu jednej chyby a tiež detekciu všetkých dvojchýb v slově s dlžkou 22 bitov, kde 16 bitov představuje informačně bity a 6 bitov kontrolně bity v samoopravnom binárnom kóde s minimálnou kódovou vzdialenosťou d = 4, je upravené tak, že výstup 1 informačných bitov je připojený na vstup 11 registra 10 vstupných bitov-, ktorého výstup 12 je připojený na vnútornú zbernicu 110, na ktorú je připojený vstup 21 prijímača 20 informačných bitov, ktorého výstup 22 je připojený na vstup 31 generátora 30 kontro-lných bitov -a na prvý vstup 81 bloku 80 oprava jednoehyby, výstup 32 generátora 30 kontrolných bitov je připojený na druhý vstup 52 generátora 50 příznakových bitov a na druhý vstup 42 prepínača 40 kontrolných bitov, výstup 2 informačných bitov z registra riadiaceho testovania pamáťových elementov památajúcich si kontrolně bity je připojený na druhý vstup 102 prepínača 100 výstupných bitov a na prvý vstup 41 prepínača 40 kontrolných bitov, ktorého výstup 43 je připojený na vnútornú zbernicu 110, na- ktorú je připojený tiež prvý vstup 51 generátora 50 příznakových bitov, ktorého výstup 53 je připojený n-a vstup 61 generátora 60 signálov jednoehyby a -dvojchyby a tiež na prvý vstup 71 dekódera 70 jednoehyby, na ktorého druhý vstup 72 je připojený výstup 62 generátora 60 signálov jednoehyby a dvojchyby, výstup 73 dekódera 70 jednoehyby je připojený na druhý vstup 82 bloku 60 oprava jedno-chyby, ktorého výstup 83 je připojený na vstup 91 registra 90 výstupných bitov, ktorého výstup 92 je připojený na vnútornú zbernicu 110 a tiež na prvý vstup 101 prepínača 100 výstupných bitov, ktorého výstup 103 je připojený na výstup 3 výstupných informačných bitov.The circuitry for detecting, locating and automatically correcting a single error, as well as detecting all bits in a 22-bit word, where 16 bits represent information bits and 6 bits check bits in a self-correcting binary code with a minimum code distance of d = 4, is modified such that the output 1 of the information bits is connected to the input 11 of the input bit register 10, the output 12 of which is connected to the internal bus 110, to which the input 21 of the information bit receiver 20 is connected, the output 22 of which is connected to the input 31 of the and - to the first input 81 of block 80, the one-bit correction, the output 32 of the check bit generator 30 is connected to the second input 52 of the flag bit generator 50, and to the second input 42 of the check bit switch 40, output 2 of information bits from the control testing register. the bits are connected to the second input 102 of the switch 100 output bits and to the first input 41 of the check bit switch 40, whose output 43 is connected to the internal bus 110, to which the first input 51 of the flag bit generator 50 is also connected, the output 53 of which is connected to the input 61 of the two errors and also to the first input 71 of the single-decoder 70, to which the second input 72 is connected the output 62 of the single-signal and double-error signal generator 60, the output 73 of the single-decoder 70 is connected to the second input 82 of the single error correction block connected to the input 91 of the output bit register 90, whose output 92 is connected to the internal bus 110, and also to the first input 101 of the output bit switch 100, the output 103 of which is connected to the output 3 of the output information bits.

Informácia určená k zakódovaniu je přivedená na výstu-p 1 informačných bitov, odkial je přivedená n-a vstup 11 registra 10 vstupných bitov-, informačně bity z výstupu 12 registra 10 vstupných bitov sú přivedené na vnútornú zbernicu 110, z ktorej informačně bity postupujú jednak k pamáťovým elementem a tiež na vstup 21 prijímača 20 informačných bitov, výstup 22 prijímača 20 informačných bitov je vedený na prvý vstup 81 bloku 80 oprava jednoehyby, ktorý sa při zakódovaní informácie neuplatňuje a tiež na vstup 31 generátora 30 kontrolných bitev, v ktorom- sa v-ygenerujú kontrolně bity definované kontrolnou maticou a sú vedené na výstup 32 generátora 30 kontrolných bitev, odkial' sú vedené na druhý vstup 52 generátora 50 příznakových bitov, ktorý sa pri zakódovaní informácie neuplatňuje a tiež na druhý vstup 42 prepínača 43 kontrolných bitov, na ktorého prvý vstup 41 je přivedený výstup 2 informačných bitov z registra riadiaceho testovanie, na výstup 43 prepínača 40 kontrolných bitov, ak neprebieha testovanie, sú přivedené kontrolně bily privádzané na vstup 42, kontrolně bity z výstupu 43 prepínača 40 kontrolných bitov sú přivedené na vnútornú zbernicu 110, z ktorej kontrolně bity postupujú k paměťovým elementom.The information to be encoded is inputted at the output of the information bits, from where it is input to the register 11 of the input bits 10, the information bits from the output 12 of the register 10 of the input bits are input to the internal bus 110. element and also at the input 21 of the information bit receiver 20, the output 22 of the information bit receiver 20 is directed to the first input 81 of the block 80 which is not applied when encoding the information and also to the input 31 of the control battle generator 30. generates check bits defined by the check matrix and are output to the check bit generator generator 32 from where it is directed to the second input 52 of the flag bit generator 50 which is not applied when encoding the information and also to the second input 42 of the check bit switch 43 input 41 is output 2 information bits z For example, control bits 40 are output to check bit 40 when control bits 40 are not being tested, control bits are applied to input 42, control bits from output 43 of control bits 40 are fed to internal bus 110, from which control bits advance to memory elements.

Pri dekódovaní informačně bity z vnútornej zbernice 110, na ktorú sa dostali z pamaťových elementov, sú přivedené na vstup prijímača 20 informačných bitov, výstup prijímača 20 informačných bitov je vedený na prvý vstup 81 bloku 80 oprava jednochyby a tiež na vstup 31 generátora 30 kontrolných bitev, v ktorom sa vygenerujú nové kontrolně bity definované kontrolnou maticou a sú vedené na výstup 32 generátora 30 kontrolných bitov, odkial' sú vedené na druhý vstup 42 prepínača 40 kontrolných bitov, ktorý sa pri dekódovaní neuplatňuje a tiež na druhý vstup 52 generátora 50 příznakových bitov, na ktorého prvý vstup 51 sú přivedené kontrolně bity z vnútornej zbernice 110, na ktorú sa dostali z paměťových elementov, po vyhodnotení kontrolných bitov v generátore 50 příznakových bitov, sú na jeho výstupe 53 vygenerované příznakové bity, ktoré sú vedené na prvý vstup 71 dekódera 70 jednochyby a tiež na vstup Bl generátora BO signálov jednochyby a dvojchyby, v ktorom sa vygenerujú informácie o type chyby a tiež sa povolí činnost dekódera 70 jednochyby pri výskyte jednochyby signálom z výstupu 62 generátora 60 signálov jednochyby a dvojchyby, ktorý je přivedený na druhý vstup 72 dekódera 70 jednochyby, v ktorom sa vygeneruje pozícia chybného bitu, ktorá je definovaná signálmi z výstupu 73 dekódera 70 jednochyby, ktoré sú přivedené na druhý vstup 82 bloku 80 oprava jednochyby, v ktorom sa vykoná oprava chybného bitu na správnu úroveň a na výstup 83 bloku 80 oprava jednochyby sa dostávajú správné informačně bity pri výskyte jednochyby alebo neopravené informačně bity pri výskyte dvojchyby a tieto sú přivedené na vstup 91 registra 90 výstupných bitov a z jeho výstupu 92 sú informačně bity vedené na vnútornú zbernicu 110 a tiež na prvý vstup 101 prepínača 100 výstupných bitov, na ktorého druhý vstup 102 je přivedený výstup 2 informačných bitov z registra riadiaceho testovanie, na výstup 103 prepínača 100 výstupných bitov v stave, keď neprebieha testovanie, sú vyhradlované správné informačně bity pri výskyte jednochyby alebo neopravené informačně bity pri dvojchybe a sú přivedené na výstup 3 výstupných informačných bitov.When decoding the information bits from the internal bus 110 received from the memory elements, they are applied to the input of the information bit receiver 20, the output of the information bit receiver 20 is routed to the first input 81 of the mono error correction block 80, in which the new check bits defined by the check matrix are generated and output to the 32 bit of the check bit generator 30 from where they are routed to the second input 42 of the check bit switch 40 which is not applied during decoding and also to the second input 52 of the flag bit generator 50. to which the first input 51 receives control bits from the internal bus 110 received from the memory elements, after evaluation of the control bits in the flag bit generator 50, the output bits 53 are generated at its output 53, which are routed to the first decoder input 71 70 and also on the input of the B1 gener a single-error and double-error signal processor B0, in which error type information is generated, and also enables the operation of the single-error decoder 70 when a single-error occurs at the output 62 of the single-error and double-error signal generator 60 an erroneous bit position is generated, which is defined by signals from output 73 of the decoder 70, which is applied to the second input 82 of the error correction block 80, in which the error bit correction is performed to the correct level and information bits on occurrence of a single error or uncorrected information bits on occurrence of a double error, and these are applied to input 91 of the output bit register 90 and from its output 92 the information bits are routed to the internal bus 110 and also to the first input 101 of the output bit switch 100; 102, the output 2 provided is information CH bits from the register in the control test, the switch 103 outputs 100 bits in the output state does not occur when testing the correct information bits vyhradlované the occurrence jednochyby uncorrected or double faults in the information bits and are applied to output 3 output information bits.

Dá sa povedať, že zapojenie na detekciu, lokalizáciu a samočinná opravu jednej chyby a tiež detekciu všetkých dvojchýb v slově zabezpečuje paralelné zakódovanie prenášanej informácie v samoopravnom kóde s minimálnou kódovou vzdialenosťou d = 4 tak, že k 16 informačným bitom je připojených 6 kontrolných bitov, ďalej kontrolu zakódovanej informácie porovnáním hodnoty přijatých kontrolných bitov s hodnotou novosenerovaných kontrolných bitov, detekciu i lokalizáciu a opravu jednej chyby v ktoromkolvek z 22 bitov zakódovaného slova, detekciu a signalizáciu všetkých dvojnásobných chýb.It can be said that the connection to detect, locate and auto-correct one error as well as detect all double errors in a word ensures parallel encoding of the transmitted information in a self-correction code with a minimum code distance d = 4 such that 6 control bits are attached to 16 information bits. further, checking the encoded information by comparing the value of the received check bits to the value of the newly regenerated check bits, detecting and locating and correcting one error in any of the 22 bits of the encoded word, detecting and signaling all double errors.

Zapojenie može byť použité k ochraně dát zapisovaných do* a čítaných z pamati číslicového systému, například v styku so zápisníkovou alebo operačnou paměťou samočinného počítača, minipočítača, mikropočítača, kalkulačky, číslicovej telefónnej alebo meracej ústredne, dalej pri přenose dát medzi číslicovými systémami, medzi ich základnými jednotkami, medzi přídavnými zariadeniami a podobné.The wiring can be used to protect data written to and read from the memory of a digital system, for example, in contact with a notebook or operating memory of a computer, minicomputer, microcomputer, calculator, digital telephone or metering system, basic units, between attachments and the like.

Claims

245872 and are routed to the output 32 of the control battle generator 30 from where they are routed to the second exit 52 of the flag bit generator 50 which is not applied to the encoding information as well as the second input 42 of the control bit switch to which the input 41 is output 2 of the information bits from the test control register, the output 43 of the check bit switch 40, if no testing is in progress, are brought to the input 42 by the control bits, the control bits from the output of the bits of the control bits 40 are fed to an internal bus 110 from which control bits pass through the memory element. When the information bit is decoded from the internal bus 110 to which it is received from the memory elements, the information bits 20 of the receiver 20 are inputted, the output 22 of the information bit receiver 20 is routed to the first input 81 of the block 80 of the correction one. but also to the input 31 of the control bit generator 30 in which the control bits defined by the control matrix are generated and output to the control bit generation output 32 from where they are fed to the second input 42 of the control bit switch 40 is not applied to the decoding and also to the second input 52 of the generator. 50 flag bits to which. the first inlet 51 is fed by control bits from the internal bus 110 to which the memory elements have received, after evaluating the control bits in the flag bit generator 50, flag bits are generated at its output 53 which are routed to the first port 71 of the decoder 70 and also the input 01 of the monochrome and double error signal generator 00 in which the error type information is generated and also the operation of the single fault decoder 70 in the occurrence of the error signal from the output 02 of the generator 00 of the single fault and double error signals, which is applied to the second input 72 of the single-fault decoder 70 in which the position of the erroneous bit that is defined by the signals from the output 73 of the single-decoder decoder 70 that is brought to the second inlet 82 of the single-correction correction block 80 is corrected, in which the correction is made the wrong bit at the right level and at the output of the block 83, the right one is getting the correct information bits at the occurrence of j errors and / or corrected information bits at the occurrence of a double error, and these are applied to input 91 of the output bits register 90 and from its output 92 the information bits are routed to the internal bus 110 and also to the first input 101 of the switch 100 for which the second input 102 is outputted by the information bits output from the control test register, to the output 103 of the output bits switch 100 in a state where no testing is performed, the correct information bits are reserved for the occurrence of a single error or non-corrected information bits at double error and output to 3 output information bits. It can be said that engaging in the detection, localization and self-repair of one error and also the detection of all double-errors in the language ensures parallel encoding of the pre-read information in the self-correcting code with the minimum code distance d = 4 so that the 16 information bits are attached 6 control bits, further control of the encoded information by comparing the received control bit values with the value of the non-generated control bits, detecting the location and correction of one error in any one of the 22 bits of the encoded word, detecting and signaling all double errors. The wiring can be used to protect the data written into! and read from the memory of the numerical system, for example, in contact with the memory or operating memory of the computer, the minicomputer, the microcomputer, the calculator, the digital telephone exchange, and the data transmission between the digital systems, -power units, between additional devices and the like. OBJECT Involvement for detection, localization, and repair of a single error, as well as the detection of all binary errors in a 22-bit word, where 16 bits represent information bits and 6 bits control bits in a self-corrected binary code with a minimum code distance of d = 4, characterized in that the output bit (1) of the information bits is connected to the input (11) of the register (10) of the input bits, the output (12) of which is connected to an internal bus (110) to which the input (21) of the receiver is connected (20) information battles, the output (22) of which is connected to the input (31) of the check bit generator (30) and to the first input (81) of the block (80). the control bit generator (30) is connected a second input (52) of the flag bit generator (50) and the second input (42) of the switch (40) of the control bits, output (2) of the information bits from the control register. testing memory elements memorable the control bits are connected to a second output port (102) of the output binary switch (100) and to the first input (41) of the check bit switch (40), the output (43) of which is connected to the internal bus (110), the first the flag bit generator (50) input (51), the 245872 output (53) of which is connected to the input (61) of the single fault and double error signal generator (60) and also to the first input (71) of the decoder (70) a fault, to which the second input (72) is connected to the output (62) of the single fault and double fault signal generator (60), the output (73) of the single fault decoder (70) is connected to the second input (82) of the block (80) a single error correction whose output (83) is connected to an input (91) of the output bit register (90) whose output (912) is connected to an internal bus (110) and also a first input (101) of the switch ( 100) output bits, the output (103) of which is output to output information bits (3). 1 sheet of drawings