CS238973B1

CS238973B1 - Digital information transmission wiring diagram with application of integrated transmitters and receivers

Info

Publication number: CS238973B1
Application number: CS831258A
Authority: CS
Inventors: Ladislav Pospichal
Original assignee: Ladislav Pospichal
Priority date: 1983-02-24
Filing date: 1983-02-24
Publication date: 1985-12-16
Also published as: CS125883A1

Abstract

Vynález se týká dálkového přenosu dat. fiesí technický problém blokové synchronizace, zvýšení bezpečnosti přenosu informace, zvýšení spolehlivosti zapojení při využití integrovaných vysílačů a přijímačů. Podstata vynálezu spočívá v prodloužení stop části značky integrovaného vysílače a přijímače o interval odpovídající době přenosu vlastní informační části a střídavém přepínání dvou nezávislých ekvivalentních přijímacích částí integrovaných vysílačů a přijímačů tak, že jedna značka je přijímána a vyhodnocena jednou přijímací částí integrovaného vysílače a přijímače a druhá značka druhou. Pokud se vyhodnocené číslicové informace na výstupech obou přijímacích částí neshodují nebo je na povrchových výstupech signalizována porucha, není informace z přijímací části přepsána do výstupní paměti. Vynálezu může být využito k přenosu kódově nezávislé informace na větší vzdálenosti.The invention relates to remote transmission give. solving the technical problem of block synchronization increase transmission security information, increase the reliability of the connection using integrated transmitters and receivers. The essence of the invention lies in the extension stop part of the integrated transmitter brand and the receiver by the interval corresponding to the time transfer of the information part and alternating switching two independent equivalent receiving parts integrated transmitters and receivers so that one brand it is accepted and evaluated by one admission parts of the integrated transmitter and receiver and the second mark the second. if evaluated digital information on outputs both receiving parts do not match or is signaled at the surface outputs failure, not receiving information part is overwritten to output memory. The invention can be used to transmit code independent information at longer distances.

Description

Vynález se týká zapojení pro přenos číslicové informace ε využitím integrovaných vysílačů a přijímačů ;:q zvýšenou schopností synchronizace po ukončení přerušení spojovací cesty a se zvýšeným stupněm zabezpečení přenosu číslicové informace. Zapojení ve zvýšené míře zabrání přepisu chybné informace na výstup přijímače.The invention relates to circuitry for transmitting digital information by using integrated transmitters and receivers q with an increased synchronization capability after termination of the connection path and with an increased degree of security for transmitting digital information. The wiring increases the wrong information to the output of the receiver.

Dosavadní známá zapojení pro přenos číslicové informace jsou složitější a dražší, přičemž zvyšují zabezpečení přenosu Číslicové informace spojovací cestou a spolehlivost jen některých důležitých částí zapojení. Dosavadní zapojení, která využívají integrované vysílače a přijímače ρι·ο přenos číslicové informace,přenáší kódově transparentní text při trvalém provozu s nižší spolehlivostí anebo jsou složitější.The prior art digital transmission circuitry is more complicated and expensive, while increasing the security of transmission of the digital information through the linking path and the reliability of only some important parts of the circuitry. Existing circuits, which use integrated transmitters and receivers ρι · ο digital information transmission, transmit code-transparent text in continuous operation with lower reliability or are more complex.

Podstata vynálezu spočívá v tom, že výstup zdroje taktovacího signálu vysílací části je připojen na taktovací vstup vysílací části prvního integrovaného vysílače a přijímače se vstupy, jehož výstup je připojen na vstup první sdělovací cesty, přičemž výstup zdroje taktovacího signálu vysílací části je připojen rovněž na taktovací vstup čítače s detekcí stavu, jehož nulovací vstup je připojen na výstup signalizace prázdné paměti vysílací části prvního integrovaného vysílače a přijímače, jehož vstup řídící zápis dat ja připojen na výstup čítače s detekcí stavu, přičemž výstup zdroje taktovacího signálu přijímacích částí je připojen na taktovací vstup přijímací části druhého integrovaného vysílače a přijímače, přičemž výstup zdroje taktovacího signálu při2SUMMARY OF THE INVENTION The output of the transmitting portion clock signal source is coupled to the transmitting portion of the first integrated transmitter and receiver having inputs, the output of which is connected to the first communication path input, wherein the output of the transmitting portion clock signal source is also coupled a state detection counter input, the reset input of which is connected to an output signal of the empty part of the transmitting portion of the first integrated transmitter and receiver, the input of the data recording control being connected to the state detection counter output, a receiving part of the second integrated transmitter and receiver, wherein the output of the clock signal source at 2

238 973 jímacích částí je připojen na taktovací vstup přijímací části třetího integrovaného vysílače a přijímače, přičemž výstup první sdělovací cesty je připojen na první vstup prvního vstupního hradla, jehož výstup je připojen na vstup přijímací části druhého integrovaného vysílače a přijímače, přičemž výstup první sdělovací cesty je rovněž připojen na první vstup druhého vstupního hradla, jehož výstup je připojen na vstup přijímací části třetího integrovaného vysílače a přijímače, jehož výstup signalizace žádosti o čteni dat je připojen na druhý vstup prvního součtového členu, jehož první vstup je připojen na výstup signalizace žádostí o čtení dat přijímací části druhého integrovaného vysílače a přijímače, přičemž výstup prvního součtového členu je připojen přes monostabilní obvod se vstupem a výstupem na vstup signalizace převzetí dat přijímací části druhého integrovaného vysílače a přijímače, přičemž výstup monostabilního Obvodu je rovněž připojen na vstup signalizace převzetí dat přijímací části třetího integrovaného vysílače a přijímače, přičemž výstup monostabilního obvodu je rovněž připojen na vstup prvního čítače mod dva, jehož první výstup je připojen ha druhý vstup prvního vstupního hradla, přičemž druhý výstup prvního čítače mod dva je připojen na druhý vstup druhého vstupního hradla, přičemž poruchové výstupy přijímací části druhého integrovaného vysílače a přijímače jsou připojeny na první skupinu vstupů druhého součtového obvodu, na jehož druhou skupinu vstupů jsou připojeny poruchové výstupy přijímací části třetího integrovaného vysílače a při-3 238 973 jímače, jehož výstupy jsou připojeny na druhou skupinu vstupů komparátoru, na jehož první skupinu vstupů jsou připojeny výstupy přijímací části druhého integrovaného vysílače a přijímače, přičemž výstup komparátoru je připojen na první vstup prvního součinového obvodu, jehož druhý vstup je připojen na výstup druhého součtového obvodu, přičemž výstup jnonostabilního obvodu je rovněž připojen na třetí vstup prvního součinového obvodu, jehož výstup je připojen na hodinový vstup výstupní paměti, jejíž vstupy jsou připojeny na výstupy přijímací části třetího integrovaného vysílače a přijímače, přičemž výstupní paměí má výstupy, j Zapojení podle vynálezu zabrání ve zvýšené míře přepisu bhybné číslicové informace na výstup přijímače, také v přípa dě přerušení spojovací cesty zvýší schopnost synchronizace po ukončení přerušení spojovací cesty a zvyšuje bezpečnost přenosu číslicové informace spojovací cestou. Zapojení podle vynálezu je jednodušší, přičemž je schopné trvalé samostatné činnosti.238 973 of the receiving portions are connected to the clock input of the receiving portion of the third integrated transmitter and receiver, the output of the first communication path being connected to the first input of the first input gate, the output of which is connected to the receiving port of the second integrated transmitter and receiver. is also connected to a first input of a second input gate whose output is connected to a receiving portion of a third integrated transmitter and receiver whose read request signal output is connected to a second input of a first summation member whose first input is connected to an output request signaling output reading the data of the receiving part of the second integrated transmitter and receiver, the output of the first summation member being connected via a monostable circuit with an input and an output to the input signaling of the receiving part of the receiving part of the second an integrated transmitter and receiver, wherein the monostable circuit output is also connected to the input signaling of the receiving portion of the third integrated transmitter and receiver, the monostable circuit output is also connected to the input of the first counter mod two, the first output of which is connected to the second input of the first input the second output of the first counter mod two is connected to the second input of the second input gate, wherein the fault outputs of the receiving portion of the second integrated transmitter and receiver are connected to the first input group of the second summation circuit; integrated transmitter and receiver, whose outputs are connected to the second group of inputs of the comparator, to whose first group of inputs the outputs of the receiving part of the second integr are connected The output of the comparator is connected to the first input of the first product circuit, whose second input is connected to the output of the second total circuit, the output of the non-stable circuit is also connected to the third input of the first product circuit, the output of which is connected to the clock input of the output. The wiring according to the invention prevents increased transient digital information from being transcribed to the output of the receiver, also in case of interruption of the connection path, it increases the ability to synchronize after termination. interruption of the connection path and increase the security of transmission of digital information through the connection path. The connection according to the invention is simpler and is capable of continuous independent operation.

Na připojených výkresech je znázorněno na obři 1 - zapojení pro přenos číslicové informace s využitím integro Váných vysílačů a přijímačů, na obr. 2 - tvar vysílané značky, na obr. 3 - grafy znázorňující obnovení synčhronizace a přenos číslicové informace po ukončení přerušení spojovací cesty.In the accompanying drawings, there is shown in Fig. 1 - the circuit for transmitting digital information using integrated transmitters and receivers, Fig. 2 - the shape of the transmitted mark, Fig. 3 - graphs showing the resumption of synchronization and transmitting the digital information after the interruption of the connection.

Vzájemné spojení konkrétního provedení podle vynálezu je tvořeno zdrojem taktovacího signálu vysílací části 11The interconnection of a particular embodiment of the invention is formed by the clock signal source of the transmitting portion 11

- 4 ~- 4 ~

338 873 jehož výstup 110 je připojen na taktovací vstup 1002 vysílací části prvního integrovaného vysílače a přijímače lg se vstupy 1000. jehož výetup 1001 je připojen na vstup 700 první sdělovací cesty 70. přičemž výstup 110 zdroje taktovacího signálu vysílací části 11 je připojen rovněž na taktovací vstup 120 čítače s detekcí stavu 12, jehož nulovací vstup 122 je připojen na výstup signalizace prázdné paměti 1003 vysílací části prvního integrovaného vysílače a přijímače 10. jehož vstup řídicí zápis dat 1004 je připojen ha výstup 121 čítače s detekcí stavu 12. přičemž výstup 400 zdroje taktovacího signálu přijímacích Částí 40 je připojen na taktovací vstup 2007 přijímací části druhého integrovaného vysílače a· přijímače 20, přičemž výstup 400 zdroje taktovacíhÓJsignálů přijímacích částí 40 je připojen na taktovací vstup 3007 přijímací části třetího integrovaného vysílače a přijímače 22» přičemž výstup 701 první sdělovací cesty 70 je připojen na první vstup 440 prvního vstupního hradla 44« jehož výetup 442 je připojen na vstup 2005 přijímací části druhého integrovaného vysílače a přijímače 20. přičemž výstup 701 první sdělovací cesty 70 je rovněž připojen ha první vstup 450 druhého vstupního hradla 45. jehož výstup 452 je připojen na vstup 3005 přijímací části třetího integrovaného vysílače a přijímače JO, jehož výstup signalizace žádosti o čtení dat 3008 je připojen na druhý vstup 411 prvního součtového členu 41. jehož první vstup 410 je připo- 5 238 973 jen na výstup signalizace žádosti o čtení dat 2008 přijímací části druhého integrovaného vysílače, a přijímače 20, přičemž výstup 412 prvního součtového členu 41 je připojen přes monostabilní obvod 42 se vstupem 420 a výstupem 421 na vstup signalizace převzetí dat 200$ přijímací části druhého integrovaného vysílače a přijímače 22» přičemž výstup 421 monostabilního obvodu 42 je roVněž připojen na vstup signalizace převzetí dat 3009 přijímací části třetího integrovaného vysílače a přijímače 32» přičemž výstup 421 monostabilního obvodu 42 je rovněž připojen na vstup 430 prvního čítače mod dva 43. jehož první výstup 431 je připojen na druhý vstup 441 prvního vstupního hradla 44. přičemž druhý výstup 432 prvního čítače mod dva 43 je připojen na druhý vstup 451 druhého vstupního hradla 45. přičemž poruchové výstupy 2010 přijímací části druhého integrovaného vysílače a přijímače 22 jsou připojeny na první skupinu vstupů 460 druhého součtového obvodu 46, na jehož druhou skupinu vstupů 461 jsou připojeny poruchové výstupy 3010 přijímači části třetího integrovaného vysílače a přijímače JO, jehož výstupy 3006 jsou připojeny na druhou skupinu vstupů 471 komparátoru 42» na jehož první skupinu vstupů 470 jsou připojeny výstupy 2006 přijímací části druhého integrovaného vysílače a přijímače 20, přičemž výstup 472 komparátoru 47 je připojen na první vstup 480 prvního součinového obvodu 48, jehož druhý vstup 481 je připojen na výstup 462 druhého součtového obvodu 46. přičemž338 873 whose output 110 is connected to clock input 1002 of the transmission part of the first integrated transmitter and receiver 1g with inputs 1000. whose output 1001 is connected to input 700 of the first communication path 70. a counter 120 with state detection 12, whose reset input 122 is connected to an output signal of the blank memory 1003 of the transmitting portion of the first integrated transmitter and receiver 10, whose input data write control 1004 is connected to the counter output 121 with the state detection 12; the clock signal of the receiving part 40 is connected to clock input 2007 of the receiving part of the second integrated transmitter and receiver 20, wherein the clock output signal 400 of the receiving part 40 is connected to clock input 3007 of the receiving part of the third integrated transmitter and the output 22 of the first communication path 70 is connected to the first input 440 of the first gate 44 whose output 442 is connected to the input 2005 of the receiving portion of the second integrated transmitter and receiver 20. the output 701 of the first communication path 70 is also connected. and a first input 450 of a second input gate 45. whose output 452 is connected to input 3005 of the receiving portion of the third integrated transmitter and receiver JO, whose read request signaling output 3008 is connected to the second input 411 of the first summation member 41 whose first input 410 is 5 238 973 only to the read request signal output 2008 of the receiving part of the second integrated transmitter, and the receiver 20, the output 412 of the first summation member 41 being connected via a monostable circuit 42 with input 420 and output 421 to the $ 200 signaling input receiving part dr wherein the output 421 of the monostable circuit 42 is also connected to the input signaling input signal 3009 of the receiving portion of the third integrated transmitter and receiver 32, wherein the output 421 of the monostable circuit 42 is also connected to the input 430 of the first counter mod two 43. the first output 431 is connected to the second input 441 of the first input gate 44. wherein the second output 432 of the first counter mod two 43 is connected to the second input 451 of the second input gate 45. wherein the fault outputs 2010 of the receiving part of the second integrated transmitter and receiver 22 are connected to the first a plurality of inputs 460 of a second summation circuit 46, to a second plurality of inputs 461 of which the disturbance outputs 3010 of the receiver part of the third integrated transmitter and receiver JO are connected, whose outputs 3006 are connected to the second plurality of inputs 471 of the comparator 42 »n and having a first set of inputs 470 connected to the outputs 2006 of the receiving portion of the second integrated transmitter and receiver 20, the output 472 of the comparator 47 being connected to the first input 480 of the first circuit 48, the second input 481 connected to the output 462 of the second summing circuit 46;

- 6 238 873 výstup 421 monostabilního obvodu 42 je rovněž připojen na třetí vstup 482 prvního součinového obvodu 48, jehož výstup 483 je připojen na hodinový vstup 492 výstupní paměti 49. jejíž vstupy 490 jsou připojeny na výstupy 3006 přijímací části třetího integrovaného vysílače a přijímače 30, přičemž výstupní paměí 49 má výstupy 491»6 238 873 the output 421 of the monostable circuit 42 is also connected to the third input 482 of the first product circuit 48, whose output 483 is connected to the clock input 492 of the output memory 49. whose inputs 490 are connected to the outputs 3006 of the receiving part of the third integrated transmitter and receiver 30 , wherein the output memory 49 has outputs 491 »

Vysílaná značka na výstupu 1001 vysílací části prvního integrovaného vysílače a přijímače 10 se skládá ze startovací části 1, informační části 2, stop části 3, prodloužené stop části značky 4»The transmitted mark at the output 1001 of the transmitting portion of the first integrated transmitter and receiver 10 comprises a start portion 1, an information portion 2, a stop portion 3, an extended stop portion of the mark 4 »

Prodloužením stop části značky o prodlouženou stop část souměřitelnou s délkou informační části značky integrovaného vysílače a přijímače se zvýší schopnost synchronizace na následující startovací část při libovolném tvaru informační části i v případě, že dojde k obnovení spojení v kterémkoliv okamžiku vysílání značky. Při přenosu kódově nezávislé informace asynchronním způsobem se po obnovení spojení zasynchronizuje přijímací část integrovaného vysílače a přijímače na první stav podobný startovací části, který může být obsažen např. v informační části první neúplné značky. Tím, že je stop feást každé značky prodloužena zasynchronizuje se správně přijímací část integrovaného vysílače a přijímače při příjmu další značky, t.j. první celé značky na její startovací Část. Aby se snížila pravděpodobnost přepisu chybné informace vyhodnocené příjmem první ne- 7 238 973 /By extending the stop portion of the mark by an extended stop portion commensurate with the length of the mark information portion of the integrated transmitter and receiver, the ability to synchronize to the next start portion at any shape of the information portion is increased even if the connection is reestablished at any time. When transmitting the code-independent information in an asynchronous manner, upon reestablishing the connection, the receiving portion of the integrated transmitter and receiver is synchronized to a first state similar to the start portion, which may be contained, for example, in the information portion of the first incomplete mark. By extending the stop portion of each tag, the receiving portion of the integrated transmitter and receiver is properly synchronized upon receiving the next tag, i.e., the first entire tag on its starting portion. In order to reduce the probability of rewriting erroneous information evaluated by receipt of the first 7 238 973 /

úolné značky z přijímací části integrovaného vysílače a přijímače 30 do výstupní paměti 49, jsou na přijímací straně umístěny dvě shodné přijímací části integrovaných vysílačů a přijímačů 20 a JO, které střídavě přijímají vysílané značky, Hz druhý a třetí graf na obr. 3· Do výstupní paměti 49, viz šestý graf na obr. 3 je informace přepsána pouze tehdy, šhodují-li se informace na obou výstupech přijímacích části integrovaných vysílačů a přijímačů, viz čtvrtý a pátý graf na obr.. 3·If two of the integrated transmitters and receivers 20 and JO are received on the receiving side, alternately receiving the transmitted symbols, the second and third graphs in FIG. memory 49, see the sixth graph in Fig. 3, the information is overwritten only if the information at both outputs of the receiving part of the integrated transmitters and receivers coincide, see the fourth and fifth graphs in Fig. 3.

Použitím dvou shodných přijímacích částí integrovaných vysílačů a přijímačů se zvýší i spolehlivost činnosti zapojení bez podstatného zvýšení ceny.By using two identical receiving parts of the integrated transmitters and receivers, the reliability of the wiring operation is also increased without substantially increasing the cost.

Popsaný vynález najde využití při přenosu číslicových informací na větší vzdálenosti.The present invention finds use in the transmission of digital information over longer distances.

Claims

Object of the invention

238 973

Wiring for transmitting digital information using integrated transmitters and receivers with increased synchronization capability at an increased degree of digital information transmission security _t characterized in that the output (110) of the pulse signal source of the transmitting part (11) is connected to the pulse input (1002) of the transmit part of the first integrated transceiver (10) with inputs (1000), the output (1001) of which is connected to the input (700) of the first communication path (70), the output (110) of the clock signal source of the transmitting part (11) being connected also to a timing input (120) of a state detection counter (12), the resetting input (122) of which is coupled to the blank signaling output (1003) of the transmitting portion of the first integrated transmitter and receiver (10) is coupled to the output (121) of the state detection counter (12), wherein the output (400) of the clock signal source In the receiving part (40), it is connected to the clock input (2007) of the receiving part of the second integrated transmitter and receiver (20), wherein the output (400) of the clock signal source of the receiving part (40) is connected to the clock input (3007) of the receiving part. a transmitter and receiver (30), the output (701) of the first communication path (70) being connected to the first input (440) of the first input gate (44), the output (442) of which is connected to the

- 9 238 873 input (2005) of the receiving part of the second integrated transmitter and receiver (20), the output (701) of the first communication path (70) being also connected to the first input (450) of the second gate (45), ) is connected to an input (3005) of a receiving portion of a third integrated transmitter and receiver (30), whose read request signaling output (3008) is connected to a second input (411) of a first summation member (41) whose first input (410) is coupled to the data read request signal (2008) of the receiving part of the second integrated transmitter and receiver (20), the output (412) of the first summation member (41) being connected via a monostable circuit (42) with input (420) and output ( 421) to the take-over signaling input (2009) of the receiving part of the second integrated transmitter and receiver (20), wherein the output (421) of the monostable circuit (42) is also connected to the receiving signal (3009) of the receiving part-i of the third integrated transmitter and receiver (30), wherein the output (421) of the monostable circuit (42) is also connected to the input (430) of the first counter mod two (43) whose first output (431) is connected to the second input (441) of the first input gate (44), the second output (432) of the first counter mod two (43) is connected to the second input (451) of the second input gate (45), the fault outputs ( 2010) the receiving parts of the second integrated transmitter and receiver (20) are connected to the first group of inputs (460)

238 973 of the second summation circuit (46), to whose second group of inputs (461) are connected fault outputs (3010) of the receiving part of the third integrated transmitter and receiver (30), whose outputs (3006) are connected to the second group of inputs (471) (47), to whose first group of inputs (470) are connected the outputs (2006) of the receiving part of the second integrated transmitter and receiver (20), the output (472) of the comparator (47) being connected to the first input (480) of the first the circuit (48) of which the second input (481) is connected to the output (462) of the second summation circuit (46), the output (421) of the monostable circuit (42) is also connected to the third input (482) of the first product circuit ), whose output (483) is connected to the clock input (492) of the output memory (49), whose inputs (490) are connected to the outputs (.3006) of the receiving part of the third integrated transmitter and receiver (30) wherein the output memory (49) has outputs (491);

2. Connection according to point 1? characterized in that the inputs (490) of the output memory (49) are connected to the outputs (2006) of the receiving portion of the second integrated transmitter and receiver (20)

2 drawings