CS236363B1 - Control processor wiring - Google Patents
Control processor wiring Download PDFInfo
- Publication number
- CS236363B1 CS236363B1 CS834933A CS493383A CS236363B1 CS 236363 B1 CS236363 B1 CS 236363B1 CS 834933 A CS834933 A CS 834933A CS 493383 A CS493383 A CS 493383A CS 236363 B1 CS236363 B1 CS 236363B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- product
- output
- sum
- signal
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Elektronické číslicové počítače, vnější paměti, řídicí jednotky magnetických diskových pamětí. Jednoduchý řídicí procesor umožňující řízení rychlých elektronických jednotek. Vynález se týká zapojení jednoduchého a rychlého řídicího procesoru sestaveného z bipolárních obvodů malé a střední integrace používajícího pro řízení sekvenčních činností mikrojorogramových prostředků. Elektronické číslicové počítače, řídicí jednotlsy, testovací zařízení.Electronic digital computers, external memories, control units of magnetic disk memories. Simple control processor enabling control of fast electronic units. The invention relates to the connection of a simple and fast control processor assembled from bipolar circuits of small and medium integration using microprogram means for control of sequential operations. Electronic digital computers, control units, test equipment.
Description
Vynález ee týká jednoduchého řídicího procesoru určeného jako řídicí člen řídicích jednotek β vysokou rychlostí přenosu dat.The invention relates to a simple control processor intended to be a control member of control units β at a high data rate.
Při připojování vnějších zařízení s vysokou rychlosti přenosu dat k minipočltačům je třeba vybavit takováto zařízení řídicími jednotkami, které musí při zachováni celkové nízké ceny vykonávat často značně složité funkce a řídit rychlý přenos dat mezi vnějším zařízením a minipočítačem.When connecting external devices with a high data rate to minicomputers, such devices need to be equipped with control units which, while keeping the overall low cost, often have to perform very complex functions and control the fast data transfer between the external device and the minicomputer.
Takovéto řídicí jednotky byly doposud řešeny převážně jako čistě sekvenční logické automaty využívající pro řízení činnosti synchronních nebo asynchronních logických sekvenčních obvodů· Takováto řešení jsou složitá jak pro návrh, tak i pro oži vení a údržbu a jsou řešena jednoúčelově pro danou aplikaci.Up to now, such controllers have been designed mainly as purely sequential logic controllers using synchronous or asynchronous logic sequential circuits to control the operation. Such solutions are complex for both design and commissioning and maintenance and are designed specifically for the application.
Při tom je možné takovéto řídicí jednotky řešit pomocí mikroprogramově řízených řadičů, při tom ale nelze vzhledem k požadavkům na vysokou rychlost provádění potřebných funkcí i přenosu dat použít standardních mikroprocesorových obvodů. Možným řešením takovéhoto řadiče je použití mikroprocesorových řezů. Takovéto obvody ale vyžadují vzhledem k jinému typu pouzdření specializovanou konstrukci desky a jejich cena i dostupnost je mnohdy prob1 ema t i c ká.In this case, such control units can be solved by means of microprocessor controlled controllers, but standard microprocessor circuits cannot be used due to the high speed requirements for performing the required functions and data transmission. A possible solution of such a controller is the use of microprocessor cuts. However, such circuits require specialized board design due to another type of housing and their cost and availability are often difficult.
Uvedené nevýhody řeší jednoduché zapojeni řídicího procesem podle vynálezu, jehož podstata spočívá v tom, že vstupní datová sběrnice je připojena na skupinu výstupů zápisníku a na první skupinu vstupů aritmeticko-logické jednotky a dále výstupní sběrnice řídicí paměti je připojena na skupinu výstupů řídicí paměti a na první skupinu vstupů druhého multiplexoru a dále výstupní datové vedení je připojeno na skupinu výstupů aritmeticko-logické jednotky a na skupinu vstupů střadače a na skupinu vstupů zápisníku a dále výstupní vedení dekódovanýchThese disadvantages are solved by a simple wiring of the control process according to the invention, which is based on the fact that the input data bus is connected to the output group of the scratchpad and to the first input group of the arithmetic-logic unit. the first input group of the second multiplexer and the output data line are connected to the output group of the arithmetic-logic unit and to the input group of the inverter and to the input group of the scratchpad and further to the output line of the decoded units
236 363236 363
Zz ' adres je připojeno na skupinu výstupů prvního binárního dekodéru a dále výstupní vedení řídicí paměti je připojeno na skupinu výstupů registru adresy a na první skupinu adresových vstupů řídicí paměti a dále vstupní diagnostické vedeni je připojeno na druhou skupinu vstupů druhého multiplexoru a na druhou skupinu datových vstupů řídicí paměti a dále skupina výstupů střadače je spojena vedením střadače β první skupinou vstupů prvního multiplexoru a dále skupina výstupů registru konstanty je spojena vedením konstanty se druhou skupinou vstupů prvního multiplexoru a dále skupina výstupů prvního multiplexoru je spojena druhým vedením aritmeticko-logické jednotky s druhou skupinou vstupů aritmeticko-lšgické jednotky a dále skupina výstupů druhého multiplexoru je spojena vedením informace se skupinou vstupů registru konstanty a se skupinou vstupů registru mikroinstrukce a s první skupinou vstupů třetího multiplexoru a se skupinou vstupů registru návratové adresy a dále skupina výstupů registru návratové adresy je spojena vedením registru návratové adresy s druhou skupinou vstupů třetího multiplexoru a dále skupina výstupů třetího multiplexoru je spojena vedením čítače adresy se skupinou vstupů čítače adresy a dále skupina výstupů čítače adresy je spojena vedením adresy se skupinou vstupů registru adresy a dále vstupní vodič signálu nulováni je připojen na první vstup posuvného registru a dále vstupní vodič signálu krokování je připojen na první součtový vstup třetího součtové-součinového obvodu a dále vstupní vodič signálu zastavení je připojen na první vstup součinu druhého součtového vstupu třetího součtové-součinového obvodu a dále vstupní vodič signálu diagnostického vkládání do registru mikroinstrukce je připojen na třetí součtový vstup šestého součtové-součinového obvodu a dále vstupní vodič hodinového signálu je připojen na první, hodinový vstup druhého klopného obvodu a na druhý, hodinový vstup posuvného registru a na první, hodinový vstup třetího klopného obvodu a na první, hodinový vstup čtvrtého klopného obvodu a na první, hodinový vstup prvního klopného obvodu a na první, hodinový vstup pátého klopného obvodu a na první, hodinový vstup šestého klopného obvodu a na první, hodinový vstup sedmého klopného obvodu a na první vstup součinu prvního součtového vstupu pátého součtově-součlnového obvodu a na první vstup součinu druhého součtového vstupu pátého součtové-součinového obvodu a na první vstup součinuThe Z2 addresses are connected to the output group of the first binary decoder, and further the control memory output line is connected to the address register output group and the first address memory group of the control memory and the diagnostic input line is connected to the second input multiplexer input group and data group. the inputs of the control memory and the group of outputs of the inverter is connected by the line of the inverter β by the first group of inputs of the first multiplexer and the group of outputs of the constant register is connected by the constant line to the second group of inputs of the first multiplexer; a group of inputs of the arithmetic-lsgic unit and a group of outputs of the second multiplexer are connected by information management to the group of inputs of the constant register and the group of inputs of the microinstruction register and to the first group of inputs of the third multiple xor and the input address register input group and the return address register output group are connected by the return address register output to the second third multiplexer input group and the third multiplexer output group is connected by the address counter input to the address counter input group and the address counter output group is connected by address management to the address register input group, and further the input signal of the reset signal is connected to the first input of the shift register, and the input signal of the stepping signal is connected to the first sum input of the third sum-product circuit; the second summation input of the third sum-product circuit and further the input wire of the diagnostic insertion signal into the microinstruction register is connected to the third summation input of the sixth sum-product circuit and the input conductor the clock signal is connected to the first clock input of the second flip-flop and to the second clock input of the shift register and to the first clock input of the third flip-flop and to the first clock input of the fourth flip-flop; , the clock input of the fifth flip-flop and the first clock input of the sixth flip-flop and the first clock input of the seventh flip-flop and the first product of the first summation input of the fifth total-sum circuit and the first product of the second summation input of the fifth sum-product circuit and at the first input of the product
- ó 236 363 třetího součtového vstupu pátého součtově-součinového obvodu a na první vstup pátého součinového hradla a na první vstup šestého součinového hradla a na první vstup sedmého součinového hradla a na první, hodinový vstup registru adresy a dále vstupní vodič signálu diagnostiky je připojen na výběrový vstup druhého multiplexoru a dále vstupní vodič signálu zápisu do paměti je připojen na vkládací vstup řídicí paměti a dále výstupní vodič signálu vložení do zápisníku je připojen na výstup šestého součinového hradla a na první, vkládací vstup zápisníku a dále výstupní vodič signálu vložení do střadače je připojen na výstup sedmého součinového hradla a na vkládací vstup / střadače a dále výstup prvního součinového hradla je spojen vodičem signálu délky mikroinstrukce s výběrovým vstupem prvního multiplexoru a s druhým, nulovacím vstupem třetího klopného obvodu a s prvním vstupem součinu prvního součtového vstupu čtvrtého součtově-součinového obvodu a s třetím vstupem součinu druhého součtového vstupu pátého součtově-součinového obvodu a dále výstup pátého součinového hradla je spojen vodičem signálu vloženi konstanty s vkládacím vstupem registru konstanty a s prvním vstupem druhého součinového hradla a dále první výstup registru mikroinstrukce je spojen vodičem signálu devátého řádu kódu mikroinstrukce s prvním vstupem aritmeticko-logické jednotky a s prvním vstupem prvního součinového hradla a dále druhý výstup registru mikroinstrukce je spojen vodičem signálu osmého řádu kódu mikroinstrukce s druhým vstupem aritmeticko-logické jednotky a s druhým vstupem prvního součinového hradla a dále třetí výstup registru mikroinstrukce je spojen vodičem signálu sedmého řádu kódu mikroinstrukce s třetím vstupem aritmeticko-logické jednotky a dále čtvrtý výstup registru mikroinstrukce je spojen vodičem signálu šestého řádu kódu mikroinstrukce se čtvrtým vstupem aritmeticko-ligické jednotky a dále pátý výstup registru mikroinstrukce je spojen vodičem signálu desátého řádu kódu mikroinstrukce s druhým vstupem šestého součinového hradla.a s druhým invertujícím vstupem sedmého součinového hradla a dále šestý výstup registru mikroinstrukce je spojen vodičem signálu jedenáctého řádu kódu mikroinstrukce s prvním vstupem druhého binárního dekodéru a dále sedmý výstup registru mikroinstrukce je spojen vodičem signálu dvanáctého řádu kódu mikroinstrukce se druhým vstupem druhého binárního dekodéru a dále osmý výstup registru mikro238 363 instrukce je spojen vodičem signálu pátého řádu kódu mikroinstrukce s prvním vstupem prvního binárního dekodéru a s druhým, adresovým vstupem zápisníku a dále devátý výstup registru mikroinstrukce je spojen vodičem signálu čtvrtého řádu kódu mikroinstrukce s druhým vstupem prvního binárního dekodéru a se třetím, adresovým vstupem zápisníku a dále desátý výstup registru mikroinstrukce je spojen vodičem signálu třetího řádu kódu mikroinstrukce se třetím vstupem prvního binárního dekodéru a se čtvrtým, adresovým vstupem zápisníku a dále jedenáctý výstup registru mikroinstrukce je spojen vodičem signálu druhého řádu kódu mikroinstrukce se čtvrtým vstupem prvního binárního dekodéru a s pátým, adresovým vstupem zápisníku a dále dvanáctý výstup registru mikroinstrukce je spojen vodičem signálu prvního řádu kódu mikroinstrukce s pátým vstupem prvního binárního dekodéru a se šestým, adresovým vstupem zápisníku a dále první výstup aritneticko-logické jednotky je spojen vodičem signálu nulového výsledku s prvním vstupem součinu prvního součtového vstupu prvního součtově-součinového obvodu a dále druhý výstup aritmetickologické jednotky je spojen vodičem signálu přenosu s prvním vstupem součinu druhého součtového vstupu prvního součtově-součinového obvodu a dále výstup druhého součinového hradla je spojen vodičem signálu vložení návratové adresy s vkládacím vstupem registru návratové adresy a dále první výstup prvního binárního dekodéru je spojen vodičem signálu adresy návratového registru s druhým vstupem druhého součinového hradla a dále druhý výstup prvního binárního dekodéru je spojen vodičem signálu návratu z podprogramu s výběrovým vstupem třetího multiplexoru a dále první výstup druhého binárního dekodéru je spojen vodičem signálu skoku při nulovosti výsledku s druhým vstupem součinu prvního součtového vstupu prvního součtově-součinového obvodu a dále druhý výstup druhého binárního dekodéru je spojen vodičem signálu skoku při přenosu s druhým vstupem součinu druhého součtového vstupu prvního součtově-součinového obvodu a dále třetí výstup druhého binárního dekodéru je spojen vodičem signálu neskoku s prvním vstupem součinu prvního součtového vstupu druhého součtově-součinového obvodu a s druhým, nulovacím vstupem šestého klopného obvodu a s prvním vstupem součinu čtvrtého součtového vstupu šestého součtově-součinového obvodu a dále čtvrtý výstup druhého binárního dekodéru je spojen vodičem sig- s23^363 nálu skoku s prvním vstupem součinu třetího součtového vstupu prvního součtově-součinového obvodu a dále výstup prvního eoučtově-součinového obvodu je spojen vodičem signálu provedení skoku s druhým, datovým vstupem prvního klopného obvodu a dále výstup prvního klopného obvodu je spojen vodičem signálu vložení adresy skoku s prvním, vkládacím vstupem čítače adresy a dále výstup třetího součinového hradla je spojen vodičem signálu vložení do registru adresy s druhým, režimovým vstupem registru adresy a dále výstup druhého součtově-součinového obvodu je spojen vodičem signálu posledního taktu s druhým vstupem součinu druhého součtového vstupu třetího součtově-součinového obvodu a dále výstup třetího součtověsoučinového obvodu je spojen vodičem signálu rozběhu s druhým, datovým vstupem druhého klopného obvodu a dále výstup druhého klopného obvodu je spojen vodičem signálu taktu Al se třetím, datovým vstupem třetího klopného obyodu a s druhým ^stupem součinu prvního součtového vstupu pátého součtově-součinového obvodu a s druhým vstupem součinu prvního součtového vstupu čtvrtého součtově-součinového obvodu a dále výstup třetího klopného obvodu je spojen vodičem signálu taktu Bl s prvním vstupem třetího součinového hradla a s druhým součtovým vstupem čtvrtého součtově-součinového obvodu a s druhým vstupem pátého součinového hradla a dále výstup čtvrtého součtově-součinového obrodu je spojen vodičem s druhým datovým vstupem čtvrtého klopného obvodu a dále výstup čtvrtého klopného obvodu je spojen vodičem signálu taktu Cl s druhým, datovým vstupem pátého klopného obvodu a s třetím vstupem součinu prvního součtového vstupu prvního součtově-součinového obvodu a s třetím vstupem součinu druhého součtového vstupu prvního součtově součinového obvodu a s druhým vstupem součinu třetího součtového vstupu prvního součtov&eoučinového obvodu a dále výstup pátého klopného obvodu je spojen vodičem signálu taktu Dl s druhým vstupem třetího součinového hradla a s druhým vstupem součinu prvního součtového vstupu druhého součtověsoučinového obvodu a s třetím, datovým vstupem šestého klopného obvodu a s třetím vstupem šestého součinového bradla a s třetím vstupem sedmého součinového hradla a s druhým vstupem součinu čtvrtého součtového vstupu šestého součtově-součinového obvodu a dále výstup šestého klopného obvodu je spojen vodičem signálu taktu A2 s druhým, datovým vstupem sedmého klopného obvodu a s druhým vstupem součinu třetího součtového- 236 236 363 of the third summation input of the fifth product-sum circuit and of the first input of the fifth product gate and of the first input of the sixth product gate and of the first input of the seventh product gate and of the first, hourly input of the address register the second multiplexer input input, and the write-in signal input wire is connected to the control input memory input, and the scratch-input signal output wire is connected to the output of the sixth product gate, and connected to the output of the seventh product gate and to the input input / inverters, and the output of the first product gate is connected by a microinstruction length signal conductor to the first input of the multiplexer and the second, zero input of the third flip-flop the product of the first summation input of the fourth summation product circuit and the third input of the summation sum of the second summation input of the fifth summation product circuit and the output of the fifth product gate is connected by the constant input signal conductor to the input input of the constant register and the microinstruction is connected by a ninth-order signal conductor of the microinstruction code to the first input of the arithmetic-logic unit and to the first input of the first product gate; the third output of the microinstruction register is connected to the third input of the arithmetic-logic unit by the seventh-level signal wire of the microinstruction code and the fourth output of the microinstruction register is connected by the microinstruction code sixth order signal conductor to the fourth input of the arithmetic-ligation unit and the microinstruction register's fifth order output is connected to the second input of the sixth product gateway by the second microinstruction code signal input. connected by the eleventh order signal wire of the microinstruction code to the first input of the second binary decoder and the seventh microinstruction register output is connected to the second order of the microinstruction code signal wire to the second input of the second binary decoder; the first input of the first binary decoder and the second, address input of the scratchpad, and the ninth output of the microinstruction register is connected by a fourth-order signal conductor of the microinst code hand with the second input of the first binary decoder and the third address of the notebook and the tenth microinstruction register output is connected by the third order microinstruction signal conductor to the third input of the first binary decoder and the fourth address of the notebook and the eleventh microinstruction register output a second order microinstruction code signal with a fourth input of the first binary decoder and a fifth address book input and a twelfth output of the microinstruction register is coupled to a first order microinstruction signal wire with a fifth input of the first binary decoder and a sixth address book input and a first arithmetic- of the logic unit is connected by the conductor of the zero result signal to the first input of the product of the first summation input of the first sum-product circuit and the second output of the arithmetic the transmission signal signal with the first product input of the second sum input of the first sum-product circuit and the output of the second product gate is connected by the return address input signal conductor to the return address register input input and the first output of the first binary decoder is connected the second binary decoder input and the second output of the first binary decoder are connected by the return signal from the subroutine to the selective input of the third multiplexer and the first output of the second binary decoder is connected by the jump signal output wire to the second product of the first sum input of the first sum-product circuit and the second output of the second binary decoder is coupled by a jump signal conductor during transmission to the second product of the product of the second summation input of the first sum-product circuit and provides le, the third output of the second binary decoder is coupled by the jump signal conductor to the first product of the first summation input of the second sum-product circuit and the second, reset input of the sixth flip-flop and the first product of the fourth summation input of the sixth sum-product circuit is coupled by the jump signal conductor 2323363 to the first product input of the third sum input of the first sum-product circuit and further the output of the first e-sum product circuit is coupled to the jump signal conductor signal to the second data input of the first flip-flop is connected by the jump address input signal conductor to the first address input input and the output of the third product gate is connected to the address register input signal conductor by the second address register mode input and the second sum-product circuit step is coupled by the last-clock signal conductor to the second product of the second sum-product input of the third sum-product circuit, and the output of the third sum-product circuit is connected by the start signal conductor to the second data input of the second flip-flop and connected by the clock signal wire A1 to the third, data input of the third flip-flop circuit and to the second product of the first sum input of the fifth total product circuit and to the second product input of the first sum input of the fourth sum-product circuit; with the first input of the third product gate and with the second total input of the fourth sum-product circuit and with the second input of the fifth product gate and the output of the fourth sum-product recovery is connected the second flip-flop data input and the fourth flip-flop output is coupled to the clock signal signal C1 with the second, fifth flip-flop data input and the third product of the first summation input of the first summation product and the third product of the second summation input of the first summation product and the output of the fifth flip-flop is connected by the clock signal conductor D1 to the second input of the third product gate and to the second input of the first summation input of the second sum product circuit and to the third data input of the sixth flip-flop. the sixth product parallel bars and with the third input of the seventh product gate and with the second product of the product of the fourth total input of the sixth product-product circuit and the output the sixth flip-flop is connected to the second signal input of the seventh flip-flop and to the second input of the product of the third total
- b 236 363 vstupu pátého součtově-součinového obvodu a dále výstup sodného klopného obvodu je spojen vodiče· signálu taktu B2 s třetím vstupem třetího součinového hradla a s druhým součtovým vstupem druhého součtově-součinového obvodu a s druhým součtovým vstupem šestého součtově-součinového obvodu a dále výstup pátého součtově-součinového obvodu je spojen vodičem signálu přičítání s druhým, Čítacím vstupem čítače adresy a dále výstup šestého součtově-součinového obvodu je spojen vodičem signálu vložení do registru mikroinstrukce s vkládacím vstupem registru mikroinstrukce a dále první výstup posuvného registru je spojen vodičem signálu nulování se třetím vstupem součinu druhého součtového vstupu třetího součtově-součinového obvodu a s třetím, nulovacím vstupem prvního klopného obvodu a s čtvr tým vstupem třetího součinového hradla a s třetím, nulovacím vstupem čítače adresy a dále druhý výstup posuvného registru je -spojen vodičem signálu vynulování s prvním vstupem Čtvrtého součinového hradla a dále třetí výstup posuvného registru je spojen vodičem s druhým, invertujícím vstupem čtvrtého součinového hradla a dále výstup čtvrtého součinového hradla je spojen vodičem signálu zpožděného nulování s prvním součtovým vstupem šestého souétově-součinového obvodu a s třetím součtovým vstupem třetího součtově-součinového obvodu.- b 236 363 input of the fifth total-product circuit and further the output of the sodium flip-flop is connected by the clock signal wires B2 to the third input of the third product-gate and to the second total input of the second product-circuit. the fifth sum-product circuit is connected by the addition signal conductor to the second, counter of the address counter and the output of the sixth sum-product circuit is connected by the microinstruction register input signal wire to the microinstruction register input input; the third input of the product of the second summing input of the third sum-product circuit and the third resetting input of the first flip-flop and the fourth input of the third product gate and the third resetting address of the address counter, and the second shift register output is coupled by a reset signal conductor to the first input of the Fourth Product Gate, and the third shift register output is coupled to a second inverting input of the fourth product gate, and the fourth output gate output is coupled to the first reset input signal the sixth sum-product circuit and with the third sum input of the third sum-product circuit.
Hlavní výhodou zapojení4podle vynálezu je to, že využívá jednoduchých a snadno dostupných obvodů malé a střední integrace, přičemž výsledný objem elektroniky takovéhoto řídicího procesoru je srovnatelný s řešením obdobného procesoru β použitím mikroprocesorových řezů.The main advantage of circuit 4 according to the invention is that it utilizes simple and readily available circuits of small and medium integration, the resulting electronics volume of such a control processor being comparable to that of a similar processor β using microprocessor slices.
Na připojených dvou obrázcích je znázorněno jednak schéma zapojení celého řídicího procesoru (obr. 1), jednak jeho vlastní řídicí části (obr. 2)oThe attached two figures show both the wiring diagram of the entire control processor (Fig. 1) and its own control part (Fig. 2).
Řídicí procesor sestává ze střadače 10, registru 11 konstanty, prvního multiplexoru 12, aritmeticko-logické jednotky 13, zápisníku 14, druhého multiplexoru £5, registru 16 mikroinstrukce, prvého součinového hradla 17, prvního binárního dekodéru 18, druhého součinového hradla 19, registru 20 návratové adresy, třetího multiplexoru 21, čítače 22 adresy, registrů 23 adresy, řídicí paměti 24 a z řídicích obvodů, znázorně236 363The control processor consists of a logger 10, a constant register 11, a first multiplexer 12, an arithmetic-logic unit 13, a scratchpad 14, a second multiplexer 85, a microinstruction register 16, a first product gate 17, a first binary decoder 18, a second product gate 19, a register 20 the return address, the third multiplexer 21, the address counter 22, the address registers 23, the control memory 24, and from the control circuits, shown at 2,336,363
-yných na obrázku 2 a sestávajících z druhého binárního dekodéru 25, prvního součtové-součinového obvodu 26, prvního klopného obvodu 27, třetího součinového hradla 28, druhého součtovésoučinového obvodu 29, třetího součtové-součinového obvodu 30. druhého klopného obvodu 31, třetího klopného obvodu 32, čtvrtého součtové-součinového obvodu 33, čtvrtého klopného obvodu 34, pátého klopného obvodu 35, šestého klopného obvodu 36, sedmého klopného obvodu 37, posuvného registru 38, čtvrtého součinového hradla 39. pátého součtové-součinového obvodu 40, pátého součinového hradla 41, šestého součinového hradla 42, sedmého součinového hradla 43 a šestého součtové-součinového obvodu 44«, Na těchto obrázcích je znázorněno zapojení vstupních vodičů, výstupních vodičů i vodičů propojujících vstupy i výstupy těchto obvodů a to tak, že vstupní datová sběrnice 51 je připojena na skupinu výstupů zápisníku 14 a na první skupinu vstupů aritmeticko-logické jednotky 13 a dále výstupní sběrnice 56 řídicí paměti je připojena na skupinu výstupů řídicí paměti 24 a na první skupinu vstupů druhého multiplexoru 15 a dále výstupní datové vedení 53 je připojeno na skupinu výstupů aritmetickologické jednotky 13 a na skupinu vstupů střadače 10 a na skupinu vstupů zápisníku 14 a dále výstupní vedení 54 dekódovaných adres je připojeno na skupinu výstupů prvního binárního dekodéru 18 a dále výstupní vedení 55 řídicí paměti je připojeno na ’ skupinu výstupů registru 23 adresy a na první skupinu adresových vstupů řídicí paměti 24 a dále vstupní diagnostické vedení 52 je připojeno na druhou skupinu vstupů druhého multiplexoru 15 a na druhou skupinu datových vstupů řídicí paměti 24 a dále skupina výstupů střadače 10 je spojena vedením 57 střadače s první skupinou vstupů prvního multiplexoru 12 a dále skupina výstupů registru 11 konstanty je spojena vedením 58 konstanty se druhou skupinou vstupů prvního multiplexoru 12 a dále skupina výstupů prvního multiplexoru 12 je spojena druhým vedením 59 aritmeticko-logické jednotky s druhou skupinou vstupů aritmeticko-logické jednotky 13 a dále skupina výstupů druhého multiplexoru 15 je spojena vedením 60 informace se skupinou vstupů registru 11 konstanty a se skupinou vstupů registru 16 mikroinstrukce a s první skupinou vstupů třetího multiplexoru 21 a se skupinou vstupů registru 20 návratové adresy a dále skupina výstupů registru 20 návratové adresy je spojena vedením2, consisting of a second binary decoder 25, a first total product circuit 26, a first flip circuit 27, a third product gate 28, a second total product circuit 29, a third total product circuit 30, a second flip circuit 31, a third flip circuit 32, the fourth add-on circuit 33, the fourth flip-flop 34, the fifth flip-flop 35, the sixth flip-flop 36, the seventh flip-flop 37, the shift register 38, the fourth product gate 39. The sixth product gate 42, the seventh product gate 43, and the sixth product circuit 44 ' illustrate the connection of the input wires, output wires, and wires interconnecting the inputs and outputs of these circuits so that the input data bus 51 is connected to a group outputs from and to the first input group of the arithmetic-logic unit 13, and the control bus output bus 56 is connected to the output group of the control memory 24 and to the first input group of the second multiplexer 15; to the input group of the inverter 10 and to the input group of the scratchpad 14 and further, the output line 54 of the decoded addresses is connected to the output group of the first binary decoder 18 and the output line 55 of the control memory is connected to the output group of the address register 23; the input diagnostic line 52 is connected to the second input group of the second multiplexer 15 and the second group of data inputs of the control memory 24, and the output group of the inverter 10 is connected to the first input group of the first multiplexer 12 and at the outputs of the constant register 11 is connected by the constant line 58 to the second input group of the first multiplexer 12 and further the output group of the first multiplexer 12 is connected by the second line 59 of the arithmetic-logical unit to the second input group of the arithmetic-logical unit 13; connected by the information line 60 with the constant register input group 11 and the microinstruction register input group 16 and with the first input group of the third multiplexer 21 and the return address register input group 20, and the return address register output group 20 is connected by the line
236 363236 363
- Κ registru návratové adresy s druhou skupinou vstupů třetího multiplexoru 21 a dále skupina výstupů třetího multiplexoru 21 je spojena vedením 62 čítače adresy se skupinou vstupů čítače 22 adresy a dále skupina výstupů čítače 22 adresy je spojena vedením 63 adresy se skupinou vstupů registru 23 adresy a dále vstupní vodič 100 signálu nulování je připojen na první vstup posuvného registru 38 a dále vstupní vodič 101 signálu krokování je připojen na první součtový vstup třetího součtově-součinového obvodu 30 a dále vstupní vodič 102 signálu zastaveni je připojen na první vstup součinu druhého součtového vstupu třetího součtově-součinovóho obvodu 30 a dále vstupní vodič 103 signálu diagnostického vkládání do registru mikroinstrukce je připojen na třetí součtový vstup šestého součtově-součinového obvodu 44 a dále vstupní vodič 104 hodinového signálu je připojen na první, hodinový vstup druhého klopného obvodu 31 a na druhý, hodinový vstup posuvného registru 38 a na první, hodinový vstup třetího klopného obvodu 32 a na první,, hodinový vstup čtvrtého klopného obvodu 34 a na první, hodinový vstup prvního klopného obvodu 27 a na první, hodinový vstup pátého klopného obvodu 35 a na první, hodinový vstup šestého klopného obvodu 36 a na první, hodinový vstup sedmého klopného obvodu 37 a na první vstup součinu prvního součtového vstupu pátého součtověsoučinového obvodu 40 a na první vstup součinu druhého součtového vstupu pátého součtově-součinového obvodu 40 a na první vstup součinu třetího součtového vstupu pátého součtově-součinového obvodu 40 a na první vstup pátého součinového hradla 41 a na první vstup šestého součinového hradla 42 a na první vstup sedmého součinového hradla 43 a na první, hodinový vstup registru 23 adresy a dále vstupní vodič 105 signálu diagnostiky je připojen na výběrový vstup druhého multiplexoru 15 a dále vstupní vodič 106 signálu zápisu do paměti je připojen na vkládací vstup řídicí paměti 24 a dále výstupní vodič 107 signálu vloženi do zápisníku je připojen na výstup šestého součinového hradla 42 a na první, vkládací vstup zápisníku 14 a dále výstupní vodič 108 signálu vložení do střadače je připojen na výstup sedmého součinového hradla 43 a na vkládací vstup střadače 10 a dále výstup prvního součinového hradla 17 je spojen vodičem 109 signálu délky mikroinstrukce s výběrovým vstupem prvního multiplexoru 12 a s druhým, nulovacím vstupem třetího- the return address register with the second input group of the third multiplexer 21 and the output group of the third multiplexer 21 is connected by the address counter line 62 to the address counter input group 22 and the address counter output group 22 is connected by address line 63 to the address register input group 23; further, the reset signal input wire 100 is coupled to the first shift register input 38, and the jog signal input wire 101 is coupled to the first sum input of the third sum-product circuit 30, and the stop signal input 102 is coupled to the first product of the second sum input of the third sum input. the sum-product circuit 30, and the input of the diagnostic insertion signal 103 into the microinstruction register is connected to the third sum input of the sixth sum-product circuit 44, and the clock input 104 is connected to the first, clock input of the second flip-flop 31 and the second clock input of the shift register 38 and the first clock input of the third flip-flop 32 and the first clock input of the fourth flip-flop 34 and the first clock input of the first flip-flop 27 and the first clock input of the fifth flip-flop. to the first clock input of the sixth flip-flop 36 and to the first clock input of the seventh flip-flop 37 and to the first product of the first summation input of the fifth total product circuit 40 and to the first product of the second summation input of the fifth sum-product circuit 40 to the first product of the third summation input of the fifth sum-product circuit 40 and to the first input of the fifth product gate 41 and to the first input of the sixth product gate 42 and to the first input of the seventh product gate 43 and 105 the diagnostic signal is connected to the selection The input of the second multiplexer 15 and the input signal 106 of the write signal are connected to the input input of the control memory 24, and the output signal input 107 of the scratchpad is connected to the output of the sixth gate 42 and the insertion signal wire 108 of the inverter is connected to the output of the seventh product gate 43 and to the insertion input of the inverter 10 and the output of the first product gate 17 is coupled by the microinstruction length signal guide 109 to the select input of the first multiplexer 12 and the second, zero input of the third
236 363 klopného obvodu 32 a s prvním vstupem součinu prvního součtového vstupu čtvrtého součtově-součinového obvodu 33 a s třetím vstupem součinu druhého součtového vstupu pátého součtově-součinového obvodu 40 a dále výstup pátého součinového hradla 41 je spojen vodičem 110 signálu vložení konstanty s vkládacím vstupem registru 11 konstanty a s prvním vstupem druhého součinového hradla 19 a dále první výstup registru 16 mikroinstrukce je spojen vodičem 111 signálu devátého řádu kódu mikroinstrukce s prvním vstupem aritmeticko-logické jednotky 13 a s prvním vstupem prvního součinového hradla 17 a dále druhý výstup registru 16 mikroinstrukce je spojen vodičem 112 signálu osmého řádu kódu mikroinstrukce s druhým vstupem aritmeticko-logické jednotky 13 a s druhým vstupem prvního součinového hradla 17 a dále třetí výstup registru 16 mikroinstrukce je spojen vodičem 113 signálu sedmého řádu kódu mikroinstrukce s třetím vstupem aritmeticko-logické jednotky 13 a dále čtvrtý výstup registru 16 mikroinstrukce je spojen vodičem 114 signálu šestého řádu kódu mikroinstrukce se čtvrtým vstupem aritmeticko-logické jednotky 13 a dále pátý výstup registru 16 mikroinstrukce je spojen vodičem 115 signálu desátého řádu kódu mikroinstrukce s druhým vstupem šestého součinového hradla 42 a s druhým, invertujícím vstupem sedmého součinového hradla 43 a dále šestý výstup registru 16 mikroinstrukce je spojen vodičem 116 signálu jedenáctého řádu kódu mikroinstrukce s prvním vstupem druhého binárního dekodéru 25 a dále sedmý výstup registru 16 mikroinstrukce je spojen, vodičem 117 signálu dvanáctého řádu kódu mikroinstrukce se druhým vstupem druhého binárního dekodéru 25 a dále osmý výstup registru 16 mikroinstrukce je spojen vodičem 118 signálu pátého rádu kódu mikroinstrukce s prvním vstupem prvního binárního dekodéru 18 a s druhým, adresovým vstupem zápisníku 14 a dále devátý výstup registru 16 mikroinstrukce je spojen vodičem 119 signálu čtvrtého řádu kódu mikroinstrukce 8 druhým vstupem prvního binárního dekodéru 18 a se třetím, adresovým vstupem zápisníku 14 a dále desátý výstup registru 16 mikroinstrukce je spojen vodičem 120 signálu třetího řádu kódu mikroinstrukce se třetím vstupem prvního binárního dekodéru 18 a se čtvrtým, adresovým vstupem zápisníku 14 a dále jedenáctý výstup registru 16 mikroinstrukce je spojen vodičem 121 signálu druhého řádu kódu mikroinstrukce se čtvrtým vstupem prvního binárního dekodéru236 363 flip-flop 32 and with the first product of the first summation input of the fourth sum-product circuit 33 and with the third product of the second summation input of the fifth sum-product circuit 40 and the output of the fifth product gate 41 is connected constant and with the first input of the second product gate 19 and the first output of the microinstruction register 16 is connected by the ninth order signal wire 111 of the microinstruction code to the first input of the arithmetic-logic unit 13 and the first input of the first product gate 17 and the second output of the microinstruction register 16 8th order microinstruction code signal with second input of arithmetic-logic unit 13 and with second input of first product gate 17 and third output of register 16 of microinstruction is connected by conductor 113 of the 7th order signal of microinstruction code with the third input of the arithmetic-logic unit 13, and the fourth output of the microinstruction register 16 is connected to the fourth order of the microinstruction code 6 signal line with the fourth input of the arithmetic-logic unit 13; input of the sixth product gate 42 and the second inverting input of the seventh product gate 43, and the sixth output of the microinstruction register 16 is connected by the 11th microinstruction code signal conductor 116 to the first input of the second binary decoder 25; of the twelfth order of the microinstruction code with the second input of the second binary decoder 25, and the eighth output of the microinstruction register 16 is connected by the fifth-order signal conductor 118 of the microinstruction code to the first input of the first binary decoder 18 and The micro-instruction register 16 and the ninth output of the microinstruction register 16 are connected by the fourth-order signal conductor 119 of the microinstruction code 8 through the second input of the first binary decoder 18 and the third address of the notebook 14 and the tenth microinstruction register output microinstruction code order with the third input of the first binary decoder 18 and with the fourth address book entry of the scratchpad 14 and the eleventh output of the microinstruction register 16 is connected by a second order micro signal instruction conductor 121 to the fourth input of the first binary decoder
-40238 383 a s*pátým, adresovým vstupem zápisníku 14 a dále dvanáctý výstup registru 16 mikroinstrukce je spojen vodičem 122 signálu prvního řádu kódu mikroinstrukce s pátým vstupem prvního binárního dekodéru 18 a se šestým, adresovým vstupem zápisníku 14 a dále první výstup aritmeticko-logické jednotky 13 je spojen vodičem 123 signálu nulového výsledku s prvním vstupem součinu prvního součtového vstupu prvního součtově-součinového obvodu 26 a dále druhý výstup aritmeticko-logické jednotky 13 je spojen vodičem 124 signálu přenosu s prvním vstupem součinu druhého součtového vstupu prvního součtově-součinového obvodu a dále výstup druhého součinového hradla 19 je spojen vodičem 125 signálu vložení návratové adresy s vkládacím vstupem registru 20 návratové adresy a dále první výstup prvního binárního dekodéru 18 je spojen vodičem 126 signálu adresy návratového registru s druhým vstupem druhého součinového hradla 19 a dále druhý výstup prvního binárního dekodéru 18 je spojen vodičem 127 signálu návratu z podprogramu s výběrovým vstupem třetího multiplexoru 21 a dále první výstup druhého binárního dekodéru 25 je spojen vodičem 128 signálu skoku při nulovosti výsledku s druhým vstupem součinu prvního součtového vstupu prvního součtově-součinového obvodu 26 a dále druhý výstup druhého binárního dekodéru 25 je spojen vodičem 129 signálu skoku při přenosu s druhým vstupem součinu druhého součtového vstupu prvního součtově-součinového obvodu 26 a dále třetí výstup.druhého binárního dekodéru 25 jQ spojen vodičem 130 signálu neskoku s prvním vstupem součinu prvního součtového vstupu druhého součtově-součinového obvodu 29 a s druhým, nulovacím vstupem šestého klopného obvodu 36 a s prvním vstupem součinu Čtvrtého součtového vstupu šestého součtově-součinového obvodu 44 a dále čtvrtý výstup druhého binárního dekodéru 25 je spojen vodičem 131 signálu skoku s prvním vstupem součinu třetího součtového vstupu prvního součtově-součinového obvodu 26 a dále výstup prvního součtově-součinového obvodu 26 je spojen vodičem 132 signálu provedení skoku s druhým, datovým vstupem prvního klopného obvodu 27 a dále výstup prvního klopného obvodu je spojen vodičem 133 signálu vložení adresy skoku s prvním vkládacím vstupem čítače 22 adresy a dále výstup třetího součinového hradla 28 je spojen vodičem 134 signálu vložení do re- 11 236 363 gistru adresy s druhým, režimovým vstupem registru 23 adresy a dále výstup druhého součtově-součinového obvodu 29 je spojen vodičem 135 signálu posledního taktu s druhým vstupem součinu druhého součtového vstupu třetího součtově-součinového obvodu 30 a dále výstup třetího součtově-součinového obvodu 30 je spojen vodičem 136 signálu rozběhu s druhým, datovým vstupem druhého klopného obvodu 31 a dále výstup druhého klopného obvodu 31 je spojen vodičem 137 signálu taktu Ál se třetím, datovým vstupem třetího klopného obvodu 32 a s druhým vstupem součinu prvního součtového vstupu pátého součtově-součinového obvodu 40 a s druhým vstupem součinu prvního součtového vstupu čtvrtého součtově-součinového obvodu 33 a dále výstup třetího klopného obvodu 32 je spojen vodičem 138 signálu taktu Bl s prvním vstupem třetího součinového hradla 28 a s druhým součtovým vstupem čtvrtého součtově-součinového obvodu 33 a s druhým vstupem pátého součinového hradla 41 a dále výstup čtvrtého součtově-součinového obvodu 33 je spojen vodičem 139 s druhým, datovým vstupem čtvrtého klopného obvodu 34 a dále výstup čtvrtého klopného obvodu 34 je spojen vodičem 140 signálu taktu Cl s druhým, datovým vstupem pátého klopného obvodu 35 a s třetím vstupem součinu prvního součtového vstupu prvního součtově-součinového obvodu 26 a s třetím vstupem součinu druhého součtového vstupu prvního součtově-součinového obvodu 26 a s druhým vstupem součinu třetího součtového vstupu prvního součtově-součinového obvodu 26 a dále výstup pátého klopného obvodu 35 je spojen vodičem 141 signálu taktu Dl s druhým vstupem třetího součinového hradla 28 a s druhým vstupem součinu prvního součtového vstupu druhého součtověsoučinového obvodu 29 a s třetím, datovým vstupem šestého klopného obvodu 36 a s třetím vstupem šestého součinového hradla 42 a s třetím vstupem sedmého součinového hradla 43 a s druhým vstupem součinu čtvrtého součtového vstupu šestého součtověsoučinového obvodu 44 a dále výstup šestého klopného obvodu 36 je spojen vodičem 142 signálu taktu A2 s druhým, datovým vstupem sedmého klopného obvodu 37 a s druhým vstupem součinu třetího součtového vstupu pátého součtově-součinového obvodu 40 a dále výstup sedmého klopného obvodu 37 je spojen vodičem 143 signálu taktu B2 s třetím vstupem třetího součinového hradla 28 a s druhým součtovým vstupem druhého součtově-součinového-40238 383 as * the fifth address book entry 14 and the twelfth output of the microinstruction register 16 are coupled by the first order micro signal circuit conductor 122 to the fifth input of the first binary decoder 18 and to the sixth address entry input of the notebook 14 and the first arithmetic-logical unit output 13 is coupled by the zero result signal conductor 123 to the first product input of the first summation input of the first summation circuit 26, and the second output of the arithmetic logic unit 13 is coupled to the first product sum input of the second summation input of the first summation circuit and the output of the second product gate 19 is connected by the return address input signal conductor 125 to the input address of the return address register 20 and the first output of the first binary decoder 18 is connected by the return register address signal conductor 126 to the second input of the second product The second output of the first binary decoder 18 is connected by the subprogram return signal conductor 127 to the selection input of the third multiplexer 21, and the first output of the second binary decoder 25 is connected by the result signal zero conductor 128 to the second input of the first sum input. the sum-product circuit 26, and the second output of the second binary decoder 25 is coupled by the jump signal conductor 129 in transmission to the second product input of the second sum of the first sum-product circuit 26 and the third output of the second binary decoder 25 the first product of the first summation input of the second summation product circuit 29 and the second, reset input of the sixth flip-flop 36 and the first product of the fourth summation input of the sixth sum-product circuit 44, and the fourth output of the second The binary decoder 25 is connected by the jump signal conductor 131 to the first product of the third sum input of the first sum-product circuit 26, and the output of the first sum product is coupled to the second signal input of the first flip-flop 27 and the output of the first flip-flop is connected by the jump address input signal conductor 133 to the first input of the address counter 22 and the output of the third gate 28 is connected to the address register input conductor 134 to the address register second, mode input 23 and further the output of the second total product circuit 29 is connected by the last clock signal wire 135 to the second product input of the second total product input of the third total product circuit 30, and the output of the third total product circuit 30 is connected by the start signal wire 136 to the second data input dr and the output of the second flip-flop 31 is coupled by the clock signal 137 of the A1 signal to the third, data input of the third flip-flop 32 and the second product of the first summation input of the fifth sum-product circuit 40. the product circuit 33 and the output of the third flip-flop 32 is connected by the clock signal wires 138 to the first input of the third product gate 28 and the second sum input of the fourth product-circuit 33 to the second input of the fifth product gate 41 and the output of the fourth product-circuit 33 is connected by conductor 139 to the second, data input of the fourth flip-flop 34, and further, the output of the fourth flip-flop 34 is coupled by the clock signal signal conductor 140 to the second data input of the fifth flip-flop 35. and the third input of the product of the second total input of the first total product and the second input of the product of the third total input of the first total product and the output of the fifth flip-flop 35 is connected to the second signal input the product of gate 28 and with the second product of the first summation input of the second summation product circuit 29 and the third, data input of the sixth flip-flop 36 and the third input of the sixth product gate 42 and the third input of the seventh product gate 43 and the output of the sixth flip-flop 36 is coupled to the second signal input 142 of the seventh flip-flop 37 and the second product of the third sum input of the fifth sum-product water 40 and the output of the seventh flip-flop 37 is connected by the signal conductor 143 of the clock signal B2 to the third input of the third product gate 28 and to the second summing input of the second sum-product.
236 363 obvodu 29 a s druhým součtovým vstupem šestého součtově-součinového obvodu 44 a dále výstup pátého součtově-součinového obvodu 40 je spojen vodičem 144 signálu přičítání s druhým* čítač im vstupem čítače 22 adresy a dále výstup šestého součtověsoučinového obvodu 44 je spojen vodičem 145 signálu vložení do registru mikroinstrukce s vkládacím vstupem registru 16 mikroinstrukce a dále první výstup posuvného registru 38 je spojen vodičem 146 signálu nulování se třetím vstupem součinu druhého součtového vstupu třetiho součtově-součinového obvodu 30 a s třetím, nulovacím vstupem prvního klopného obvodu 27 a s čtvrtým vstupem třetího součinového hradla 28 a s třetím, nu lovaclm vstupem čítače 22 adresy a dále druhý výstup posuvného registru 38 je spojen vodičem 147 signálu vynulování s prvním vstupem čtvrtého součinového hradla 39 a dále třetí výstup posuvného registru 38 je spojen vodičem 148 s druhým, invertujícím vstupem čtvrtého součinového hradla 39 a dále výstup čtvrtého součinového hradla 39 je spojen vodičem 149 signálu zpožděného nulování s prvním součtovým vstupem šestého součtověsoučinového obvodu 44 as třetím součtovým vstupem třetího součtově-součinového obvodu 300 236 363 of circuit 29 and with the second summation input of the sixth summation circuit 44 and further the output of the fifth summation product circuit 40 is connected by the addition signal conductor 144 to the second counter and the input of the address counter 22 and inserting into the microinstruction register with the insertion input of the microinstruction register 16 and the first output of the shift register 38 is connected by the reset signal lead 146 to the third product of the second summing input of the third-sum circuit 30 and the third resetting input of the first flip-flop 27 and the fourth input of the third gate 28 and with the third resetting address of the address counter 22 and the second shift register output 38 is connected by the reset signal wire 147 to the first input of the fourth gate 39 and the third shift register output 38 is connected by the wire 1 48 with a second, inverting input of the fourth AND gate 39 and a further output of the fourth AND gate 39 is connected to conductor 149 of the delayed reset signal to the first input of the sixth summing circuit 44 as součtověsoučinového third input of the summing circuit 30. The third součtověsoučinového 0
Řídící procesor podle tohoto vynálezu pracuje takto;The control processor of the present invention operates as follows;
Vstupní osmibitová data jsou přivedena vstupní datovou sběrnicí 51 jako první operand na jednu skupinu vstupů aritmeticko-logické jednotky 13» Na tutéž skupinu vstupů je přiveden i výstup zápisníku 14; to, je-li vybrán jeden z registrů zápisníku 14 nebo některý z jiných registrů připojených na vstupní datovou sběrnici 51 je určeno adresou příslušného registru, načtenou jako součást slova mikroinstrukce z řídicí paměti 24 a pamatovanou pro daný mikroinstrukční cyklus v registru 16 mikroinstrukce» Zvolený registr zápisníku 14 je určen přímo binární dekódací adresy ze slova mikroinstrukce prováděnou přímo obvodem zápisníku 14» Zvolený vnější registr, připojený na vstupní datovou sběrnici 51 je určen výstupním vedením dekódovaných adres 54, po němž je vedena adresa zvoleného registru přímo dekódovaná prvním binárním dekodérem 18, na jehož vstupy jsou přivedeny příslušné řády slova mikroinstrukce.The input 8-bit data is fed by the input data bus 51 as the first operand to one input group of the arithmetic-logic unit 13. that if one of the registers of the scratchpad 14 or one of the other registers connected to the input data bus 51 is selected, it is determined by the address of the respective register read as part of the microinstruction word from control memory 24 and remembered for the given microinstruction cycle in microinstruction register 16 The selected external register connected to the input data bus 51 is determined by the output line of the decoded addresses 54, after which the address of the selected register is directly decoded by the first binary decoder 18, to whose inputs are brought to the respective orders of the word microinstruction.
Druhým operandem prováděné operace, přivedeným na druhouThe second operand performed operation, applied to the second
- 42> 236 363 skupinu vstupů aritmeticko-logické jednotky 13 je v závislosti na hodnotě signálu generovaného prvním součinovým hradlem 17 ze dvou řádů slova mikroinstrukce, bud obsah střadače 10 nebo obsah registru 11 konstanty» Výběr jednoho z těchto dvou registrů je prováděn na prvním multiplexoru 120 Konstanta je na vstupy registru 11 konstanty přivedena z druhého multiplexoru 15, který v závislosti na hodnotě signálu diagnostiky vybírá bud hodnotu přivedenou po vstupním diagnostickém vedení 52 nebo hodnotu danou dolními osmi řády slova čteného v daném okamžiku mikroinstrukce z řídicí paměti 24.- 42> 236 363 the input group of the arithmetic-logic unit 13 is, depending on the value of the signal generated by the first product gate 17 of the two orders of the word microinstruction, either the content of the inverter 10 or the content of the register 11 of constants »One of the two registers is selected on the first multiplexer 12 0 is constant at constant input of the register 11 is supplied from the second multiplexer 15, which, depending on the diagnostic signal value selects either a value inputted after the input scan lines 52 or the value of the lower eight series of words being read at that time from the microinstruction control memory 24th
Výsledek operace zpracovaný aritmeticko-logickou jednotkou 13 je veden výstupním datovým vedením 53 na vstupy zápisníku 14, střadače 10, případně vnějáích registrů připojených na výstupní datové vedení 53» Tato výsledná hodnota se ukládá do toho registru, jenž je určen adresou načtenou jako součást slova mikroinstrukce a pamatovanou v registru 16 mikroinstrukce, nebo v závislosti na hodnotě signálu příslušného řádu slova mikroinstrukce do střadače 10«,The result of the operation processed by the arithmetic-logic unit 13 is passed through the output data line 53 to the inputs of the scratchpad 14, the inverter 10, or the external registers connected to the output data line 53. This result value is stored in the register specified by the address read as part of the microinstruction word and stored in the microinstruction register 16, or depending on the value of the signal of the respective order of the microinstruction word 10A,
Informace čtená z řídicí paměti 24 je určena adresou pamatovanou v registru 23 adresy» Změna této adresy je prováděna v Čítači 22 adresy tak, že je obsah tohoto čítače bud zvětšen o jedničku, nebo je do tohoto čítače 22 adresy vložena informace z registru 20 návratové adresy, nebo výstup druhého multiplexoru 15, to znamená, v závislosti na hodnotě signálu 105 diagnostiky, bud hodnota přivedená po vstupním diagnostickém vedení 52 nebo hodnota čtená přímo z řídicí paměti 24» Stejná hodnota z výstupu druhého multiplexoru 15 může být k to· mu určenou mikroinstrukcí, odvozenou z příslušné dekodace slova mikroinstrukce pamatovaného v registru 16 mikroinstrukce uložena i do registru 20 návratové adresy»The information read from the control memory 24 is determined by the address stored in the address register 23. The change of this address is made in the address counter 22 so that the contents of this counter are either incremented by one or the information from the return address register 20 is inserted. or the output of the second multiplexer 15, i.e., depending on the value of the diagnostic signal 105, either the value supplied via the input diagnostic line 52 or the value read directly from the control memory 24. , derived from the corresponding decoding of the word microinstruction stored in the microinstruction register 16 also stored in the return address register 20 »
Řízení činnosti řídicího procesoru v cyklu provádění jedné mikroinstrukce vykonává řídicí obvod» Tento obvod je tvořen řadou šesti klopných obvodů, synchronizovaných hodinovým signálem přivedeným vodičem 104» Tyto klopné obvody jsou zapojeny jako posuvný registr, posuvy tohoto registru je možné modifikovat jednak signálem délky mikroinstrukce přivedeným vodičem 109 z výstupu prvního součinového hradla 17 na nulovacíControlling the operation of the control processor in the execution of one microinstruction is performed by the control circuit »This circuit consists of a series of six flip-flops synchronized by the clock signal supplied by the conductor 104» These flip-flops are connected as a shift register. 109 from the output of the first product gate 17 to zero
- 4<i 236 363 vstup třetího klopného obvodu 32 a na vstup čtvrtého součtověsoučinového obvodu 33, jednak signálem neskoku generovaným ze dvou řádů slova mikroinstrukce druhým binárním dekodérem 25 a přivedeným na jeden ze vstupů druhého součtově-součinového obvodu 29 a na nulovací vstup šestého klopného obvodu 36« Zpětná vazba tohoto posuvného registru je tvořena signálem rozběhu ge nerovaným třetím součtově-součinovým obvodem 30 ze signálu posledního taktu generovaného druhým součtově-součinovým obvodem 29« Signál rozběhu je možné zrušit signálem zastavení přivedeným vodičem 102« Činnost posuvného registru je možné zahájit signálem zpožděného nulování přivedeným vodičem 149 z výstupu čtvrtého součinového hradla 39 nebo signálem krokování přivede ným vodičem 101.236363 the input of the third flip-flop 32 and the input of the fourth summation circuit 33, and the jump signal generated from the two orders of microinstruction word by the second binary decoder 25 and applied to one of the inputs of the second sum-product circuit 29; The feedback register of this shift register is formed by the start signal generated by the third sum-product circuit 30 from the signal of the last measure generated by the second sum-product circuit 29 «The start signal can be canceled by the stop signal supplied by conductor 102«. a delayed reset by the lead 149 from the output of the fourth product gate 39 or by the stepping signal applied by the lead 101.
Signál zpožděného nulování je generován čtvrtým součinovým hradlem 39 z výstupních signálů posuvného registru 38 synchronizujícího signál nulování přivedený na jeho vstup vodičem 100.The delay reset signal is generated by the fourth product gate 39 from the shift register output signals 38 synchronizing the reset signal applied to its input by the conductor 100.
Signál vložení adresy skoku je generován a časován prvním klopným obvodem 27, z jehož výstupu je veden vodičem 133 na vkládací vstup čítače 22 adresy. Tento signál vloženi adresy je generován při splnění podmínky skoku, na základě generace signálu splnění provedení skoku vodič 132 generovaného na základě dekodace příslušných řádů slova mikroinstrukce a signálů přenosu a nulového výsledku generovaných aritmeticko-logickou jednotkou 13 a přivedených na vstupy tohoto prvního součto vě-součinového obvodu 26 vodiči 123 a 124.The jump address input signal is generated and timed by the first flip-flop 27, the output of which is routed by the conductor 133 to the input input of the address counter 22. This address insertion signal is generated when the jump condition is satisfied, based on the jump fulfillment signal generation, the conductor 132 generated based on the decoding of the respective microinstruction word orders and the transmission and zero result signals generated by the arithmetic-logic unit 13 and applied to the inputs of this first product. circuit 26 by conductors 123 and 124.
Signál určující okamžik přenosu obsahu čítače 22 adresy do registru 23 adresy je určen signálem vložení do registru » adresy generovaným třetím součinovým hradlem 28 a vedeným na vstup registru 23 adresy vodičem 134.The signal determining the instant of transferring the contents of the address counter 22 to the address register 23 is determined by the insertion signal in the address register 23 generated by the third product gate 28 and routed to the address register 23 by the conductor 134.
Signál přičítání je odvozen z příslušných klopných obvodů posuvného registru řídicího obvodu pátým součtově-součinovým obvodem 40 a je.veden vodičem 144 na přičítací vstup čítače 22 adresy.The addition signal is derived from the respective control circuit shift register flip-flops by the fifth total-product circuit 40 and is guided by the conductor 144 to the addition input of the address counter 22.
Vložení konstanty načtené z řídicí paměti 24 do registru 11 konstanty je provedeno signálem vložení konstanty generovaným pátým součinovým hradlem 41«The insertion of a constant read from the control memory 24 into the constant register 11 is performed by a constant insertion signal generated by the fifth product gate 41 "
- 1Ϊ236 363- 1-236 363
Výsledek operace prováděné aritmeticko-logickou jednotkou 13 a vedený na vstup zápisníku 14 a na vstupy ostatních registrů výstupním datovým vedením 53 je do těchto registrů vkládán signálem vložení do zápisníku generovaným šestým součinovým hradlem 42.The result of the operation performed by the arithmetic-logic unit 13 and directed to the input of the scratchpad 14 and to the inputs of the other registers by the output data line 53 is input to these registers by a write-in signal generated by the sixth product gate 42.
Výsledek operace prováděné aritmeticko-logickou jednotkou 13 je přiveden rovněž na vstup střadače 10, do něhož je vkládán signálem vložení do střadače generovaným sedmým součinovým hradlem 43.The result of the operation performed by the arithmetic-logic unit 13 is also applied to the input of the inverter 10, into which it is inserted by the inverter input signal generated by the seventh product gate 43.
Slevo mikroinstrukce načtené z řídicí paměti 24 je vloženo do registru 16 mikroinstrukce signálem vložení do registru mikroinstrukce odvozeným z příslušných klopných obvodů posuvného registru řídicího obvodu šestým součtově-součinovým obvodem 44oThe microinstruction discount read from the control memory 24 is inserted into the microinstruction register 16 by an insertion signal in the microinstruction register derived from the respective control circuit shift register flip-flops by the six-sum circuit 44o
Řídicí procesor je použit v řídicích jednotkách pro připojení různých diskových pamětí k minipočítači a v testeru velkokapacitních diskových pamětí 100 Mbite·The control processor is used in controllers to connect various disk memories to a minicomputer and in a 100 Mbite mass storage tester ·
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS834933A CS236363B1 (en) | 1983-06-30 | 1983-06-30 | Control processor wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS834933A CS236363B1 (en) | 1983-06-30 | 1983-06-30 | Control processor wiring |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS493383A1 CS493383A1 (en) | 1984-05-14 |
| CS236363B1 true CS236363B1 (en) | 1985-05-15 |
Family
ID=5393174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS834933A CS236363B1 (en) | 1983-06-30 | 1983-06-30 | Control processor wiring |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS236363B1 (en) |
-
1983
- 1983-06-30 CS CS834933A patent/CS236363B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS493383A1 (en) | 1984-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4038643A (en) | Microprogramming control system | |
| US4307445A (en) | Microprogrammed control apparatus having a two-level control store for data processor | |
| KR890002330B1 (en) | Multiprocessor system | |
| US3990052A (en) | Central processing unit employing microprogrammable control for use in a data processing system | |
| JPS6029402B2 (en) | Clock control signal generator | |
| US4541045A (en) | Microprocessor architecture employing efficient operand and instruction addressing | |
| US4323964A (en) | CPU Employing micro programmable control for use in a data processing system | |
| JPS6184736A (en) | Processor for data processing in various modes | |
| US5923865A (en) | Emulation system having multiple emulated clock cycles per emulator clock cycle and improved signal routing | |
| US4789957A (en) | Status output for a bit slice ALU | |
| US4429361A (en) | Sequencer means for microprogrammed control unit | |
| EP1399858A2 (en) | Hardware-assisted design verification system using a packet-based protocol logic synthesized for efficient data loading and unloading | |
| US4636945A (en) | Microprocessor | |
| US5034879A (en) | Programmable data path width in a programmable unit having plural levels of subinstruction sets | |
| CS236363B1 (en) | Control processor wiring | |
| US7877575B2 (en) | Microprocessor | |
| PL116724B1 (en) | Method and system for executing data processing instructions in a computer | |
| US5600809A (en) | Apparatus for sequentially reading microcode words wider than an external bus width to the outside in segments as wide as the external bus | |
| EP0177268A2 (en) | Programmable data path width in a programmable unit having plural levels of subinstructions sets | |
| EP0575817B1 (en) | Control processor, particularly for telecommunication applications, equipment for emulating it and method of carrying out an emulation | |
| KR0157878B1 (en) | Ready signal generating circuit for memory | |
| Braunl | Register-transfer level simulation | |
| JPS6230453B2 (en) | ||
| SU1045231A1 (en) | Microprocessor | |
| JP2001092658A (en) | Data processing circuit and data processor |